KR100855266B1 - 내부 어드레스 생성 회로 및 내부 어드레스 생성 방법 - Google Patents

내부 어드레스 생성 회로 및 내부 어드레스 생성 방법 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 외부 어드레스 신호를 인가받아 내부 어드레스를 생성하는 내부 어드레스 생성 회로에 관하여 개시한다. 개시된 본 발명은 외부 명령 신호를 디코딩하여 내부 명령 신호와 스트로브 시점이 상이한 최소한 둘 이상의 어드레스 스트로브 신호를 출력하는 제어부 및 어드레스 스트로브 신호를 이용하여 순차적으로 입력되는 제1 및 제2 어드레스를 병렬로 정렬하여 내부 어드레스 신호로 출력하는 내부 어드레스 생성부를 포함하고, 하나의 패드에 순차적으로 인가되는 복수개의 어드레스 신호로 내부 어드레스를 생성하는 효과가 있다.

Description

내부 어드레스 생성 회로 및 내부 어드레스 생성 방법{Internal Address Generation Circuit and Internal Address Generation method}
도 1은 종래 내부 어드레스 생성 회로를 나타내는 블록도.
도 2는 도 1의 동작 타이밍도.
도 3는 본 발명의 제1 실시예에 따른 내부 어드레스 생성 회로를 나타내는 블록도.
도 4는 도 3의 동작 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 내부 어드레스 생성 회로를 나타내는 블록도.
도 6은 도 5의 동작 타이밍도.
본 발명은 반도체 메모리에 관한 것으로, 더욱 상세하게는 외부 어드레스 신호를 인가받아 내부 어드레스를 생성하는 내부 어드레스 생성 회로 및 내부 어드레스 생성 방법에 관한 것이다.
일반적으로, 반도체 메모리는 외부에서 인가되는 어드레스 비트 수에 해당하 는 패드를 구비하고 각 패드로 입력되는 외부 어드레스 신호를 버퍼링하여 CMOS 레벨로 증폭하고 이를 클럭에 동기시켜 래치하여 내부 어드레스 신호를 생성한다. 즉, 패드 수와 내부 어드레스 신호의 비트 수가 일치하였다.
이하, 설명의 편의상 본 발명의 어드레스 신호는 컬럼 어드레스 신호로 한정하여 설명한다.
도 1 및 도 2를 참조하여, 내부 어드레스 생성 회로와 동작 파형을 살펴본다. 여기서, tCCD(Cas to Cas Command Delay time)는 2tCK(Clock Period)이다.
내부 어드레스 생성 회로는 명령어 디코더(110), 어드레스 버퍼(120), 어드레스 래치부(130, 140) 및 어드레스 생성부(150)를 포함하여 구성된다.
명령어 디코더(110)는 외부 명령어 신호(예를 들어, RAS, CAS, WE, CS 등)를 디코딩하여 내부 명령어 신호 COM과 어드레스 스트로브 신호 AS를 출력한다.
어드레스 버퍼(120)는 패드를 통해 입력되는 외부 어드레스 신호 ADD를 버퍼링하여 어드레스 신호 ADD_BUF로 출력한다.
어드레스 래치부(130)는 버퍼링된 어드레스 신호 ADD_BUF를 클럭 신호 CLK에 동기시켜 2tCK 동안 래치시켜 어드레스 신호 ADD_LAT1로 출력한다.
어드레스 래치부(140)는 래치된 어드레스 신호 ADD_LAT1를 어드레스 스트로브 신호 AS에 동기 및 래치시켜 어드레스 신호 ADD_LAT2로 출력한다.
어드레스 생성부(150)는 내부 명령어 신호 COM에 동기시켜 래치된 어드레스 신호 ADD_LAT2를 내부 어드레스 신호 ADD_IN로 출력한다.
그러나, 반도체 메모리가 고속화되면서 GDDR4(Graph Double Date Rate 4)의 제덱(JEDEC) 스펙(SPEC)은 동일 패드로 복수개의 외부 어드레스 신호를 복수개의 클럭 신호에 걸쳐 순차적으로 인가하는 더블 펌프드 어드레스(Double Pumped Address) 방식을 권고하고 있다.
즉, 더블 펌프드 어드레스 방식은 패드 수를 절반으로 감소하고 각 패드에 순차적으로 2개의 어드레스 신호를 인가하는 방식이다. 따라서, 내부 어드레스 생성 회로는 각 패드에서 순차적으로 인가되는 2개의 어드레스 신호를 분리하여 내부 어드레스 신호를 생성하여야 한다.
그러나, 종래의 내부 어드레스 생성 회로는 각 패드로부터 순차적으로 인가되는 2개의 어드레스 신호를 분리하여 내부 어드레스 신호를 생성하기 어려운 문제점이 있다.
따라서, 본 발명의 목적은 내부 어드레스를 생성함에 있어서, 하나의 패드에 순차적으로 인가되는 복수개의 어드레스 신호를 분리하여 내부 어드레스를 생성함에 있다.
본 발명의 다른 목적은 내부 어드레스를 생성함에 있어서 안정성을 확보함에 있다.
상기한 목적을 달성하기 위한 본 발명의 내부 어드레스 생성 회로는, 외부 명령 신호를 디코딩하여 내부 명령 신호와 스트로브 시점이 상이한 최소한 둘 이상의 어드레스 스트로브 신호를 출력하는 제어부; 및 상기 어드레스 스트로브 신호를 이용하여 순차적으로 입력되는 제1 및 제2 어드레스를 병렬로 정렬하여 내부 어드레스 신호로 출력하는 내부 어드레스 생성부;를 구비함을 특징으로 한다.
상기 내부 어드레스 생성 회로는 하나의 패드로 최소한 둘 이상 순차적으로 입력되는 외부 어드레스 신호를 버퍼링 및 래치하여 상기 제1 및 제2 어드레스를 출력하는 외부 어드레스 입력부를 더 구비함이 바람직하다.
바람직하게는, 상기 외부 어드레스 입력부는 상기 최소한 둘 이상의 어드레스를 클럭 신호의 적어도 두 주기 이상에 걸쳐서 입력으며, 상기 외부 어드레스를 버퍼링하는 어드레스 버퍼; 및 상기 버퍼링된 어드레스 신호를 상기 클럭 신호에 의하여 래치하는 어드레스 래치부;를 구비한다.
상기 제어부는 클럭에 의하여 상기 외부 명령 신호를 디코딩하여 상기 내부 명령 신호와 제1 어드레스 스트로브 신호를 출력하는 명령어 디코더; 및 상기 제1 어드레스 스트로브 신호를 시프트하여 제2 어드레스 스트로브 신호로 출력하는 시프트부;를 구비한다.
바람직하게는, 상기 시프트부는 상기 제1 어드레스 스트로브 신호를 한 주기 지연시켜 제2 어드레스 스트로브 신호로 출력한다.
상기 내부 어드레스 생성부는 상기 각 어드레스를 상기 각 어드레스 스트로브 신호로써 병렬로 구성된 래치들에 각각 순차적으로 래치시켜서 병렬로 정렬하는 래치부; 및 상기 래치부에 정렬된 상기 각 어드레스를 상기 내부 명령 신호에 의해 내부 어드레스 신호로 출력하는 어드레스 생성부;를 구비한다.
여기서, 상기 래치부의 각 래치에 적용되는 각 어드레스 스트로브 신호는 클 럭 주기의 한 주기에 해당하는 순차적 지연차를 갖는다.
그리고, 상기 어드레스 생성부는 상기 내부 명령 신호에 동기되어 상기 각 어드레스를 동시에 내부 어드레스 신호로 출력한다.
상기 내부 어드레스 생성 회로는 상기 각 어드레스를 해당 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및 상기 어드레스 래치부에 래치된 어드레스를 상기 내부 명령 신호에 의하여 내부 어드레스 신호를 출력하는 어드레스 생성부;를 포함하는 내부 어드레스 생성부를 최소한 둘 이상 구비함이 바람직하다.
바람직하게는, 상기 내부 어드레스 생성부는 순차적으로 입력되는 상기 각 어드레스에 일대일 대응되게 구성되며, 적용되는 각 어드레스 스트로브 신호는 클럭 신호의 한 주기에 해당하는 순차적 지연차를 갖는다.
상기 내부 어드레스 생성부는 상기 제1 어드레스를 상기 제1 어드레스 스트로브 신호로써 래치하고, 상기 내부 명령 신호에 의하여 제1 내부 어드레스 신호로 출력하는 제1 내부 어드레스 생성부; 및 상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치하고, 상기 내부 명령 신호에 의하여 제2 내부 어드레스 신호로 출력하는 제2 내부 어드레스 생성부;를 구비한다.
상기 제1 및 제2 내부 어드레스 생성부 중 최소한 어느 하나는, 상기 어드레스를 상기 제1 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및 상기 어드레스 래치부에 래치된 어드레스를 상기 내부 명령 신호에 의하여 상기 내부 어드레스 신호로 출력하는 어드레스 생성부;를 구비한다.
바람직하게는, 상기 제1 어드레스 스트로브 신호와 상기 제2 어드레스 스트 로브 신호는 클럭 신호의 한 주기에 해당하는 지연차를 갖는다.
상기 내부 어드레스 생성부는 상기 제1 어드레스를 상기 제1 및 제2 어드레스 스트로브 신호로써 제1 및 제2 래치시키고, 상기 내부 명령 신호에 의하여 상기 제2 래치 신호를 제1 내부 어드레스 신호로 출력하는 제1 내부 어드레스 생성부; 및 상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치시키고 상기 내부 명령 신호에 의하여 래치된 신호를 제2 내부 어드레스 신호로 출력하는 제2 내부 어드레스 생성부;를 포함하여 구성된다.
여기서, 상기 제1 내부 어드레스 생성부는 상기 제1 어드레스를 상기 제1 어드레스 스트로브 신호로써 제1 래치하는 제1 어드레스 래치부; 상기 제1 어드레스 래치부에 래치된 상기 제1 어드레스를 상기 제2 어드레스 스트로브 신호로써 제2 래치하는 제2 어드레스 래치부; 및 상기 제2 어드레스 래치부에 래치된 상기 제1 어드레스를 상기 내부 명령 신호에 의하여 상기 제1 내부 어드레스 신호로 출력하는 어드레스 생성부;를 구비한다.
그리고, 상기 제2 내부 어드레스 생성부는 상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및 상기 어드레스 래치부에 래치된 상기 제2 어드레스를 상기 내부 명령 신호에 의하여 상기 제2 내부 어드레스 신호로 출력하는 어드레스 생성부;를 구비한다.
바람직하게는, 상기 제1 및 제2 어드레스 스트로브 신호는 클럭 신호의 한 주기에 해당하는 지연차를 갖는다.
본 발명의 다른 목적을 달성하기 위한 동일 패드로 복수개의 외부 어드레스 신호를 인가받아 내부 어드레스를 생성하는 내부 어드레스 생성 방법에 있어서, 외부 명령 신호를 디코딩하여 내부 명령 신호와 제1 어드레스 스트로브 신호를 생성하는 제1 단계; 상기 제1 어드레스 스트로브 신호로써 어드레스 신호를 제1 래치하는 제2 단계; 상기 제1 어드레스 스트로브 신호를 클럭에 동기시켜 시프트하여 제2 어드레스 스트로브 신호를 생성하는 제3 단계; 상기 제2 어드레스 스트로브 신호로써 어드레스 신호를 제2 래치하는 제4 단계; 및 상기 래치된 제1 및 제2 어드레스를 출력하는 제5 단계;를 포함하여 구성됨을 특징으로 한다.
바람직하게는, 상기 제1 및 제2 래치된 어드레스는 상기 동일 패드로부터 순차적으로 인가되는 서로 다른 어드레스이며, 상기 제1 및 제2 어드레스 스트로브 신호는 상기 클럭의 한 주기에 해당하는 지연차를 갖는다.
그리고, 상기 제1 및 제2 래치된 어드레스 중 최소한 하나 이상은 래치 시점이 다른 어드레스와 일치시키기 위한 래치를 더 수행한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 시리얼로 입력되는 외부 어드레스를 분할 래치시켜서 패러럴로 정렬하고 정렬된 패러럴 어드레스를 내부 명령 신호에 동기하여 내부 어드레스로 제공하기 위한 구성을 갖는다.
도 3 및 도 4를 참조하여, 본 발명의 제1 실시예에 따른 내부 어드레스 생성 회로와 동작 파형을 살펴본다. 여기서, tCCD는 4tCK이다.
내부 어드레스 생성 회로는 제어부(220), 외부 어드레스 입력부(240) 및 내부 어드레스 생성부(260)를 포함하여 구성된다.
제어부(220)은 명령어 디코더(222)와 시프트부(224)를 포함하여 구성되며, 외부 명령 신호 RAS, CAS, WE, CS를 디코딩하여 내부 명령 신호 COM와 스트로브 시점이 상이한 최소한 둘 이상의 어드레스 스트로브 신호 AS_F, AS_S를 출력한다.
명령어 디코더(222)는 클럭 CLK에 의하여 외부 명령어 신호 RAS, CAS, WE, CS를 디코딩하여 내부 명령어 신호 COM와 어드레스 스트로브 신호 AS_F를 출력한다.
여기서, 어드레스 스트로브 신호 AS_F는 읽기, 쓰기, 프리차지 등 어드레스를 필요로 하는 명령에서 인에이블되는 신호이다.
시프트부(224)는 어드레스 스트로브 신호 AS_F를 클럭 CLK의 각 사이클에 동기시켜 어드레스 스트로브 신호 AS_S를 출력한다. 즉, 시프트부(224)는 어드레스 스트로브 신호 AS_F를 1tCK 만큼 지연시켜 어드레스 스트로브 신호 AS_S를 출력한다.
외부 어드레스 입력부(240)는 어드레스 버퍼(242)와 어드레스 래치부(244)를 포함하여 구성되며, 하나의 패드로 최소한 둘 이상의 어드레스가 순차적으로 입력되는 외부 어드레스 신호 ADD를 버퍼링 및 래치하여 래치된 어드레스 ADD_LAT를 출력한다.
어드레스 버퍼(242)는 동일한 패드로 최소한 2tCK에 걸쳐 순차적으로 입력되는 복수개의 외부 어드레스 신호 ADD(ADD_F, ADD_S)를 CMOS 레벨로 증폭하여 버퍼링된 어드레스 신호 ADD_BUF로 출력한다.
어드레스 래치부(244)는 클럭 CLK에 동기시켜 버퍼링된 어드레스 신호 ADD_BUF를 래치하여 래치된 어드레스 신호 ADD_LAT로 출력한다. 즉, 어드레스 래치부(244)에 의하여, 첫번째 클럭 CLK에 동기되어 버퍼링된 제1 어드레스 ADD_F가 두번째 클럭 CLK가 인가되기 전까지 래치되고, 두번째 클럭 CLK에 동기되어 버퍼링 된 제2 어드레스 신호 ADD_S가 3tCK 동안 래치된다.
내부 어드레스 생성부(260)는 최소한 둘 이상의 내부 어드레스 생성부(270, 280)를 포함하여 구성되며, 외부 어드레스 신호에 포함된 각 어드레스(ADD_F, ADD_S)를 최소한 둘 이상의 어드레스 스트로브 신호 AS_F, AS_S로써 패러럴로 정렬하고, 내부 명령 신호 COM에 의하여 정렬된 어드레스를 내부 어드레스 신호 ADD_IN_F, ADD_IN_S로 출력한다.
내부 어드레스 생성부(270)는 어드레스 래치부(272)와 어드레스 생성부(274)를 포함하여 구성되며, 어드레스 스트로브 신호 AS_F와 내부 명령어 신호 COM에 의해 래치된 어드레스 신호 ADD_LAT에 포함된 제1 어드레스 ADD_F를 내부 어드레스 신호 ADD_IN_F로 출력한다.
어드레스 래치부(272)는 어드레스 스트로브 신호 AS_F에 동기시켜 래치된 어드레스 신호 ADD_LAT에 포함된 제1 어드레스 ADD_F를 래치하여 제1 어드레스 래치신호 ADD_LAT1로 출력한다.
어드레스 생성부(274)는 제1 어드레스 래치신호 ADD_LAT1를 내부 명령어 신호 COM에 동기시켜 내부 어드레스 신호 ADD_IN_F로 출력한다.
내부 어드레스 생성부(280)는 어드레스 래치부(282)와 어드레스 생성부(284)를 포함하여 구성되며, 어드레스 스트로브 신호 AS_S와 내부 명령어 신호 COM에 의 해 래치된 어드레스 신호 ADD_LAT에 포함된 제2 어드레스 ADD_F를 내부 어드레스 신호 ADD_IN_S로 출력한다.
어드레스 래치부(282)는 어드레스 스트로브 신호 AS_S에 동기시켜 래치된 어드레스 신호 ADD_LAT에 포함된 제2 어드레스 신호 ADD_S를 래치하여 제2 어드레스 래치신호 ADD_LAT2로 출력한다.
어드레스 생성부(284)는 제2 어드레스 래치신호 ADD_LAT2를 내부 명령어 신호 COM에 동기시켜 내부 어드레스 신호 ADD_IN_S로 출력한다.
도 4를 참조하면, 어드레스 스트로브 신호 AS_F와 어드레스 스트로브 신호 AS_S가 1tCK의 위상차로 인에블되므로, 제1 어드레스 래치신호 ADD_LAT1와 제2 어드레스 래치신호 ADD_LAT2가 1tCK의 위상차를 갖고 정렬된다. 따라서, 내부 명령어 신호 COM이 인에이블되고 제1 및 제2 내부 어드레스 신호 ADD_IN_F, ADD_IN_S가 안정화되는 구간은 3tCK(3cycle)가 된다.
이와 같이, 하나의 패드에 순차적으로 인가되는 복수개의 어드레스 ADD_F, ADD_S를 어드레스 스트로브 신호 AS_F, AS_S에 의해 분리하여 어드레스 래치부(272, 282)로 각각 래치시킴으로써 복수개의 내부 어드레스 신호 ADD_IN_F, ADD_IN_S를 생성한다.
도 5 및 도 6를 참조하여, 본 발명의 제2 실시예에 따른 내부 어드레스 생성 회로와 동작 파형을 살펴본다. 여기서, tCCD는 4tCK이다.
내부 어드레스 생성 회로는 제어부(320), 외부 어드레스 입력부(340) 및 내 부 어드레스 생성부(360)를 포함하여 구성되며, 이들은 제1 실시예의 제어부(220), 외부 어드레스 입력부(240) 및 내부 어드레스 생성부(260)와 각각 대응되게 구성된다.
다만, 제2 실시예의 내부 어드레스 생성부(370)는 제1 어드레스 래치신호 ADD_LAT1를 어드레스 스트로브 신호 AS_S에 동기시켜 래치한 제3 어드레스 래치신호 ADD_LAT3를 내부 명령어 신호 COM에 동기시켜 제1 내부 어드레스 신호 ADD_IN_F로 출력한다.
다시말해, 내부 어드레스 생성부(370)는 어드레스 래치부(372), 어드레스 래치부(374) 및 어드레스 생성부(376)를 포함하여 구성된다.
어드레스 래치부(372)는 어드레스 스트로브 신호 AS_F에 동기시켜 래치된 어드레스 신호 ADD_LAT에 포함된 제1 어드레스 ADD_F를 래치하여 제1 어드레스 래치신호 ADD_LAT1로 출력한다.
어드레스 래치부(374)는 어드레스 스트로브 신호 AS_S에 동기시켜 제1 어드레스 래치신호 ADD_LAT1를 래치하여 제3 어드레스 래치신호 ADD_LAT3으로 출력한다.
어드레스 생성부(376)는 제3 어드레스 래치신호 ADD_LAT3를 내부 명령어 신호 COM에 동기시켜 내부 어드레스 신호 ADD_IN_F로 출력한다.
즉, 제2 어드레스 래치신호 ADD_LAT2와 제3 어드레스 래치신호 ADD_LAT3는 어드레스 스트로브 신호 AS_S에 의해 정렬된다.
도 6을 참조하면, 제1 어드레스 래치신호 ADD_LAT1를 어드레스 스트로브 신 호 AS_S에 동기시켜 래치함으로써, 어드레스 생성부(376)으로 인가되는 제3 어드레스 래치신호 ADD_LAT3와 어드레스 생성부(384)로 인가되는 제2 어드레스 래치신호 ADD_LAT2가 병렬되게 정렬되므로, 내부 명령어 신호 COM에 동기되어 출력되는 내부 어드레스 신호 ADD_IN_F, ADD_IN_S의 안정화 구간이 4tCK로 늘어나게 되어 내부 어드레스 신호의 안정성이 더욱 개선된다.
내부 어드레스를 생성하는 방법은 다음과 같다.
우선, 외부 어드레스 입력부(240)는 동일 패드로 복수개의 클럭 CLK에 걸쳐 순차적으로 입력되는 복수개의 외부 어드레스 신호 ADD(예를들어, 2tCK 동안 2개의 ADD_F, ADD_S)를 버퍼링한다.
이어서, 외부 어드레스 입력부(240)는 버퍼링된 어드레스 신호 ADD_BUF를 클럭에 동기시켜 래치하여 래치된 어드레스 신호 ADD_LAT를 출력한다.
다음으로, 내부 어드레스 생성부(260)는 제어부(220)에서 출력되는 스트로브 시점이 상이한 어드레스 스트로브 신호 AS_F, AS_S에 동기시켜 상기 래치된 어드레스 신호 ADD_LAT의 각 어드레스 ADD_F, ADD_S를 패러럴로 각각 래치시켜 정렬한다.
그리고, 내부 어드레스 생성부(260)는 제어부(220)에서 출력되는 내부 명령어 신호 COM에 동기시켜 정렬된 데이터 ADD_LAT1, ADD_LAT2를 내부 어드레스 신호 ADD_IN_F, ADD_IN_S로 출력한다.
상기의 어드레스 스트로브 신호 AS_S는 어드레스 스트로브 신호 AS_F를 1tCK지연시켜 생성된다.
그리고, 내부 어드레스 생성부(360)는 제1 어드레스 래치신호 ADD_LAT1를 어 드레스 스트로브 신호 AS_S에 동기시켜 래치된 제3 어드레스 래치신호 ADD_LAT3를 내부 명령어 신호 COM에 동기시켜 내부 어드레스 신호 ADD_IN_F로 출력함으로써, 내부 어드레스 신호 ADD_IN_F, ADD_IN_S의 안정화 구간이 4tCK로 늘어나게 되어 내부 어드레스 신호의 안정성이 더욱 개선된다.
이와 같이, 스트로브 시점이 다른 어드레스 스트로브 신호에 의해 복수개의 외부 어드레스 신호를 분리함으로써 내부 어드레스 신호를 생성한다.
따라서, 본 발명에 의하면 하나의 패드에 순차적으로 인가되는 복수개의 어드레스 신호로 내부 어드레스를 생성하는 효과가 있다.
또한, 본 발명에 의하면 상기 복수개의 어드레스 신호를 순차적인 지연차를 갖는 어드레스 스트로브 신호에 동기시켜 래치 및 정렬하여 출력함으로써 내부 어드레스의 안정성을 높이는 효과가 있다.

Claims (23)

  1. 외부 명령 신호를 디코딩하여 내부 명령 신호와 스트로브 시점이 상이한 최소한 둘 이상의 어드레스 스트로브 신호를 출력하는 제어부; 및
    상기 어드레스 스트로브 신호를 이용하여 순차적으로 입력되는 제1 및 제2 어드레스를 병렬로 정렬하여 상기 내부 명령 신호에 동기시켜 내부 어드레스 신호로 동시에 출력하는 내부 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  2. 제 1 항에 있어서,
    상기 내부 어드레스 생성 회로는
    하나의 패드로 최소한 둘 이상 순차적으로 입력되는 외부 어드레스 신호를 버퍼링 및 래치하여 상기 제1 및 제2 어드레스를 출력하는 외부 어드레스 입력부를 더 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  3. 제 2 항에 있어서,
    상기 외부 어드레스 입력부는
    상기 최소한 둘 이상의 어드레스를 클럭 신호의 적어도 두 주기 이상에 걸쳐서 입력받음을 특징으로 하는 내부 어드레스 생성 회로.
  4. 제 2 항에 있어서,
    상기 외부 어드레스 입력부는
    상기 외부 어드레스를 버퍼링하는 어드레스 버퍼; 및
    상기 버퍼링된 어드레스 신호를 상기 클럭 신호에 의하여 래치하는 어드레스 래치부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  5. 제 1 항에 있어서,
    상기 제어부는
    클럭에 의하여 상기 외부 명령 신호를 디코딩하여 상기 내부 명령 신호와 제1 어드레스 스트로브 신호를 출력하는 명령어 디코더; 및
    상기 제1 어드레스 스트로브 신호를 시프트하여 제2 어드레스 스트로브 신호로 출력하는 시프트부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  6. 제 5 항에 있어서,
    상기 시프트부는
    상기 제1 어드레스 스트로브 신호를 한 주기 지연시켜 제2 어드레스 스트로브 신호로 출력함을 특징으로 하는 내부 어드레스 생성 회로.
  7. 제 1 항에 있어서,
    상기 내부 어드레스 생성부는
    상기 각 어드레스를 상기 각 어드레스 스트로브 신호로써 병렬로 구성된 래치들에 각각 순차적으로 래치시켜서 병렬로 정렬하는 래치부; 및
    상기 래치부에 정렬된 상기 각 어드레스를 상기 내부 명령 신호에 동기되어 상기 각 어드레스를 동시에 내부 어드레스 신호로 출력하는 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  8. 제 7 항에 있어서,
    상기 래치부의 각 래치에 적용되는 각 어드레스 스트로브 신호는 클럭 주기의 한 주기에 해당하는 순차적 지연차를 가짐을 특징으로 하는 내부 어드레스 생성 회로.
  9. 삭제
  10. 제 1 항에 있어서,
    상기 내부 어드레스 생성 회로는
    상기 각 어드레스를 해당 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및
    상기 어드레스 래치부에 래치된 어드레스를 상기 내부 명령 신호에 의하여 내부 어드레스 신호를 출력하는 어드레스 생성부;
    를 포함하는 내부 어드레스 생성부를 최소한 둘 이상 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  11. 제 10 항에 있어서,
    상기 내부 어드레스 생성부는 순차적으로 입력되는 상기 각 어드레스에 일대일 대응되게 구성됨을 특징으로 하는 내부 어드레스 생성 회로.
  12. 제 10 항에 있어서,
    상기 내부 어드레스 생성부에 적용되는 각 어드레스 스트로브 신호는 클럭 신호의 한 주기에 해당하는 순차적 지연차를 가짐을 특징으로 하는 내부 어드레스 생성 회로.
  13. 제 1 항 또는 제 5 항에 있어서,
    상기 내부 어드레스 생성부는
    상기 제1 어드레스를 상기 제1 어드레스 스트로브 신호로써 래치하고, 상기 내부 명령 신호에 의하여 제1 내부 어드레스 신호로 출력하는 제1 내부 어드레스 생성부; 및
    상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치하고, 상기 내부 명령 신호에 의하여 제2 내부 어드레스 신호로 출력하는 제2 내부 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 내부 어드레스 생성부 중 최소한 어느 하나는,
    상기 어드레스를 상기 제1 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및
    상기 어드레스 래치부에 래치된 어드레스를 상기 내부 명령 신호에 의하여 상기 내부 어드레스 신호로 출력하는 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  15. 제 13 항에 있어서,
    상기 제1 어드레스 스트로브 신호와 상기 제2 어드레스 스트로브 신호는 클럭 신호의 한 주기에 해당하는 지연차를 가짐을 특징으로 하는 내부 어드레스 생성 회로.
  16. 제 1 항에 있어서,
    상기 내부 어드레스 생성부는
    상기 제1 어드레스를 상기 제1 및 제2 어드레스 스트로브 신호로써 제1 및 제2 래치시키고, 상기 내부 명령 신호에 의하여 상기 제2 래치 신호를 제1 내부 어드레스 신호로 출력하는 제1 내부 어드레스 생성부; 및
    상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치시키고 상기 내부 명령 신호에 의하여 래치된 신호를 제2 내부 어드레스 신호로 출력하는 제2 내부 어드레스 생성부;
    를 포함하여 구성됨을 특징으로 하는 내부 어드레스 생성 회로.
  17. 제 16 항에 있어서,
    상기 제1 내부 어드레스 생성부는
    상기 제1 어드레스를 상기 제1 어드레스 스트로브 신호로써 제1 래치하는 제1 어드레스 래치부;
    상기 제1 어드레스 래치부에 래치된 상기 제1 어드레스를 상기 제2 어드레스 스트로브 신호로써 제2 래치하는 제2 어드레스 래치부; 및
    상기 제2 어드레스 래치부에 래치된 상기 제1 어드레스를 상기 내부 명령 신호에 의하여 상기 제1 내부 어드레스 신호로 출력하는 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  18. 제 16 항에 있어서,
    상기 제2 내부 어드레스 생성부는
    상기 제2 어드레스를 상기 제2 어드레스 스트로브 신호로써 래치하는 어드레스 래치부; 및
    상기 어드레스 래치부에 래치된 상기 제2 어드레스를 상기 내부 명령 신호에 의하여 상기 제2 내부 어드레스 신호로 출력하는 어드레스 생성부;
    를 구비함을 특징으로 하는 내부 어드레스 생성 회로.
  19. 제 16 항에 있어서,
    상기 제1 및 제2 어드레스 스트로브 신호는 클럭 신호의 한 주기에 해당하는 지연차를 가짐을 특징으로 하는 내부 어드레스 생성 회로.
  20. 동일 패드로 복수개의 외부 어드레스 신호를 인가받아 내부 어드레스를 생성하는 내부 어드레스 생성 방법에 있어서,
    외부 명령 신호를 디코딩하여 내부 명령 신호와 제1 어드레스 스트로브 신호를 생성하는 제1 단계;
    상기 제1 어드레스 스트로브 신호로써 어드레스 신호를 제1 래치하는 제2 단계;
    상기 제1 어드레스 스트로브 신호를 클럭에 동기시켜 시프트하여 제2 어드레스 스트로브 신호를 생성하는 제3 단계;
    상기 제2 어드레스 스트로브 신호로써 어드레스 신호를 제2 래치하는 제4 단 계; 및
    상기 래치된 제1 및 제2 어드레스를 출력하는 제5 단계;
    를 포함하여 구성됨을 특징으로 하는 내부 어드레스 생성 방법.
  21. 제 20 항에 있어서,
    상기 제1 및 제2 래치된 어드레스는 상기 동일 패드로부터 순차적으로 인가되는 서로 다른 어드레스임을 특징으로 하는 내부 어드레스 생성 방법.
  22. 제 20 항에 있어서,
    상기 제1 및 제2 어드레스 스트로브 신호는 상기 클럭의 한 주기에 해당하는 지연차를 갖음을 특징으로 하는 내부 어드레스 생성 방법.
  23. 제 20 항에 있어서,
    상기 제1 및 제2 래치된 어드레스 중 최소한 하나 이상은 래치 시점이 다른 어드레스와 일치시키기 위한 래치를 더 수행함을 특징으로 하는 내부 어드레스 생성 방법.
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