KR102635773B1 - 저장 장치 - Google Patents

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KR102635773B1 KR1020180109474A KR20180109474A KR102635773B1 KR 102635773 B1 KR102635773 B1 KR 102635773B1 KR 1020180109474 A KR1020180109474 A KR 1020180109474A KR 20180109474 A KR20180109474 A KR 20180109474A KR 102635773 B1 KR102635773 B1 KR 102635773B1
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Abstract

저장 장치가 제공된다. 상기 저장 장치는 제1 메모리 칩을 포함하는 저장 장치로서, 제1 메모리 칩은, 외부에서 제공 받은 신호를 제1 입력 신호로 제공하는 제1 입력 패드, 제1 초기화 신호를 생성하는 제1 초기화 회로, 제1 초기화 신호에 기초하여, 제1 입력 신호를 제1 시간만큼 지연하여 제1 출력 신호를 생성하는 제1 입력 지연 회로, 제1 출력 신호를 제공 받아, 외부로 출력하는 제1 출력 패드, 제1 초기화 신호를 제1 시간과 다른 제2 시간만큼 지연하여 제1 클락 신호를 생성하는 제1 클락 지연 회로, 제1 클락 신호를 제2 시간과 다른 제3 시간만큼 지연하여 제2 클락 신호를 생성하는 제2 클락 지연 회로, 제1 클락 신호에 기초하여 제1 입력 신호를 저장하는 제1 래치, 및 제2 클락 신호에 기초하여 제1 입력 신호를 저장하는 제2 래치를 포함한다.

Description

저장 장치{A storage device}
본 발명은 저장 장치에 관한 것이다.
대용량의 저장 장치를 구성하기 위해, 복수개의 메모리 칩(예를 들어, NAND Flash 또는 PRAM 등)을 적층하여 패키지를 구성할 수 있다. 패키지로 입력되는 제어 신호는 복수개의 메모리 칩이 공통으로 사용되기 때문에, 각각의 메모리 칩을 구별하기 위해 각각의 메모리 칩은 구별되는 칩 어드레스가 설정되어야 한다. 각각의 메모리 칩의 어드레스 패드에 와이어 본딩을 이용하여, 직접 어드레스를 할당하는 경우, 메모리 칩의 개수가 증가할수록 어드레스 패드와 본딩 와이어의 개수가 증가할 수 있다. 어드레스 패드의 개수가 많아지는 경우, 메모리 칩의 크기가 커지기 때문에, 메모리 칩 또는 패키지의 소형화가 어려울 수 있다. 또한, 본딩 와이어의 개수가 증가하는 경우, 패키지의 불량이 발생될 가능성이 커질 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성 및 집적도가 향상된 저장 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저장 장치는 제1 메모리 칩을 포함하는 저장 장치로서, 제1 메모리 칩은, 외부에서 제공 받은 신호를 제1 입력 신호로 제공하는 제1 입력 패드, 제1 초기화 신호를 생성하는 제1 초기화 회로, 제1 초기화 신호에 기초하여, 제1 입력 신호를 제1 시간만큼 지연하여 제1 출력 신호를 생성하는 제1 입력 지연 회로, 제1 출력 신호를 제공 받아, 외부로 출력하는 제1 출력 패드, 제1 초기화 신호를 제1 시간과 다른 제2 시간만큼 지연하여 제1 클락 신호를 생성하는 제1 클락 지연 회로, 제1 클락 신호를 제2 시간과 다른 제3 시간만큼 지연하여 제2 클락 신호를 생성하는 제2 클락 지연 회로, 제1 클락 신호에 기초하여 제1 입력 신호를 저장하는 제1 래치, 및 제2 클락 신호에 기초하여 제1 입력 신호를 저장하는 제2 래치를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저장 장치는 제1 어드레스 설정 회로를 포함하는 제1 메모리 칩, 제2 어드레스 설정 회로를 포함하는 제2 메모리 칩, 및 제1 및 제2 메모리 칩을 제어하는 컨트롤러를 포함하고, 제1 어드레스 설정 회로는, 컨트롤러에서 어드레스 설정 명령을 제공받아, 제1 초기화 신호를 생성하고, 외부에서 신호를 제공받아 제1 입력 신호를 생성하고, 제1 초기화 신호에 기초하여, 제1 입력 신호를 제1 시간만큼 지연하여 제1 출력 신호를 생성하고, 제1 초기화 신호를 제2 시간만큼 지연하여 제1 클락 신호를 생성하고, 제1 클락 신호에 기초하여, 제1 입력 신호의 제1 시점에서의 레벨을 제1 메모리 칩의 제1 어드레스의 제1 값으로 출력하고, 제1 출력 신호는 제2 메모리 칩에 제공된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 저장 장치는 제1 메모리 칩을 포함하는 저장 장치로서, 제1 메모리 칩은, 제1 입력 신호를 수신하는 제1 입력 패드, 제1 초기화 신호를 제공하는 제1 초기화 회로, 제1 초기화 신호에 기초하여, 제1 입력 신호를 지연하는 제1 입력 지연 회로, 제1 클락 신호와, 제1 클락 신호가 제1 시간만큼 지연된 제2 클락 신호를 생성하는 제1 링 오실레이터, 제1 클락 신호에 기초하여 제1 입력 신호를 저장하는 제1 래치, 제2 클락 신호에 기초하여 제1 입력 신호를 저장하는 제2 래치, 및 제1 및 제2 래치에 각각 제1 및 제2 클락 신호를 제공하는 제1 클락 컨트롤러를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 데이터 저장 시스템의 구성을 설명하기 위한 예시적인 도면이다.
도 2는 몇몇 실시예에 따른 칩 선택 회로를 설명하기 위한 예시적인 도면이다.
도 3은 몇몇 실시예에 따른 복수의 메모리 칩들 사이의 연결 관계를 설명하기 위한 예시적인 도면이다.
도 4, 도 6, 도 7, 도 9, 도 14 및 도 15 는 각각 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다.
도 5, 도 8, 및 도 10은 각각 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 11은 몇몇 실시예에 따른 어드레스 설정 회로가 비정상적으로 동작하는 경우를 설명하기 위한 예시적인 도면이다.
도 12는 몇몇 실시예에 따른 어드레스 설정의 오동작을 방지하는 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다.
도 13은 몇몇 실시예에 따른 어드레스 설정의 오동작을 방지하는 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다.
도 16은 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 순서도이다.
도 17 및 도 18은 각각 몇몇 실시예에 따른 저장 장치의 변형예를 설명하기 위한 예시적인 도면이다.
도 1은 몇몇 실시예에 따른 데이터 저장 시스템의 구성을 설명하기 위한 예시적인 도면이다. 도 1을 참조하면, 몇몇 실시예에 따른 데이터 저장 시스템은 저장 장치(100) 및 호스트(200)를 포함할 수 있다. 몇몇 실시예에 따른 호스트(200)는 저장 장치(100)에 데이터를 송수신하거나 명령을 전달할 수 있다. 호스트(200)는, 예를 들면, 개인용/휴대용 컴퓨터, PDA, PMP, MP3 플레이어 등과 같은 사용자 장치를 포함할 수 있다. 호스트(200)와 저장 장치(100)는 호스트 인터페이스에 의해 연결될 수 있다. 호스트 인터페이스는 예를 들어, USB, SCSI, ESDI, SATA, SAS, PCI-express, 또는 IDE 인터페이스와 같은 표준 인터페이스(standardized interface)일 수 있다. 호스트(200)와 저장 장치(100)를 연결하기 위한 인터페이스 방식은 특정 형태에 국한되지 않고, 다양한 변형이 이루어질 수 있다.
몇몇 실시예에 따른 저장 장치(100)는 플래시 메모리(flash memory)를 이용하는 솔리드 스테이트 드라이브(SSD)일 수 있으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 저장 장치(100)는 PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMC-micro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등일 수 있다.
몇몇 실시예에 따른 저장 장치(100)는 컨트롤러(110) 및 복수의 메모리 칩(120)을 포함할 수 있다.
복수의 메모리 칩(120)은 예를 들어, 낸드 플래시 메모리(NAND Flash Memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR Flash Memory), 저항성 램(RRAM), 상변화 메모리(PRAM), 자기저항 메모리(MRAM), 강유전체 메모리(FRAM), 스핀주입 자화반전 메모리(STT-RAM)일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
복수의 메모리 칩(120) 각각은 어드레스 설정 회로(122)와 메모리 셀 영역(124)을 포함할 수 있다. 메모리 셀 영역(124)은 데이터가 저장되는 영역일 수 있다. 메모리 셀 영역(124)은 버퍼 메모리 영역을 포함하는 의미로 사용될 수 있다. 어드레스 설정 회로(122)는 복수의 메모리 칩(120) 각각의 어드레스를 설정하는 회로일 수 있다. 어드레스 설정 회로(122)에 관한 구체적인 설명은 후술한다. 본 명세서에서, 용어 "어드레스"는 메모리 칩(120) 각각의 칩 어드레스를 지칭하는 것이며, 메모리 칩(120) 내의 메모리 셀 영역(124) 각각의 어드레스를 지칭하는 의미로 사용되지 않는다.
컨트롤러(110)는 어드레스 설정 명령 회로(112)와 칩 선택 회로(114)를 포함할 수 있다. 몇몇 실시예에 따르면, 어드레스 설정 명령 회로(112)는 복수의 메모리 칩(120) 각각에 어드레스 설정 명령(도 3의 CMD)을 제공할 수 있다. 예를 들어, 컨트롤러(110)가 저장 장치(100)에 전력이 공급되는 것을 감지한 경우, 컨트롤러(110)는 어드레스 설정 명령 회로(112)를 통해 복수의 메모리 칩(120) 각각의 어드레스 설정 회로(122)에 어드레스 설정 명령(도 3의 CMD)을 제공할 수 있다. 다른 예를 들어, 컨트롤러(110)가 호스트(200)에서 특정 명령을 수신하는 경우, 컨트롤러(110)는 어드레스 설정 명령 회로(112)를 통해 복수의 메모리 칩(120) 각각에 어드레스 설정 명령(도 3의 CMD)을 제공할 수 있다. 그러나, 실시예들이 이에 제한되지는 않으며, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 어드레스 설정 회로(122)에 어드레스 설정 명령(도 3의 CMD)이 제공되는 다양한 상황을 결정할 수 있다.
몇몇 실시예에 따르면, 칩 선택 회로(114)는 적절한 메모리 칩(120)을 선택할 수 있다. 예를 들어, 칩 선택 회로(114)는 호스트(200)에서 지정한 어드레스를 포함하는 메모리 칩을 인에이블(enable)하고, 나머지 메모리 칩들은 디스에이블(disable)할 수 있다. 예시적인 설명을 위해 도 2를 참조한다.
도 2는 몇몇 실시예에 따른 칩 선택 회로를 설명하기 위한 예시적인 도면이다. 이하에서는 설명의 편의를 위해, 저장 장치(100)가 제1 메모리 칩(120_1) 내지 제3 메모리 칩(120_3)을 포함하는 것을 가정하여 설명하나, 실시예들이 메모리 칩의 개수에 제한되지는 않는다. 예를 들어, 저장 장치(100)는 몇몇 도면에 도시된 메모리 칩 보다 더 많거나 더 적은 수의 메모리 칩을 포함할 수 있다. 또한, 이하에서는 설명의 편의를 위해, 메모리 칩(120)의 어드레스 설정 회로(122)를 위주로 도시하며, 메모리 셀 영역(124) 등은 생략하여 도시한다.
도 2를 참조하여, 칩 선택 회로(114)가 세개의 메모리 칩(120_1, 120_2, 120_3) 중 어느 하나를 선택하는 과정을 설명한다. 이하에서는, 복수개의 메모리 칩(120) 각각을 구분하기 위해, 제1 메모리 칩(120_1) 내지 제3 메모리 칩(120_3) 등으로 구분하여 설명한다. 각 도면에 도시된 언더바(_)는 각각의 메모리 칩 및 이와 관련된 구성요소들을 구분하기 위함이다. 예를 들어, 제1 메모리 칩(120_1)과 관련된 도면부호들은 (xxx_1)로 표기되며, 제2 메모리 칩(120_2)과 관련된 도면부호들은 (xxx_2)로 표기된다. 마찬가지로, 제3 메모리 칩(120_3)과 관련된 도면부호들은 (xxx_3)으로 표기된다. 이는 설명의 편의를 위한 것이며, 실시예들이 이러한 구분에 제한되는 것은 아니다.
몇몇 실시예에 따르면, 칩 선택 회로(114)는 제1 비교기(115), 제2 비교기(116), 및 제3 비교기(117)를 포함할 수 있다. 예를 들어, 제1 비교기(115) 내지 제3 비교기(117)는 XNOR 게이트일 수 있으나, 실시예들이 이에 제한되지는 않는다. 제1 메모리 칩(120_1) 내지 제3 메모리 칩(120_3)은 각각 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)를 포함할 수 있으며, 제1 메모리 칩(120_1) 내지 제3 메모리 칩(120_3)은 각각 칩 인에이블 단자(CE)를 포함할 수 있다.
칩 인에이블 단자(CE)에 인에이블 신호(예를 들어, 로직 하이 레벨(logic level high))가 수신되면, 각각의 메모리 칩은 인에이블될 수 있다. 또한, 칩 인에이블 단자(CE)에 디스에이블(disable) 신호(예를 들어, 로직 로우 레벨(logic level low))가 수신되면, 각각의 메모리 칩은 디스에이블될 수 있다. 예를 들어, 제1 메모리 칩(120_1)의 칩 인에이블 단자(CE)에 인에이블 신호가 수신되면, 제1 메모리 칩(120_1)은 인에이블될 수 있다. 또한, 제1 메모리 칩(120_1)의 칩 인에이블 단자(CE)에 디스에이블 신호가 수신되면, 제1 메모리 칩(120_1)은 디스에이블될 수 있다.
제1 어드레스 설정 회로(122_1)는 제1 어드레스(ADD_1)를 출력하고, 제2 어드레스 설정 회로(122_2)는 제2 어드레스(ADD_2)를 출력하고, 제3 어드레스 설정 회로(122_3)는 제3 어드레스(ADD_3)를 출력할 수 있다. 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)가 정상적으로 동작한 경우, 제1 어드레스(ADD_1) 내지 제3 어드레스(ADD_3)는 서로 구별될 수 있다.
몇몇 실시예에 따르면, 제1 메모리 칩(120_1)을 제어하기 위해, 호스트(200)는 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)을 컨트롤러(110)에 전달할 수 있다. 칩 선택 회로(114)는 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)에 포함된 제1 어드레스(ADD_1)와 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에서 출력하는 각각의 어드레스를 비교하여, 특정 메모리 칩만 인에이블하고, 나머지 칩은 디스에이블할 수 있다. 예를 들어, 제1 비교기(115)는 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)에 포함된 제1 어드레스와 제1 어드레스 설정 회로(122_1)의 어드레스 출력을 비교하여, 제1 메모리 칩(120_1)의 칩 인에이블 단자(CE)에 인에이블 신호(예를 들어, 로직 하이 레벨)를 제공할 수 있다. 또한, 제2 비교기(116)는 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)에 포함된 제1 어드레스(ADD_1)와 제2 어드레스 설정 회로(122_2)의 어드레스 출력을 비교하여, 제2 메모리 칩(120_2)의 칩 인에이블 단자(CE)에 디스에이블 신호(예를 들어, 로직 로우 레벨))를 제공할 수 있다. 마찬가지로, 제3 비교기(117)는 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)에 포함된 제1 어드레스(ADD_1)와 제3 어드레스 설정 회로(122_3)의 어드레스 출력을 비교하여, 제3 메모리 칩(120_3)의 칩 인에이블 단자(CE)에 디스에이블 신호(예를 들어, 로직 로우 레벨))를 제공할 수 있다. 이때, 제1 메모리 칩(120_1)은 인에이블되고, 제2 메모리 칩(120_2)과 제3 메모리 칩(120_3)은 디스에이블될 수 있다. 예를 들어, 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)은 리드(read) 명령 또는 프로그램(program) 명령에 포함될 수 있다. 다른 예를 들어, 제1 메모리 칩 선택 명령(CHIPSEL_ADD_1)은 리드 명령 또는 프로그램 명령보다 선행하는 별개의 명령일 수 있다.
도 3은 몇몇 실시예에 따른 복수의 메모리 칩들 사이의 연결 관계를 설명하기 위한 예시적인 도면이다. 도 1 및 도 3을 참조하면, 제1 메모리 칩(120_1)은 제1 I/O 패드(IOPAD_1), 제1 입력 패드(IPAD_1), 제1 출력 패드(OPAD_1), 및 제1 어드레스 설정 회로(122_1)를 포함할 수 있다.
제1 I/O 패드(IOPAD_1)는 컨트롤러(110)에서 수신한 데이터 및 명령을 제1 메모리 칩(120_1)에 제공하거나, 제1 메모리 칩(120_1)에서 수신한 데이터를 컨트롤러(110)에 제공할 수 있다.
예를 들어, 제1 I/O 패드(IOPAD_1)는 8비트 정보를 제공받을 수 있도록 8 핀으로 구현될 수 있으나, 실시예들이 이에 제한되지는 않는다. 컨트롤러(110)에서 수신한 명령은 어드레스 설정 명령(CMD)을 포함할 수 있다. 어드레스 설정 명령(CMD)은 제1 I/O 패드(IOPAD_1)를 통해 제1 어드레스 설정 회로(122_1)에 제공될 수 있다.
제1 입력 패드(IPAD_1)는 외부에서 제1 신호(V1)를 제공받을 수 있다. 제1 입력 패드(IPAD_1)는 수신된 제1 신호(V1)를 제1 입력 신호(IN_1)로 제1 어드레스 설정 회로(122_1)에 제공할 수 있다. 제1 어드레스 설정 회로(122_1)는 제1 출력 신호(OUT_1)와 제1 어드레스(ADD_1)를 출력할 수 있다. 제1 출력 신호(OUT_1)는 제1 출력 패드(OPAD_1)에 제공될 수 있다.
제2 메모리 칩(120_2)은 제2 I/O 패드(IOPAD_2), 제2 입력 패드(IPAD_2), 제2 출력 패드(OPAD_2), 및 제2 어드레스 설정 회로(122_2)를 포함할 수 있다. 제2 I/O 패드(IOPAD_2)와 제2 어드레스 설정 회로(122_2)는 제1 I/O 패드(IOPAD_1)와 제1 어드레스 설정 회로(122_1)와 유사하므로, 이와 관련된 설명은 생략한다.
제2 입력 패드(IPAD_2)는 제1 메모리 칩(120_1)의 제1 출력 패드(OPAD_1)와 연결될 수 있다. 다시 말해서, 제2 입력 패드(IPAD_2)는 제1 출력 신호(OUT_1)를 제공받을 수 있다. 제2 입력 패드(IPAD_2)는 수신된 제1 출력 신호(OUT_1)를 제2 입력 신호(IN_2)로 제2 어드레스 설정 회로(122_2)에 제공할 수 있다. 다시 말해서, 제2 입력 신호(IN_2)는 제1 출력 신호(OUT_1)와 실질적으로 동일할 수 있다. 제2 어드레스 설정 회로(122_2)는 제2 출력 신호(OUT_2)와 제2 어드레스(ADD_2)를 출력할 수 있다. 제2 출력 신호(OUT_2)는 제2 출력 패드(OPAD_2)에 제공될 수 있다.
제3 메모리 칩(120_3)은 제3 I/O 패드(IOPAD_3), 제3 입력 패드(IPAD_3), 제3 출력 패드(OPAD_3), 및 제3 어드레스 설정 회로(122_3)를 포함할 수 있다. 제3 I/O 패드(IOPAD_3)와 제3 어드레스 설정 회로(122_3)는 각각 제1 I/O 패드(IOPAD_1) 및 제1 어드레스 설정 회로(122_1)와 유사하므로, 이와 관련된 설명은 생략한다.
제3 입력 패드(IPAD_3)는 제2 메모리 칩(120_2)의 제2 출력 패드(OPAD_2)와 연결될 수 있다. 다시 말해서, 제3 입력 패드(IPAD_3)는 제2 출력 신호(OUT_2)를 제공받을 수 있다. 제3 입력 패드(IPAD_3)는 수신된 제2 출력 신호(OUT_2)를 제3 입력 신호(IN_3)로 제3 어드레스 설정 회로(122_3)에 제공할 수 있다. 다시 말해서, 제3 입력 신호(IN_3)는 제2 출력 신호(OUT_2)와 실질적으로 동일할 수 있다. 제3 어드레스 설정 회로(122_3)는 제3 출력 신호(OUT_3)와 제3 어드레스(ADD_3)를 출력할 수 있다. 제3 출력 신호(OUT_3)는 제3 출력 패드(OPAD_3)에 제공될 수 있다. 즉, 제1 메모리 칩(120_1)의 제1 출력 패드(OPAD_1)는 제2 메모리 칩(120_2)의 제2 입력 패드(IPAD_2)와 연결되고, 제2 메모리 칩(120_2)의 제2 출력 패드(OPAD_2)는 제3 메모리 칩(120_3)의 제3 입력 패드(IPAD_3)와 연결될 수 있다. 다시 말해서, 제1 메모리 칩(120_1) 내지 제3 메모리 칩(120_3)은 데이지 체인(daisy chain) 방식으로 연결될 수 있다. 어드레스 설정 회로(122)의 구체적인 설명을 위해 도 4 및 도 5를 참조한다.
도 4 는 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 4에 도시된 어드레스 설정 회로(122)의 구성은 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 모두 동일하게 적용될 수 있다. 도 3 및 도 4를 참조하면, 어드레스 설정 회로(122)는 초기화 회로(401), 제1 앤드 게이트(402, AND gate), 입력 지연 회로(403), 제1 래치(404), 제2 래치(405), 제3 래치(406), 제1 클락 지연 회로(407), 제2 클락 지연 회로(408), 및 제3 클락 지연 회로(409)를 포함할 수 있다. 몇몇 실시예에 따른 어드레스 설정 회로(122)에 포함된 래치의 개수와 클락 지연 회로의 개수는 저장 장치(도 1의 100)에 포함된 메모리 칩(120)의 개수에 따라 조절될 수 있다.
초기화 회로(401)는 I/O 패드(IOPAD)를 통해 어드레스 설정 명령(CMD)을 수신할 수 있다. 초기화 회로(401)에 어드레스 설정 명령(CMD)이 수신되면, 초기화 회로(401)는 초기화 신호(INI)를 생성할 수 있다. 이때, 초기화 신호(INI)는 제1 앤드 게이트(402)와 제1 클락 지연 회로(407)에 제공될 수 있다.
입력 신호(IN)는 제1 앤드 게이트(402)와 제1 래치(404) 내지 제3 래치(406)에 제공될 수 있다. 전술한 바와 같이, 입력 신호(IN)는 입력 패드(IPAD)를 통해 외부에서 수신된 신호일 수 있다. 예를 들어, 제1 메모리 칩(120_1)의 제1 입력 신호(IN_1)는 외부에서 제공되는 제1 신호(V1)일 수 있다. 제1 신호(V1)는 특정 전압 레벨을 갖는 DC 신호이거나, 그라운드 신호일 수 있다. 이하에서는, 제1 신호(V1)가 논리 하이 레벨을 갖는 DC 신호인 것을 가정하여 설명한다. 몇몇 실시예에 따르면, 제2 메모리 칩(120_2)의 제2 입력 신호(IN_2)는 제1 메모리 칩(120_1)의 제1 출력 패드(OPAD_1)에서 제공하는 제1 출력 신호(OUT_1)와 실질적으로 동일할 수 있다. 또한, 제3 메모리 칩(120_3)의 제3 입력 신호(IN_3)는 제2 메모리 칩(120_2)의 제2 출력 패드(OPAD_2)에서 제공하는 제2 출력 신호(OUT_2)와 실질적으로 동일할 수 있다.
제1 앤드 게이트(402)는 초기화 신호(INI)와 입력 신호(IN)를 앤드 게이팅(AND gating)하여, 초기화된 입력 신호(IN')를 출력할 수 있다. 초기화된 입력 신호(IN')는 입력 지연 회로(403)에 제공될 수 있다. 다시 말해서, 초기화된 입력 신호(IN')는 초기화 신호(INI)에 기초하여 입력 지연 회로(403)에 제공될 수 있다.
입력 지연 회로(403)는 초기화된 입력 신호(IN')를 지연할 수 있다. 입력 지연 회로(403)는 지연된 초기화된 입력 신호(IN')를 출력 신호(OUT)로 출력 패드(OPAD)에 제공할 수 있다.
제1 클락 지연 회로(407)는 초기화 신호(INI)를 지연하여, 제1 클락 신호(CLK1)를 생성할 수 있다. 제1 클락 신호(CLK1)는 제1 래치(404)와 제2 클락 지연 회로(408)에 제공될 수 있다. 제2 클락 지연 회로(408)는 제1 클락 신호(CLK1)를 지연하여, 제2 클락 신호(CLK2)를 생성할 수 있다. 제2 클락 신호(CLK2)는 제2 래치(405)와 제3 클락 지연 회로(409)에 제공될 수 있다. 제3 클락 지연 회로(409)는 제2 클락 신호(CLK2)를 지연하여, 제3 클락 신호(CLK3)를 생성할 수 있다. 제3 클락 신호(CLK3)는 제3 래치(406)에 제공될 수 있다.
제1 래치(404)는 제1 클락 신호(CLK1)에 기초하여 입력 신호(IN)를 저장할 수 있다. 다시 말해서, 제1 래치(404)는 제1 클락 신호(CLK1)의 레벨이 변화(상승(rising) 또는 하강(falling))하는 시점의 입력 신호(IN)의 레벨을 저장할 수 있다. 제1 래치(404)에 저장된 입력 신호(IN)의 레벨은 제1 래치의 출력(Q1)으로 제공될 수 있다. 제2 래치(405)는 제2 클락 신호(CLK2)에 기초하여 입력 신호(IN)를 저장할 수 있다. 다시 말해서, 제2 래치(405)는 제2 클락 신호(CLK2)의 레벨이 변화(상승 또는 하강)하는 시점의 입력 신호(IN)의 레벨을 저장할 수 있다. 제2 래치(405)에 저장된 입력 신호(IN)의 레벨은 제2 래치의 출력(Q2)으로 제공될 수 있다. 제3 래치(406)는 제3 클락 신호(CLK3)에 기초하여 입력 신호(IN)를 저장할 수 있다. 다시 말해서, 제3 래치(406)는 제3 클락 신호(CLK3)의 레벨이 변화(상승 또는 하강)하는 시점의 입력 신호(IN)의 레벨을 저장할 수 있다. 제3 래치(406)에 저장된 입력 신호(IN)의 레벨은 제3 래치의 출력(Q3)으로 제공될 수 있다.
제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)의 조합은 해당 메모리 칩(120)의 어드레스(ADD)일 수 있다. 다시 말해서, 어드레스 설정 회로(122)는 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)의 조합을 해당 메모리 칩(120)의 어드레스(ADD)로 출력할 수 있다. 제1 메모리 칩(120_1)의 제1 어드레스 설정 회로(122_1) 내지 제3 메모리 칩(120_3)의 제3 어드레스 설정 회로(122_3)의 구체적인 동작을 설명하기 위해, 도 5의 타이밍도를 참조한다.
도 5는 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다. 설명의 편의를 위해, 제1 어드레스 설정 회로(122_1)의 초기화 신호(INI), 초기화된 입력 신호(IN'), 제1 클락 신호(CLK1), 제2 클락 신호(CLK2), 및 제3 클락 신호(CLK3)는 각각 제1 초기화 신호(INI_1), 제1 초기화된 입력 신호(IN'_1), 제1_1 클락 신호(CLK1_1), 제2_1 클락 신호(CLK2_1), 제3_1 클락 신호(CLK3_1)로 명명한다. 또한, 제2 어드레스 설정 회로(122_2)의 초기화 신호(INI), 초기화된 입력 신호(IN'), 제1 클락 신호(CLK1), 제2 클락 신호(CLK2), 및 제3 클락 신호(CLK3)는 각각 제2 초기화 신호(INI_2), 제2 초기화된 입력 신호(IN'_2), 제1_2 클락 신호(CLK1_2), 제2_2 클락 신호(CLK2_2), 제3_2 클락 신호(CLK3_2)로 명명한다. 마찬가지로, 제3 어드레스 설정 회로(122_3)의 초기화 신호(INI), 초기화된 입력 신호(IN'), 제1 클락 신호(CLK1), 제2 클락 신호(CLK2), 및 제3 클락 신호(CLK3)는 각각 제3 초기화 신호(INI_3), 제3 초기화된 입력 신호(IN'_3), 제1_3 클락 신호(CLK1_3), 제2_3 클락 신호(CLK2_3), 제3_3 클락 신호(CLK3_3)로 명명한다.
도 3 내지 도 5를 참조하면, 어드레스 설정 명령(CMD)은 제1 I/O 패드(IOPAD_1), 제2 I/O 패드(IOPAD_2) 및 제3 I/O 패드(IOPAD_3)에 실질적으로 동시에 제공되기 때문에, 제1 초기화 신호(INI_1), 제2 초기화 신호(INI_2) 및 제3 초기화 신호(INI_3) 모두 제1 시점(Ti)에서 생성될 수 있다. 다시 말해서, 제1 초기화 신호(INI_1), 제2 초기화 신호(INI_2) 및 제3 초기화 신호(INI_3)는 제1 시점(Ti)에서 실질적으로 동시에 생성될 수 있다. 여기에서, "실질적으로"라는 용어는 각 소자 또는 회로간의 PVT 변동(PVT variation)을 포함하는 의미이다. 예를 들어, 제1 어드레스 설정 회로(122_1)의 초기화 회로(401)가 제1 초기화 신호(INI_1)를 생성하는 시점과, 제2 어드레스 설정 회로(122_2)의 초기화 회로(401)가 제2 초기화 신호(INI_2)를 생성하는 시점은 PVT 변동에 의해 미세한 차이가 있을 수 있으나, 본 명세서에서는 이를 "실질적으로 동일"한 것으로 본다. 또한, 비록 제1 초기화 신호(INI_1), 제2 초기화 신호(INI_2), 및 제3 초기화 신호(INI_3)의 레벨은 제1 시점(Ti)을 기준으로, 로직 로우 레벨에서 로직 하이 레벨로 변경되는 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 제1 초기화 신호(INI_1), 제2 초기화 신호(INI_2), 및 제3 초기화 신호(INI_3)의 레벨은 제1 시점(Ti)을 기준으로, 로직 하이 레벨에서 로직 로우 레벨로 변경될 수 있다. 이 경우, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 몇몇 실시예들을 구현하기 위해 적절히 회로를 변경할 수 있다.
제1 입력 신호(IN_1)는 외부에서 입력되는 제1 신호(V1)일 수 있다. 몇몇 실시예에서, 제1 신호(V1)를 로직 하이 레벨인 것으로 도시하였으나, 실시예들이 이에 제한되는 것은 아니다. 예를 들어, 제1 신호(V1)는 로직 로우 레벨(예를 들어, 그라운드 레벨)일 수 있으며, 이 경우 본 발명의 기술 분야에서 통상의 지식을 가진 자는 본 발명의 몇몇 실시예들을 구현하기 위해 적절히 회로를 변경할 수 있다. 제1 어드레스 설정 회로(122_1)의 제1 앤드 게이트(402)의 지연을 무시한다고 가정할 때, 제1 초기화된 입력 신호(IN'_1)의 레벨은 제1 시점(Ti)을 기준으로 로직 로우 레벨에서 로직 하이 레벨로 변경될 수 있다.
제1_1 클락 신호(CLK1_1)는 제1 초기화 신호(INI_1)가 제1 시간(ΔT1)만큼 지연된 신호일 수 있다. 몇몇 실시예에 따르면, 제1 어드레스 설정 회로(122_1)의 제1 클락 지연 회로(407)는 제1 초기화 신호(INI_1)를 제1 시간(ΔT1)만큼 지연할 수 있다. 다시 말해서, 제1 어드레스 설정 회로(122_1)의 제1 클락 지연 회로(407)는 제1 시간(ΔT1)만큼 지연된 제1 초기화 신호(INI_1)를 제1_1 클락 신호(CLK1_1)로 생성할 수 있다. 제2_1 클락 신호(CLK2_1)는 제1_1 클락 신호(CLK1_1)가 제2 시간(ΔT2)만큼 지연된 신호일 수 있다. 몇몇 실시예에 따르면, 제1 어드레스 설정 회로(122_1)의 제2 클락 지연 회로(408)는 제1_1 클락 신호(CLK1_1)를 제2 시간(ΔT2)만큼 지연할 수 있다. 다시 말해서, 제1 어드레스 설정 회로(122_1)의 제2 클락 지연 회로(408)는 제2 시간(ΔT2)만큼 지연된 제1_1 클락 신호(CLK1_1)를 제2_1 클락 신호(CLK2_1)로 생성할 수 있다. 제3_1 클락 신호(CLK3_1)는 제2_1 클락 신호(CLK2_1)가 제3 시간(ΔT3)만큼 지연된 신호일 수 있다. 몇몇 실시예에 따르면, 제1 어드레스 설정 회로(122_1)의 제3 클락 지연 회로(409)는 제2_1 클락 신호(CLK2_1)를 제3 시간(ΔT3)만큼 지연할 수 있다. 다시 말해서, 제1 어드레스 설정 회로(122_1)의 제3 클락 지연 회로(409)는 제3 시간(ΔT3)만큼 지연된 제2_1 클락 신호(CLK2_1)를 제3_1 클락 신호(CLK3_1)로 생성할 수 있다. 몇몇 실시예에 따르면, 제2 시간(ΔT2)과 제3 시간(ΔT3)은 실질적으로 동일할 수 있다. 또한, 제1 시간(ΔT1)은 제2 시간(ΔT2)과 제3 시간(ΔT3)보다 작을 수 있다. 예를 들어, 제1 시간(ΔT1)은 제2 시간(ΔT2)의 절반일 수 있으나, 실시예들이 이에 제한되는 것은 아니다.
제1 어드레스 설정 회로(122_1)의 제1 래치(404), 제2 래치(405), 및 제3 래치(406)는 각각 제1_1 클락 신호(CLK1_1), 제2_1 클락 신호(CLK2_1), 및 제3_1 클락 신호(CLK3_1)의 레벨이 변화하는 시점의 제1 입력 신호(IN_1)의 레벨을 저장할 수 있다. 따라서, 제1 어드레스 설정 회로(122_1)의 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)은 각각 1(로직 하이 레벨), 1(로직 하이 레벨), 1(로직 하이 레벨)일 수 있다. 전술한 바와 같이, 1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)은 해당 메모리 칩(120)의 어드레스(ADD)일 수 있다. 따라서, 제1 메모리 칩(120_1)의 제1 어드레스(ADD_1)는 (1 1 1)일 수 있다.
몇몇 실시예에 따르면, 제1 어드레스 설정 회로(122_1)의 입력 지연 회로(403)는 제1 초기화된 입력 신호(IN'_1)를 제4 시간(ΔT4)만큼 지연할 수 있다. 제1 어드레스 설정 회로(122_1)의 입력 지연 회로(403)는 제4 시간(ΔT4)만큼 지연된 제1 초기화된 입력 신호(IN'_1)를 제1 출력 패드(OPAD_1)에 제공할 수 있다. 제1 출력 패드(OPAD_1)에 제공된 신호는 이와 연결된 제2 입력 패드(IPAD_2)에 제공될 수 있다. 따라서, 제2 입력 신호(IN_2)는 제4 시간(ΔT4)만큼 지연된 제1 초기화된 입력 신호(IN'_1)와 실질적으로 동일할 수 있다. 제2 어드레스 설정 회로(122_2)의 제1 앤드 게이트(402)의 지연을 무시한다고 가정할 때, 제2 입력 신호(IN_2)는 제2 초기화된 입력 신호(IN'_2)와 실질적으로 동일할 수 있다. 다시 말해서, 제2 입력 신호(IN_2)와 제2 초기화된 입력 신호(IN'_2)는 제4 시간(ΔT4)만큼 지연된 제1 초기화된 입력 신호(IN'_1)와 실질적으로 동일할 수 있다.
전술한 바와 유사하게, 제1_2 클락 신호(CLK1_2)는 제2 초기화 신호(INI_2)가 제5 시간(ΔT5)만큼 지연된 신호일 수 있다. 또한, 제2_2 클락 신호(CLK2_2)는 제1_2 클락 신호(CLK1_2)가 제6 시간(ΔT6)만큼 지연된 신호일 수 있다. 또한, 제3_2 클락 신호(CLK3_2)는 제2_2 클락 신호(CLK2_2)가 제7 시간(ΔT7)만큼 지연된 신호일 수 있다. 또한, 제3 입력 신호(IN_3)와 제3 초기화된 입력 신호(IN'_3)는 제8 시간(ΔT8)만큼 지연된 제2 초기화된 입력 신호(IN'_2)와 실질적으로 동일할 수 있다. 또한, 제1_3 클락 신호(CLK1_3)는 제3 초기화 신호(INI_3)가 제9 시간(ΔT9)만큼 지연된 신호일 수 있다. 또한, 제2_3 클락 신호(CLK2_3)는 제1_3 클락 신호(CLK1_3)가 제10 시간(ΔT10)만큼 지연된 신호일 수 있다. 또한, 제3_3 클락 신호(CLK3_3)는 제2_3 클락 신호(CLK2_3)가 제11 시간(ΔT11)만큼 지연된 신호일 수 있다.
몇몇 실시예에 따르면, 제1 시간(ΔT1), 제5 시간(ΔT5), 및 제9 시간(ΔT9)은 서로 실질적으로 동일할 수 있다. 또한, 제2 시간(ΔT2), 제6 시간(ΔT6), 및 제10 시간(ΔT10)은 서로 실질적으로 동일할 수 있다. 또한, 제3 시간(ΔT3), 제7 시간(ΔT7), 및 제11 시간(ΔT11)은 서로 실질적으로 동일할 수 있다. 또한, 제4 시간(ΔT4)과 제8 시간(ΔT8)은 서로 실질적으로 동일할 수 있다.
몇몇 실시예에 따르면, 제2 시간(ΔT2) 내지 제4 시간(ΔT4), 제6 시간(ΔT6) 내지 제8 시간(ΔT8), 및 제10 시간(ΔT10) 내지 제11 시간(ΔT11)은 서로 실질적으로 동일할 수 있다. 다시 말해서, 입력 지연 회로(403)의 지연 시간과 제2 클락 지연 회로(408) 및 제3 클락 지연 회로(409)의 지연 시간은 실질적으로 동일할 수 있다. 또한, 제1 시간(ΔT1), 제5 시간(ΔT5), 및 제9 시간(ΔT9)은 제2 시간(ΔT2) 내지 제4 시간(ΔT4), 제6 시간(ΔT6) 내지 제8 시간(ΔT8), 및 제10 시간(ΔT10) 내지 제11 시간(ΔT11)보다 작을수 있다.
몇몇 실시예에 따르면, 제2 어드레스 설정 회로(122_2)의 제1 래치(404), 제2 래치(405), 및 제3 래치(406)는 각각 제1_2 클락 신호(CLK1_2), 제2_2 클락 신호(CLK2_2), 및 제3_2 클락 신호(CLK3_2)의 레벨이 변화하는 시점의 제2 입력 신호(IN_2)(즉, 제4 시간(ΔT4)만큼 지연된 제1 초기화된 입력 신호(IN'_1))의 레벨을 저장할 수 있다. 따라서, 제2 어드레스 설정 회로(122_2)의 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)은 각각 0(로직 로우 레벨), 1(로직 하이 레벨), 1(로직 하이 레벨)일 수 있다. 그러므로, 제2 메모리 칩(120_2)의 제2 어드레스(ADD_2)는 (0 1 1)일 수 있다. 몇몇 실시예에 따르면, 제3 어드레스 설정 회로(122_3)의 제1 래치(404), 제2 래치(405), 및 제3 래치(406)는 각각 제1_3 클락 신호(CLK1_3), 제2_3 클락 신호(CLK2_3), 및 제3_3 클락 신호(CLK3_3)의 레벨이 변화하는 시점의 제3 입력 신호(IN_3)(즉, 제8 시간(ΔT8)만큼 지연된 제2 초기화된 입력 신호(IN'_2))의 레벨을 저장할 수 있다. 따라서, 제3 어드레스 설정 회로(122_3)의 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)은 각각 0(로직 로우 레벨), 0(로직 로우 레벨), 1(로직 하이 레벨)일 수 있다. 그러므로, 제3 메모리 칩(120_3)의 제3 어드레스(ADD_3)는 (0 0 1)일 수 있다.
도 6은 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 6에 도시된 어드레스 설정 회로(122)의 구성은 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 모두 동일하게 적용될 수 있다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 도 6을 참조하면, 입력 신호(IN)는 제1 앤드 게이트(402)에 제공될 수 있다. 제1 앤드 게이트(402)는 초기화 신호(INI)와 입력 신호(IN)를 앤드 게이팅(AND gating)하여, 초기화된 입력 신호(IN')를 출력할 수 있다. 초기화된 입력 신호(IN')는 입력 지연 회로(403)와 제1 래치(404), 제2 래치(405), 및 제3 래치(406)에 제공될 수 있다.
제1 래치(404)는 제1 클락 신호(CLK1)에 기초하여 초기화된 입력 신호(IN')를 저장할 수 있다. 다시 말해서, 제1 래치(404)는 제1 클락 신호(CLK1)의 레벨이 변화(상승 또는 하강)하는 시점의 초기화된 입력 신호(IN')의 레벨을 저장할 수 있다. 제2 래치(405)는 제2 클락 신호(CLK2)에 기초하여 초기화된 입력 신호(IN')를 저장할 수 있다. 다시 말해서, 제2 래치(405)는 제2 클락 신호(CLK2)의 레벨이 변화(상승 또는 하강)하는 시점의 초기화된 입력 신호(IN')의 레벨을 저장할 수 있다. 제3 래치(406)는 제3 클락 신호(CLK3)에 기초하여 초기화된 입력 신호(IN')를 저장할 수 있다. 다시 말해서, 제3 래치(406)는 제3 클락 신호(CLK3)의 레벨이 변화(상승 또는 하강)하는 시점의 초기화된 입력 신호(IN')의 레벨을 저장할 수 있다. 도 6에 따른 어드레스 설정 회로(122)의 동작은 도 5에 도시된 타이밍도와 유사할 수 있다.
도 7은 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 7에 도시된 어드레스 설정 회로(122)의 구성은 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 모두 동일하게 적용될 수 있다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 도 7을 참조하면, 몇몇 실시예에 따른 어드레스 설정 회로(122)는 초기화 회로(401), 제1 앤드 게이트(402), 제2 앤드 게이트(701), 제3 앤드 게이트(703), 제4 앤드 게이트(705), 입력 지연 회로(403), 제1 래치(404), 제2 래치(405), 제3 래치(406), 제1 클락 지연 회로(407), 제2 클락 지연 회로(408), 제3 클락 지연 회로(409), 제4 클락 지연 회로(410), 제1 인버터(702), 제2 인버터(704) 및 제3 인버터(706)를 포함할 수 있다.
제1 클락 지연 회로(407)는 초기화 신호(INI)를 지연하여 제1 클락 신호(CLK1)를 생성할 수 있다. 제2 클락 지연 회로(408)는 제1 클락 신호(CLK1)를 지연하여 제2 클락 신호(CLK2)를 생성할 수 있다. 제3 클락 지연 회로(409)는 제2 클락 신호(CLK2)를 지연하여 제3 클락 신호(CLK3)를 생성할 수 있다. 제4 클락 지연 회로(410)는 제3 클락 신호(CLK3)를 지연하여 제4 클락 신호(CLK4)를 생성할 수 있다.
제1 인버터(702)는 제2 클락 신호(CLK2)를 반전하여 제2 클락 신호의 반전 신호()를 생성할 수 있다. 제2 인버터(704)는 제3 클락 신호(CLK3)를 반전하여 제3 클락 신호의 반전 신호()를 생성할 수 있다. 제3 인버터(706)는 제4 클락 신호(CLK4)를 반전하여 제4 클락 신호의 반전 신호()를 생성할 수 있다.
제2 앤드 게이트(701)는 제1 클락 신호(CLK1)와 제2 클락 신호의 반전 신호()를 앤드 게이팅하여 제1 펄스 클락 신호(PCLK1)를 생성할 수 있다. 제3 앤드 게이트(703)는 제2 클락 신호(CLK2)와 제3 클락 신호의 반전 신호()를 앤드 게이팅하여 제2 펄스 클락 신호(PCLK2)를 생성할 수 있다. 제4 앤드 게이트(705)는 제3 클락 신호(CLK3)와 제4 클락 신호의 반전 신호()를 앤드 게이팅하여 제3 펄스 클락 신호(PCLK3)를 생성할 수 있다. 제1 펄스 클락 신호(PCLK1) 내지 제3 펄스 클락 신호(PCLK3)는 각각 제1 래치(404) 내지 제3 래치(406)에 제공될 수 있다.
도 8은 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다. 설명의 편의를 위해, 제1 어드레스 설정 회로(122_1)의 제1 펄스 클락 신호(PCLK1), 제2 펄스 클락 신호(PCLK2), 및 제3 펄스 클락 신호(PCLK3)는 각각 제1_1 펄스 클락 신호(PCLK1_1), 제2_1 펄스 클락 신호(PCLK2_1), 및 제3_1 펄스 클락 신호(PCLK3_1)로 정의한다. 또한, 제2 어드레스 설정 회로(122_2)의 제1 펄스 클락 신호(PCLK1), 제2 펄스 클락 신호(PCLK2), 및 제3 펄스 클락 신호(PCLK3)는 각각 제1_2 펄스 클락 신호(PCLK1_2), 제2_2 펄스 클락 신호(PCLK2_2), 및 제3_2 펄스 클락 신호(PCLK3_2)로 정의한다. 마찬가지로 제3 어드레스 설정 회로(122_3)의 제1 펄스 클락 신호(PCLK1), 제2 펄스 클락 신호(PCLK2), 및 제3 펄스 클락 신호(PCLK3)는 각각 제1_3 펄스 클락 신호(PCLK1_3), 제2_3 펄스 클락 신호(PCLK2_3), 및 제3_3 펄스 클락 신호(PCLK3_3)로 정의한다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다.
제1_1 펄스 클락 신호(PCLK1_1) 내지 제3_3 펄스 클락 신호(PCLK3_3)의 펄스 폭은 각각 제1 폭(W1) 내지 제9 폭(W9) 일 수 있다. 몇몇 실시예에 따르면, 제1 폭(W1)은 제1 어드레스 설정 회로(122_1)의 제2 클락 지연 회로(408)의 지연 시간(예를 들어, 제2 시간(ΔT2))과 실질적으로 동일할 수 있다. 다시 말해서, 제1_1 펄스 클락 신호(PCLK1_1)의 레벨이 하강하는 시점은 제2_1 펄스 클락 신호(PCLK2_1)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있다. 마찬가지로, 제2_1 펄스 클락 신호(PCLK2_1)의 레벨이 하강하는 시점은 제3_1 펄스 클락 신호(PCLK3_1)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있다. 이와 유사하게, 제1_2 펄스 클락 신호(PCLK1_2)의 레벨이 하강하는 시점은 제2_2 펄스 클락 신호(PCLK2_2)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있다. 마찬가지로, 제2_2 펄스 클락 신호(PCLK2_2)의 레벨이 하강하는 시점은 제3_2 펄스 클락 신호(PCLK3_2)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있다. 또한, 제1_3 펄스 클락 신호(PCLK1_3)의 레벨이 하강하는 시점은 제2_3 펄스 클락 신호(PCLK2_3)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있고, 제2_3 펄스 클락 신호(PCLK2_3)의 레벨이 하강하는 시점은 제3_3 펄스 클락 신호(PCLK3_3)의 레벨이 상승하는 시점과 실질적으로 동일할 수 있다. 즉, 제1 폭(W1) 내지 제9 폭(W9)은 각 어드레스 설정 회로(122)의 제2 클락 지연 회로(408) 내지 제4 클락 지연 회로(410)의 지연 시간과 실질적으로 동일할 수 있다.
제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 포함된 각각의 래치는 제1_1 펄스 클락 신호(PCLK1_1), 제2_1 펄스 클락 신호(PCLK2_1), 제3_1 펄스 클락 신호(PCLK3_1), 제1_2 펄스 클락 신호(PCLK1_2), 제2_2 펄스 클락 신호(PCLK2_2), 제3_2 펄스 클락 신호(PCLK3_2), 제1_3 펄스 클락 신호(PCLK1_3), 제2_3 펄스 클락 신호(PCLK2_3), 및 제3_3 펄스 클락 신호(PCLK3_3)의 레벨이 로직 로우 레벨에서 로직 하이 레벨로 변화되는 시점의 입력 신호(IN)의 레벨을 저장할 수 있다.
비록 도시하지는 않았지만, 몇몇 실시예에 따른 어드레스 설정 회로(122)는 제1 펄스 클락 신호(PCLK1) 내지 제3 펄스 클락 신호(PCLK3)의 레벨이 변화하는 시점의 초기화된 입력 신호(IN')의 레벨을 저장할 수 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 회로 구성을 변경할 수 있을 것이다.
도 9는 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 9에 도시된 어드레스 설정 회로(122)의 구성은 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 모두 동일하게 적용될 수 있다. 도 10은 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 몇몇 실시예에 따른 어드레스 설정 회로(122)는 초기화 회로(401), 제1 앤드 게이트(402), 제2 앤드 게이트(701), 제3 앤드 게이트(703), 제4 앤드 게이트(705), 입력 지연 회로(403), 제1 래치(404), 제2 래치(405), 제3 래치(406), 제1 클락 지연 회로(407), 제1 서브 클락 지연 회로(901), 제2 서브 클락 지연 회로(902), 제3 서브 클락 지연 회로(903), 제4 서브 클락 지연 회로(904), 제5 서브 클락 지연 회로(905), 제6 서브 클락 지연 회로(906), 제1 인버터(702), 제2 인버터(704) 및 제3 인버터(706)를 포함할 수 있다.
제1 클락 지연 회로(407)는 초기화 신호(INI)를 지연하여 제1 클락 신호(CLK1)를 생성할 수 있다. 제1 서브 클락 지연 회로(901)는 제1 클락 신호(CLK1)를 지연하여 제1 서브 클락 신호(CLK2')를 생성할 수 있다. 제2 서브 클락 지연 회로(902)는 제1 서브 클락 신호(CLK2')를 지연하여 제2 클락 신호(CLK2)를 생성할 수 있다. 제3 서브 클락 지연 회로(903)는 제2 클락 신호(CLK2)를 지연하여 제2 서브 클락 신호(CLK3')를 생성할 수 있다. 제4 서브 클락 지연 회로(904)는 제2 서브 클락 신호(CLK3')를 지연하여 제3 클락 신호(CLK3)를 생성할 수 있다. 제5 서브 클락 지연 회로(905)는 제3 클락 신호(CLK3)를 지연하여 제3 서브 클락 신호(CLK4')를 생성할 수 있다.
제1 인버터(702)는 제1 서브 클락 신호(CLK2')를 반전하여 제1 서브 클락 신호의 반전 신호()를 생성할 수 있다. 제2 인버터(704)는 제2 서브 클락 신호(CLK3')를 반전하여 제2 서브 클락 신호의 반전 신호()를 생성할 수 있다. 제3 인버터(706)는 제3 서브 클락 신호(CLK4')를 반전하여 제3 서브 클락 신호의 반전 신호()를 생성할 수 있다.
제2 앤드 게이트(701)는 제1 클락 신호(CLK1)와 제1 서브 클락 신호의 반전 신호()를 앤드 게이팅하여 제1 펄스 클락 신호(PCLK1)를 생성할 수 있다. 제3 앤드 게이트(703)는 제2 클락 신호(CLK2)와 제2 서브 클락 신호의 반전 신호()를 앤드 게이팅하여 제2 펄스 클락 신호(PCLK2)를 생성할 수 있다. 제4 앤드 게이트(705)는 제3 클락 신호(CLK3)와 제3 서브 클락 신호의 반전 신호()를 앤드 게이팅하여 제3 펄스 클락 신호(PCLK3)를 생성할 수 있다.
제1_1 펄스 클락 신호(PCLK1_1)의 레벨이 하강하는 시점은 제2_1 펄스 클락 신호(PCLK2_1)의 레벨이 상승하는 시점보다 선행할 수 있다. 마찬가지로, 제2_1 펄스 클락 신호(PCLK2_1)의 레벨이 하강하는 시점은 제3_1 펄스 클락 신호(PCLK3_1)의 레벨이 상승하는 시점보다 선행할 수 있다. 이와 유사하게, 제1_2 펄스 클락 신호(PCLK1_2)의 레벨이 하강하는 시점은 제2_2 펄스 클락 신호(PCLK2_2)의 레벨이 상승하는 시점보다 선행할 수 있다. 마찬가지로, 제2_2 펄스 클락 신호(PCLK2_2)의 레벨이 하강하는 시점은 제3_2 펄스 클락 신호(PCLK3_2)의 레벨이 상승하는 시점보다 선행할 수 있다. 또한, 제1_3 펄스 클락 신호(PCLK1_3)의 레벨이 하강하는 시점은 제2_3 펄스 클락 신호(PCLK2_3)의 레벨이 상승하는 시점보다 선행할 수 있고, 제2_3 펄스 클락 신호(PCLK2_3)의 레벨이 하강하는 시점은 제3_3 펄스 클락 신호(PCLK3_3)의 레벨이 상승하는 시점보다 선행할 수 있다. 즉, 제1 폭(W1) 내지 제9 폭(W9)은 도 7의 제2 클락 지연 회로(408) 내지 제4 클락 지연 회로(410)의 지연 시간보다 작을 수 있다.
제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 포함된 각각의 래치는 제1_1 펄스 클락 신호(PCLK1_1), 제2_1 펄스 클락 신호(PCLK2_1), 제3_1 펄스 클락 신호(PCLK3_1), 제1_2 펄스 클락 신호(PCLK1_2), 제2_2 펄스 클락 신호(PCLK2_2), 제3_2 펄스 클락 신호(PCLK3_2), 제1_3 펄스 클락 신호(PCLK1_3), 제2_3 펄스 클락 신호(PCLK2_3), 및 제3_3 펄스 클락 신호(PCLK3_3)의 레벨이 로직 로우 레벨에서 로직 하이 레벨로 변화되는 시점의 입력 신호를 저장할 수 있다. 비록 도시하지는 않았지만, 몇몇 실시예에 따른 어드레스 설정 회로(122)는 제1 펄스 클락 신호(PCLK1) 내지 제3 펄스 클락 신호(PCLK3)의 레벨이 변화하는 시점의 초기화된 입력 신호(IN')의 레벨을 저장할 수 있다. 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 회로 구성을 변경할 수 있을 것이다.
도 11은 몇몇 실시예에 따른 어드레스 설정 회로가 비정상적으로 동작하는 경우를 설명하기 위한 예시적인 도면이다. 도 11은 도 3 및 도 9를 참조하여, 제3 어드레스 설정 회로(122_3)에 포함된 제1 클락 지연 회로(407) 및 제1 서브 클락 지연 회로(901) 내지 제6 서브 클락 지연 회로(906)에 오류가 발생된 경우를 가정하여 도시한다. 도 3, 도 9 및 도 11을 참조하면, 외부적 요인(예를 들어, PVT 변동)에 의해, 제1 클락 지연 회로(407) 및 제1 서브 클락 지연 회로(901) 내지 제6 서브 클락 지연 회로(906)의 지연 시간이, 미리 설정된 지연 시간보다 짧아지는 경우가 발생될 수 있다. 이때, 제3 어드레스 설정 회로(122_3)가 출력하는 제3 어드레스(ADD_3)는 타겟 어드레스인 (0 0 1)이 아니라, (0 0 0)이 출력될 수 있다. 이러한 문제가 발생하는 경우, 호스트(도 1의 200)는 제3 어드레스(ADD_3)가 변화된 것을 인지할 수 없으므로, 제3 메모리 칩(120_3)은 선택될 수 없고 저장 장치(도 1의 100)의 동작에 오류가 발생된다.
도 12는 몇몇 실시예에 따른 어드레스 설정의 오동작을 방지하는 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 12에 도시된 어드레스 설정 회로(122)의 구성은 제1 어드레스 설정 회로(122_1) 내지 제3 어드레스 설정 회로(122_3)에 모두 동일하게 적용될 수 있다. 도 13은 몇몇 실시예에 따른 어드레스 설정의 오동작을 방지하는 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 타이밍도이다. 설명의 편의를 위해, 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 도 12를 참조하면, 제2 앤드 게이트(701)는 제1 클락 신호(CLK1), 제1 서브 클락 신호의 반전 신호(), 및 입력 신호(IN)를 앤드 게이팅하여 제1 펄스 클락 신호(PCLK1)를 생성할 수 있다. 제3 앤드 게이트(703)는 제2 클락 신호(CLK2), 제2 서브 클락 신호의 반전 신호(), 및 입력 신호(IN)를 앤드 게이팅하여 제2 펄스 클락 신호(PCLK2)를 생성할 수 있다. 제4 앤드 게이트(705)는 제3 클락 신호(CLK3), 제3 서브 클락 신호의 반전 신호(), 및 입력 신호(IN)를 앤드 게이팅하여 제3 펄스 클락 신호(PCLK3)를 생성할 수 있다.
제1 래치(404) 내지 제3 래치(406)는 초기에 각각 0(로직 로우 레벨)이 저장되어 있을 수 있다. 다시 말해서, 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)은 초기에 0(로직 로우 레벨)으로 설정될 수 있다. 비록 도면에 도시하지는 않았지만, 예를 들어, 초기화 신호(INI)에 기초하여, 제1 래치(404) 내지 제3 래치(406)에 저장되는 신호는 각각 0(로직 로우 레벨)으로 초기화될 수 있다. 그러나, 실시예들이 이에 제한되지는 않고, 본 발명의 기술 분야에서 통상의 지식을 가진 자는 다양한 방법으로 본 발명의 몇몇 실시예들을 구현할 수 있을 것이다.
도 13을 참조하면, 제3 입력 신호(IN_3)의 레벨이 0(로직 로우 레벨)이기 때문에, 제1_3 펄스 클락 신호(PCLK1_3)와 제2_3 펄스 클락 신호(PCLK2_3)의 레벨은 변화가 없을 수 있다. 따라서, 제3 입력 신호(IN_3)의 레벨이 1(로직 하이 레벨)로 변화된 이후에 발생되는 제3_3 펄스 클락 신호(PCLK3_3)만 생성될 수 있다. 이때, 제1 래치(404)와 제2 래치(405)에는 각각 0(논리 로우 레벨)이 저장되어 있기 때문에, 제3 어드레스 설정 회로(122_3)는 제3 어드레스(ADD_3)를 (0 0 1)로 출력할 수 있다.
몇몇 지연 회로의 지연 시간이 짧아져, 제3 어드레스 설정 회로(122_3)가 비정상적으로 동작하는 경우에도, 제3_3 펄스 클락 신호(PCLK3_3)는 생성될 수 있다. 다시 말해서, 제3 입력 신호(IN_3)의 레벨이 1(로직 하이 레벨)로 변화되는 시점 이후, 제3_3 펄스 클락 신호(PCLK3_3)가 1(로직 하이 레벨)을 유지하는 구간이 존재하는 경우, 제3_3 펄스 클락 신호(PCLK3_3)는 여전히 생성될 수 있다. 몇몇 실시예에 따르면, 제3_3 펄스 클락 신호(PCLK3_3)는 제3 입력 신호(IN_3)를 앤드 게이팅하는 제3 어드레스 설정 회로(122_3)의 제4 앤드 게이트(705)에 의해 생성될 수 있다. 따라서, 제3 입력 신호(IN_3)가 앤드 게이팅될 때, 미세한 지연이 발생되므로 제3_3 펄스 클락 신호(PCLK3_3)의 레벨이 변화하는 시점은, 제3 입력 신호(IN_3)의 레벨이 변화하는 시점보다 늦어질 수 밖에 없다. 다시 말해서, 제3 어드레스 설정 회로(122_3)의 제3 래치(406)는 제3 입력 신호(IN_3)의 레벨이 변화한 시점 이후에, 제3 입력 신호(IN_3)의 레벨을 저장하므로, 제3 어드레스 설정 회로(122_3)는 제3 어드레스(ADD_3)를 성공적으로 (0 0 1)로 출력할 수 있다.
도 14는 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 설명의 편의를 위해 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 몇몇 실시예에 따른 어드레스 설정 회로(122)는 초기화 회로(401), 제1 앤드 게이트(402), 제1 래치(404), 제2 래치(405), 제3 래치(406), 링 오실레이터(1410), 및 클락 컨트롤러(1420)를 포함할 수 있다.
링 오실레이터(1410)는 제5 앤드 게이트(1411), 및 홀수개의 제4 인버터(1412)를 포함할 수 있다. 링 오실레이터(1410)는 제1 펄스 클락 신호(PCLK1), 제2 펄스 클락 신호(PCLK2), 및 제3 펄스 클락 신호(PCLK3)를 생성할 수 있다.
클락 컨트롤러(1420)는 링 오실레이터(1410)에서 발생된 펄스 클락을 제1 래치(404) 내지 제3 래치(406)에 각각 제공할 수 있다. 다시 말해서, 클락 컨트롤러(1420)는 제1 펄스 클락 신호(PCLK1)를 제1 래치(404)에 제공하고, 제2 펄스 클락 신호(PCLK2)를 제2 래치(405)에 제공하고, 제3 펄스 클락 신호(PCLK3)를 제3 래치(406)에 제공할 수 있다. 예를 들어, 클락 컨트롤러(1420)는 링 오실레이터(1410)의 첫번째 사이클의 신호를 제1 펄스 클락 신호(PCLK1)로 결정하고, 두번째 사이클의 신호를 제2 펄스 클락 신호(PCLK2)로 결정하고, 세번째 사이클의 신호를 제3 펄스 클락 신호(PCLK3)로 결정할 수 있다. 제1 펄스 클락 신호(PCLK1) 내지 제3 펄스 클락 신호(PCLK3)는 각각 다른 지연 시간을 갖는 펄스 클락 신호일 수 있다. 예를 들어, 제1 펄스 클락 신호(PCLK1)는 제2 펄스 클락 신호(PCLK2)보다 앞서고, 제2 펄스 클락 신호(PCLK2)는 제3 펄스 클락 신호(PCLK3)보다 앞설 수 있다. 몇몇 실시예에 따르면, 어드레스 결정 회로에 포함된 래치의 개수가 더 많아지는 경우(즉, 메모리 칩의 개수가 더 많아지는 경우)에도, 링 오실레이터(1410)의 개수가 증가되지는 않으므로 메모리 칩(120)의 소형화와 비용 측면에서 유리할 수 있다.
도 15는 몇몇 실시예에 따른 어드레스 설정 회로를 설명하기 위한 예시적인 도면이다. 도 16은 몇몇 실시예에 따른 어드레스 설정 회로의 동작을 설명하기 위한 예시적인 순서도이다. 비록 도 15는 도 4의 어드레스 설정 회로가 제6 앤드 게이트(1520), 제7 앤드 게이트(1530), 및 제어 회로(1510)를 더 포함하는 것으로 도시하였으나, 실시예들이 이에 제한되지 않는다. 예를 들어, 도 6, 도 7, 도 9, 도 12, 및 도 14를 이용하여 설명한 어드레스 설정 회로도 역시 제6 앤드 게이트(1520), 제7 앤드 게이트(1530) 및 제어 회로(1510)를 더 포함할 수 있다. 설명의 편의를 위해 전술한 내용과 중복되는 내용은 생략하거나 간단히 설명한다. 도 15 및 도 16을 참조하면, 어드레스 설정 회로(122)는 초기화 회로(401), 제1 앤드 게이트(402), 제6 앤드 게이트(1520), 제7 앤드 게이트(1530), 입력 지연 회로(403), 제1 래치(404), 제2 래치(405), 제3 래치(406), 제어 회로(1510), 제1 클락 지연 회로(407), 제2 클락 지연 회로(408), 및 제3 클락 지연 회로(409)를 포함할 수 있다.
제6 앤드 게이트(1520)는 I/O 패드(IOPAD)를 통해 전달되는 어드레스 설정 명령(CMD)과 제어 회로(1510)의 입력 블락 신호(BK1)를 앤드 게이팅하여, 초기화 회로(401)에 출력할 수 있다. 제7 앤드 게이트(1530)는 입력 신호(IN)와 입력 블락 신호(BK1)를 앤드 게이팅하여 제1 앤드 게이트(402)에 제공할 수 있다.
제어 회로(1510)는 제1 래치의 출력(Q1), 제2 래치의 출력(Q2), 및 제3 래치의 출력(Q3)을 입력으로 제공받고, 어드레스(ADD), 입력 블락 신호(BK1), 제1 지연 피드백 신호(FD1), 제2 지연 피드백 신호(FD2), 및 제3 지연 피드백 신호(FD3)를 출력할 수 있다.
초기화 회로(401)가 어드레스 설정 명령(CMD)을 수신하면(S1610), 어드레스 설정 회로(122)는 앞서 설명한 어드레스 설정 동작을 수행할 수 있다(S1620). 몇몇 실시예에 따르면, 제어 회로(1510)의 입력 블락 신호(BK1)는 초기값으로 1(논리 하이 레벨)을 가질 수 있다.
제어 회로(1510)는 어드레스 설정 동작을 통해 설정된 어드레스와, 타겟 어드레스를 비교할 수 있다(S1630). 예를 들어, 제어 회로(1510)는 타겟 어드레스와 제1 래치의 출력(Q1), 제2 래치의 출력(Q2) 및 제3 래치의 출력(Q3)을 비교할 수 있다.
만약 설정된 어드레스와 타겟 어드레스가 일치하는 경우, 제어 회로(1510)는 설정된 어드레스(ADD)를 출력하고, 어드레스 설정 회로(122)에 입력되는 신호들을 차단하여, 어드레스 설정 동작을 종료할 수 있다(S1640). 예를 들어, 제어 회로(1510)는 입력 블락 신호(BK1)에 0(논리 로우 레벨)을 출력하여, 어드레스 설정 회로(122)에 입력되는 신호들을 차단할 수 있다. 따라서, 제6 앤드 게이트(1520)와 제7 앤드 게이트(1530)에 의해, 어드레스 설정 회로(122)에 입력되는 입력들이 모두 차단되어, 외부 영향(예를 들어, PVT 변동)을 최소화할 수 있다. 몇몇 실시예에서, 설정된 어드레스와 타겟 어드레스가 일치하는 것은 설정된 어드레스가 석세스 코드(success code, 예를 들어, (1 1 1))인 경우를 의미할 수 있다. 만약 설정된 어드레스와 타겟 어드레스가 불일치하는 경우, 제어 회로(1510)는 제1 클락 지연 회로(407) 내지 제3 클락 지연 회로(409)의 지연 시간을 조절할 수 있다(S1650). 예를 들어, 제어 회로(1510)는 제1 클락 지연 회로(407) 내지 제3 클락 지연 회로(409)에 각각 제1 지연 피드백 신호(FD1) 내지 제3 지연 피드백 신호(FD3)를 전달하여, 제1 클락 지연 회로(407) 내지 제3 클락 지연 회로(409)의 지연 시간을 조절할 수 있다. 제1 지연 피드백 신호(FD1) 내지 제3 지연 피드백 신호(FD3)를 수신한 제1 클락 지연 회로(407) 내지 제3 클락 지연 회로(409)는 각각의 지연 시간을 늘리거나 줄일 수 있다. 몇몇 실시예에서, 설정된 어드레스와 타겟 어드레스가 불일치하는 것은 설정된 어드레스가 패일 코드(fail code, 예를 들어, (0 0 0))인 경우를 의미할 수 있다. 몇몇 실시예에 따르면, 석세스 코드는 메모리 칩(120)의 어드레스로 사용하기로 미리 결정된 코드일 수 있고, 패일 코드는 석세스 코드가 아닌 코드를 의미할 수 있다.
제어 회로(1510)가 제1 클락 지연 회로(407) 내지 제3 클락 지연 회로(409)의 지연 시간을 조절한 후, 어드레스 설정 회로(122)는 다시 어드레스 설정 동작을 수행할 수 있다(S1620).
도 17은 몇몇 실시예에 따른 저장 장치의 변형예를 설명하기 위한 예시적인 도면이다. 도 17을 참조하면, 저장 장치(1700)는 컨트롤러(1710), 제1 메모리 칩(1720_1), 제2 메모리 칩(1720_2), 및 제3 메모리 칩(1720_3)을 포함할 수 있다.
제1 메모리 칩(1720_1)은 제1 래치(1722_1)를 포함할 수 있다. 제2 메모리 칩(1720_2)은 제2 래치(1722_2)를 포함할 수 있다. 제3 메모리 칩(1720_3)은 제3 래치(1722_3)를 포함할 수 있다. 컨트롤러(1710)는 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3) 각각에 제1 신호(S1)를 제공할 수 있다. 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3)에 제1 신호(S1)가 인가되는 시점은 서로 다를 수 있다. 예를 들어, 제1 메모리 칩(1720_1)에 제1 신호(S1)가 인가되는 시점은 제2 메모리 칩(1720_2)에 제1 신호(S1)가 인가되는 시점보다 선행할 수 있다. 예를 들어, 제2 메모리 칩(1720_2)에 제1 신호(S1)가 인가되는 시점은 제2 메모리 칩(1720_2)에 제1 신호(S1)가 인가되는 시점보다 선행할 수 있다.
컨트롤러(1710)는 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3) 각각에 제2 신호(S2)를 제공할 수 있다. 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3)에 제2 신호(S2)가 인가되는 시점은 서로 실질적으로 동일할 수 있다. 다시 말해서, 제2 신호(S2)는 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3)에 실질적으로 동시에 제공될 수 있다. 제1 메모리 칩(1720_1)에 포함된 제1 래치(1722_1)는 제2 신호(S2)에 기초하여 제1 신호(S1)를 저장할 수 있다. 예를 들어, 제1 래치(1722_1)는 제2 신호(S2)의 레벨이 변경되는 시점의 제1 신호(S1)의 레벨을 저장할 수 있다. 제2 메모리 칩(1720_2)에 포함된 제2 래치(1722_2)는 제2 신호(S2)에 기초하여 제1 신호(S1)를 저장할 수 있다. 예를 들어, 제2 래치(1722_2)는 제2 신호(S2)의 레벨이 변경되는 시점의 제1 신호(S1)의 레벨을 저장할 수 있다. 제3 메모리 칩(1720_3)에 포함된 제3 래치(1722_3)는 제2 신호(S2)에 기초하여 제1 신호(S1)를 저장할 수 있다. 예를 들어, 제3 래치(1722_3)는 제2 신호(S2)의 레벨이 변경되는 시점의 제1 신호(S1)의 레벨을 저장할 수 있다.
제1 신호(S1)는 제1 메모리 칩(1720_1) 내지 제3 메모리 칩(1720_3)에 서로 다른 시점에 제공될 수 있으므로, 제1 래치(1722_1) 내지 제3 래치(1722_3)가 저장한 제1 신호(S1)의 레벨은 서로 다를 수 있다. 몇몇 실시예에 따르면, 제1 래치(1722_1) 내지 제3 래치(1722_3)에 저장된 제1 신호(S1)의 레벨은 각각의 메모리 칩의 어드레스 정보일 수 있다.
도 18은 다른 몇몇 실시예에 따른 저장 장치의 변형예를 설명하기 위한 예시적인 도면이다. 도 18을 참조하면, 저장 장치(1800)는 컨트롤러(1810), 제1 메모리 칩(1820_1), 및 제2 메모리 칩(1820_2)을 포함할 수 있다. 몇몇 실시예에 따르면, 컨트롤러(1810)는 신호 생성기(1812), 타이밍 제어기(1814), 신호 지연 회로(1816) 및 칩 선택기(1818)를 포함할 수 있다. 제1 메모리 칩(1820_1)은 제1 입력 지연 회로(1824_1)를 포함하고, 제2 메모리 칩(1820_2)은 제2 입력 지연 회로(1824_2)를 포함할 수 있다. 제1 메모리 칩(1820_1) 및 제2 메모리 칩(1820_2) 각각은 칩 인에이블 단자(CE1, CE2)를 포함할 수 있다.
신호 생성기(1812)는 제3 신호(S3)를 생성할 수 있다. 생성된 제3 신호(S3)는 타이밍 제어기(1814)와 신호 지연 회로(1816)에 제공될 수 있다. 타이밍 제어기(1814)는 제3 신호(S3)를 제12 시간만큼 지연하여, 제4 신호(S4)로 제1 메모리 칩(1820_1)에 제공할 수 있다. 제12 시간은 변동되는 시간이며, 타이밍 제어기(1814)는 호스트로부터의 명령에 기초하여 제12 시간을 결정할 수 있다. 신호 지연 회로(1816)는 제3 신호(S3)를 제 12시간보다 큰 제 13시간만큼 지연하여, 제5 신호(S5)로 칩 선택기(1818)에 제공할 수 있다. 제1 입력 지연 회로(1824_1)는 제4 신호(S4)를 수신하고, 제4 신호(S4)를 지연하여, 제1 지연 신호(D1)로 제2 입력 지연 회로(1824_2)에 제공할 수 있다. 제2 입력 지연 회로(1824_2)는 제1 지연 신호(D1)를 수신하고, 제1 지연 신호(D1)를 지연하여 제2 지연 신호(D2)를 생성할 수 있다. 칩 선택기(1818)는 제5 신호(S5)와 제1 지연 신호(D1) 및 제2 지연 신호(D2)를 비교하여, 제1 메모리 칩(1820_1) 또는 제2 메모리 칩의 칩 인에이블 단자(CE1 or CE2)에 칩 인에이블 신호를 제공할 수 있다.
예를 들어, 신호 지연 회로(1816)의 지연 값이 10이고, 제1 입력 지연 회로(1824_1)와 제2 입력 지연 회로(1824_2)의 지연 값이 각각 2인 경우를 가정하여 설명한다. 타이밍 제어기(1814)는 호스트로부터의 명령에 따라 제1 메모리 칩(1820_1)을 선택하기 위해, 제12 시간을 8로 설정할 수 있다. 이때, 제3 신호(S3)가 10만큼 지연된 제5 신호(S5)와, 제3 신호(S3)가 8과 2만큼 지연된 제1 지연 신호(D1)는 서로 실질적으로 동일한 신호가 된다. 제5 신호(S5)와 제1 지연 신호(D1)가 서로 실질적으로 동일하므로, 칩 선택기(1818)는 제1 메모리 칩(1820_1)의 칩 인에이블 단자(CE1)에 칩 인에이블 신호를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 저장 장치 110: 컨트롤러
120: 메모리 칩 122: 어드레스 설정 회로
124: 메모리 셀 영역

Claims (10)

  1. 제1 메모리 칩을 포함하는 저장 장치로서,
    상기 제1 메모리 칩은,
    외부에서 제공받은 신호를 제1 입력 신호로 제공하는 제1 입력 패드;
    어드레스 설정 명령에 응답하여, 제1 초기화 신호를 생성하는 제1 초기화 회로;
    상기 제1 초기화 신호에 기초하여, 상기 제1 입력 신호를 제1 시간만큼 지연하여 제1 출력 신호를 생성하는 제1 입력 지연 회로;
    상기 제1 출력 신호를 제공받아, 외부로 출력하는 제1 출력 패드;
    상기 제1 초기화 신호를 상기 제1 시간과 다른 제2 시간만큼 지연하여 제1 클락 신호를 생성하는 제1 클락 지연 회로;
    상기 제1 클락 신호를 상기 제2 시간과 다른 제3 시간만큼 지연하여 제2 클락 신호를 생성하는 제2 클락 지연 회로;
    상기 제1 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 제1 래치;및
    상기 제2 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 제2 래치를 포함하는 저장 장치.
  2. 제 1항에 있어서, 상기 제1 메모리 칩은 상기 제1 클락 신호와, 상기 제2 클락 신호의 반전 신호를 앤드 게이팅(AND gating)하여, 제1 펄스 클락 신호를 생성하는 제1 앤드 게이트(AND gate)를 더 포함하고,
    상기 제1 래치는 상기 제1 펄스 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 저장 장치.
  3. 제 1항에 있어서, 상기 제2 클락 지연 회로는 상기 제1 클락 신호를 제4 시간만큼 지연하여 제1 서브 클락 신호를 생성하는 제1 서브 클락 지연 회로와 상기 제1 서브 클락 신호를 제5 시간만큼 지연하여 상기 제2 클락 신호를 생성하는 제2 서브 클락 지연 회로를 포함하고,
    상기 제1 메모리 칩은 상기 제1 클락 신호와, 상기 제1 서브 클락 신호의 반전 신호를 앤드 게이팅하여, 제1 펄스 클락 신호를 생성하는 제1 앤드 게이트를 더 포함하고,
    상기 제1 래치는 상기 제1 펄스 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 저장 장치.
  4. 제 3항에 있어서, 상기 제1 앤드 게이트는 상기 제1 입력 신호, 상기 제1 클락 신호, 및 상기 제1 서브 클락 신호의 반전 신호를 앤드 게이팅하여 상기 제1 펄스 클락 신호를 생성하는 저장 장치.
  5. 제 1항에 있어서, 상기 제1 메모리 칩은 상기 제1 및 제2 래치에 저장된 신호와 미리 정한 타겟 어드레스를 비교하는 제1 제어 회로를 더 포함하고,
    상기 제1 및 제2 래치에 저장된 신호와 상기 미리 정한 타겟 어드레스가 다른 경우, 상기 제1 제어 회로는 상기 제1 및 제2 클락 지연 회로의 지연 시간을 조절하고,
    상기 제1 및 제2 래치에 저장된 신호와 상기 미리 정한 타겟 어드레스가 동일한 경우, 상기 제1 제어 회로는 상기 제1 및 제2 래치에 저장된 신호를 상기 제1 메모리 칩의 제1 어드레스로 출력하는 저장 장치.
  6. 제1 어드레스 설정 회로를 포함하는 제1 메모리 칩;
    제2 어드레스 설정 회로를 포함하는 제2 메모리 칩; 및
    상기 제1 및 제2 메모리 칩을 제어하는 컨트롤러를 포함하고,
    상기 제1 어드레스 설정 회로는,
    상기 컨트롤러에서 어드레스 설정 명령을 제공받아, 제1 초기화 신호를 생성하고,
    외부에서 신호를 제공받아 제1 입력 신호를 생성하고,
    상기 제1 초기화 신호에 기초하여, 상기 제1 입력 신호를 제1 시간만큼 지연하여 제1 출력 신호를 생성하고,
    상기 제1 초기화 신호를 제2 시간만큼 지연하여 제1 클락 신호를 생성하고,
    상기 제1 클락 신호에 기초하여, 상기 제1 입력 신호의 제1 시점에서의 레벨을 상기 제1 메모리 칩의 제1 어드레스의 제1 값으로 출력하고,
    상기 제1 출력 신호는 상기 제2 메모리 칩에 제공되는 저장 장치.
  7. 제 6항에 있어서, 상기 제1 어드레스 설정 회로는,
    상기 제1 클락 신호를 제3 시간만큼 지연하여 제2 클락 신호를 생성하고,
    상기 제1 클락 신호와, 상기 제2 클락 신호의 반전 신호를 앤드 게이팅(AND gating)하여, 제1 펄스 클락 신호를 생성하고,
    상기 제1 시점은 상기 제1 펄스 클락 신호의 레벨이 변화하는 시점인 저장 장치.
  8. 제 6항에 있어서, 상기 제1 어드레스 설정 회로는,
    상기 제1 클락 신호를 제3 시간만큼 지연하여 제1 서브 클락 신호를 생성하고,
    상기 제1 서브 클락 신호를 제4 시간만큼 지연하여 제2 클락 신호를 생성하고,
    상기 제1 클락 신호와, 상기 제1 서브 클락 신호의 반전 신호를 앤드 게이팅하여, 제1 펄스 클락 신호를 생성하고,
    상기 제1 시점은 상기 제1 펄스 클락 신호의 레벨이 변화하는 시점인 저장 장치.
  9. 제 6항에 있어서, 상기 제2 어드레스 설정 회로는,
    상기 컨트롤러에서 상기 어드레스 설정 명령을 제공받아, 제2 초기화 신호를 생성하고,
    상기 제1 출력 신호를 제공 받아 제2 입력 신호를 생성하고,
    상기 제2 초기화 신호를 제3 시간만큼 지연하여 제2 클락 신호를 생성하고,
    상기 제2 클락 신호에 기초하여, 상기 제2 입력 신호의 제2 시점에서의 레벨을 상기 제2 메모리 칩의 제2 어드레스의 제1 값으로 출력하고,
    상기 제1 초기화 신호와 상기 제2 초기화 신호는 실질적으로 동시에 생성되는 저장 장치.
  10. 제1 메모리 칩을 포함하는 저장 장치로서,
    상기 제1 메모리 칩은,
    제1 입력 신호를 수신하는 제1 입력 패드;
    어드레스 설정 명령에 응답하여, 제1 초기화 신호를 제공하는 제1 초기화 회로;
    상기 제1 초기화 신호에 기초하여, 상기 제1 입력 신호를 지연하는 제1 입력 지연 회로;
    제1 클락 신호와, 상기 제1 클락 신호가 제1 시간만큼 지연된 제2 클락 신호를 생성하는 제1 링 오실레이터;
    상기 제1 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 제1 래치;
    상기 제2 클락 신호에 기초하여 상기 제1 입력 신호를 저장하는 제2 래치; 및
    상기 제1 및 제2 래치에 각각 상기 제1 및 제2 클락 신호를 제공하는 제1 클락 컨트롤러를 포함하는 저장 장치.
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