KR20220030403A - 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법 - Google Patents

불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치는 복수의 데이터 라인들과 연결된 복수의 입출력 패드들, 활성 입력 패드, 활성 출력 패드, 및 칩 어드레스 초기화 회로를 포함하고, 칩 어드레스 초기화 회로는, 복수의 입출력 패드들 통해 현재 칩 어드레스를 수신하고, 활성 입력 패드 통해 수신한 현재 활성 신호에 응답하여, 현재 칩 어드레스를 저장하고, 활성 출력 패드 통해 다음 활성 신호를 출력하고, 복수의 입출력 패드들 통해 다음 칩 어드레스를 출력하도록 구성된다.

Description

불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법{NONVOLATILE MEMORY DEVICE, NONVOLATILE MEMORY, AND OPERATION METHOD OF MEMORY CONTROLLER}
본 발명은 반도체 메모리에 관한 것으로 좀 더 상세하게는 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
불휘발성 메모리 장치는 멀티 칩 패키지로 구성될 수 있다. 복수의 불휘발성 메모리 칩이 하나의 장치에 패키징될 수 있다. 복수의 불휘발성 메모리 칩을 서로 구분하기 위해서 칩 어드레스를 필요로 한다. 칩 어드레스를 설정하기 위한 패드들이 추가적으로 필요로 하고, 칩의 크기가 증가될 수 있다.
본 발명의 목적은 메모리 칩의 면적이 감소된 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리는 복수의 데이터 라인들과 연결된 복수의 입출력 패드들, 활성 입력 패드, 활성 출력 패드, 및 칩 어드레스 초기화 회로를 포함하고, 칩 어드레스 초기화 회로는, 복수의 입출력 패드들 통해 현재 칩 어드레스를 수신하고, 활성 입력 패드 통해 수신한 현재 활성 신호에 응답하여, 현재 칩 어드레스를 저장하고, 활성 출력 패드 통해 다음 활성 신호를 출력하고, 복수의 입출력 패드들 통해 다음 칩 어드레스를 출력하도록 구성된다.
본 발명의 실시 예에 따른, 불휘발성 메모리 장치는 복수의 불휘발성 메모리들을 포함하고, 복수의 불휘발성 메모리들 중 제1 불휘발성 메모리는, 복수의 데이터 라인들과 연결된 제1 복수의 입출력 패드들, 제1 활성 입력 패드, 제1 활성 출력 패드, 및 제1 칩 어드레스 초기화 회로를 포함하고, 복수의 불휘발성 메모리들 중 제2 불휘발성 메모리는, 복수의 데이터 라인들과 연결된 제2 복수의 입출력 패드들, 제2 활성 입력 패드, 제2 활성 출력 패드, 및 제2 칩 어드레스 초기화 회로를 포함하고, 제1 및 제2 칩 어드레스 초기화 회로들 각각은, 복수의 입출력 패드들 통해 현재 칩 어드레스를 수신하고, 현재 칩 어드레스를 이용하여 다음 칩 어드레스를 생성하고, 활성 출력 패드를 통해 다음 활성 신호를 출력하고, 복수의 입출력 패드들 통해 다음 칩 어드레스를 출력하고, 제1 활성 출력 패드와 제2 활성 입력 패드는 연결된다.
본 발명의 실시 예에 따른, 복수의 불휘발성 메모리를 포함하는 외부 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서, 외부 불휘발성 메모리 장치로, 쓰기 활성 신호(WE/; Write Enable Signal)에 동기화 하여 복수의 데이터 라인들 통해 칩 어드레스 초기화 커맨드를 전송하는 단계, 쓰기 활성 신호에 동기화 하여 제1 칩 어드레스를 복수의 데이터 라인들 통해 전송하는 단계를 포함하고, 제1 칩 어드레스는 복수의 불휘발성 메모리들 중 어느 하나의 칩어드레스를 가리키고, 칩 어드레스 초기화 커맨드 및 제1 칩 어드레스만을 전송하여, 복수의 불휘발성 메모리들 각각의 칩 어드레스를 초기화 한다.
본 발명에 따르면, 활성 입력 패드, 활성 출력 패드, 입출력 패드들을 이용하여 칩 어드레스를 초기화할 수 있다. 따라서, 패드 수를 감소시킬 수 있으므로, 메모리 칩의 면적이 감소된 불휘발성 메모리 장치, 불휘발성 메모리 및 메모리 컨트롤러의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다.
도 2는 도 1의 스토리지 컨트롤러를 예시적으로 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리를 예시적으로 보여주는 블록도이다.
도 4는 도 1의 불휘발성 메모리 장치를 설명하기 위한 도면이다.
도 5는 도 1의 불휘발성 메모리 장치를 설명하기 위한 도면이다.
도 6은 불휘발성 메모리의 동작을 예시적으로 보여주는 순서도이다.
도 7은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 8은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 9는 칩 어드레스 초기화 회로를 예시적으로 보여주는 블록도이다.
도 10은 도 9의 타이밍 제어 회로를 예시적으로 보여주는 블록도이다.
도 11은 도 9의 칩 어드레스 레지스터를 상세하기 보여주는 도면이다.
도 12는 도 9의 다음 칩 어드레스 생성기를 상세하게 보여주는 도면이다.
도 13은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 14는 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 시스템이 적용된 SSD 시스템을 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리를 예시적으로 보여주는 도면이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 스토리지 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다. 메모리 컨트롤러(110)는 호스트(미도시)로부터의 다양한 요청들을 처리하도록 구성될 수 있다. 예를 들어, 메모리 컨트롤러(110)는 호스트의 요청에 따라 불휘발성 메모리 장치(120)에 데이터를 저장하거나 또는 저장된 데이터를 읽을 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 저장할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해 불휘발성 메모리 장치(120)로 커맨드(CMD), 어드레스(ADDR), 및 데이터(DATA)를 제공할 수 있다. 메모리 컨트롤러(110)는 제어 신호(CTRL) 및 데이터 스트로브 신호(DQS)를 불휘발성 메모리 장치(120)로 제공할 수 있다.
본 발명에 따른 메모리 컨트롤러(110)는 칩 어드레스 제어 회로(111)를 포함할 수 있다. 예시적으로, 칩 어드레스 제어 회로(111)는 복수의 불휘발성 메모리들(NVM1~NVM4) 각각의 칩 어드레스를 설정 또는 초기화할 수 있다. 즉, 칩 어드레스 제어 회로(111)는 복수의 불휘발성 메모리들(NVM1~NVM4)에게 칩 어드레스 초기화 커맨드 및 시작 칩 어드레스를 전송할 수 있다. 예시적인 실시 예에서, 칩 어드레스 제어 회로(111)는 복수의 데이터 라인들(DQ) 통해 칩 어드레스 초기화 커맨드(예를 들어, e2h) 및 시작 칩 어드레스를 전송할 수 있다.
예시적인 실시 예에서, 본 발명에 따른 메모리 컨트롤러(110)의 칩 어드레스 제어 회로(111)는 복수의 불휘발성 메모리들(NVM1~NVM4) 각각의 칩 어드레스들 모두를 전송하지 않을 수 있다. 즉, 칩 어드레스 제어 회로(111)는 복수의 불휘발성 메모리들(NVM1~NVM4)에게 칩 어드레스 초기화 커맨드를 전송하고, 이후에 복수의 불휘발성 메모리들(NVM1~NVM4) 중 어느 하나인 시작 불휘발성 메모리(예를 들어, 제1 불휘발성 메모리(NVM1))에 대한 칩 어드레스인 시작 칩 어드레스를 전송할 수 있다. 시작 불휘발성 메모리를 제외한 다른 불휘발성 메모리들(예를 들어, 제2 내지 제4 불휘발성 메모리들(NVM2~NVM4)) 각각의 칩 어드레스는 다른 불휘발성 메모리에 의하여 전송될 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라 데이터를 저장하거나 또는 저장된 데이터를 출력할 수 있다. 불휘발성 메모리 장치(120)는 복수의 불휘발성 메모리들(NVM1~NVM4)을 포함할 수 있다. 예시적으로, 복수의 불휘발성 메모리들(NVM1~NVM4) 각각은 NAND 플래시 메모리일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 복수의 불휘발성 메모리들(NVM1~NVM4) 각각은 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM), ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같은 다양한 메모리 장치들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 장치(120)는 멀티 칩 패키지(MCP; Multi Chip Package)일 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 하나의 패키지 내에 동일한 구조의 복수의 칩들을 실장할 수 있다. 불휘발성 메모리들(NVM1~NVM4) 각각은 고유의 칩 어드레스를 가질 수 있다. 칩 어드레스는 불휘발성 메모리들(NVM1~NVM4) 각각을 구별할 수 있는 식별자를 가리킬 수 있다. 칩 어드레스는 불휘발성 메모리 장치(120)로 수신한 커맨드(CMD), 데이터(DATA), 어드레스(ADDR)가 복수의 불휘발성 메모리들(NVM1~NVM4) 중 어느 불휘발성 메모리에게 전송되는지 가리킬 수 있다.
본 발명의 실시 예에 따른 불휘발성 메모리들(NVM1~NVM4) 각각은 칩 어드레스 초기화 회로(123)를 포함할 수 있다. 칩 어드레스 초기화 회로(123)는 수신한 칩 어드레스 초기화 커맨드에 응답하여, 칩 어드레스 초기화 동작을 수행할 수 있다. 즉, 칩 어드레스 초기화 회로(123)는 수신한 칩 어드레스를 저장할 수 있다. 칩 어드레스 초기화 회로(123)는 수신한 칩 어드레스를 이용하여 다음 칩 어드레스를 생성할 수 있다. 칩 어드레스 초기화 회로(123)는 다음 초기화 활성 신호에 동기화 하여 다음 칩 어드레스를 출력할 수 있다. 예시적인 실시 예에서, 다음 초기화 활성 신호는 다음 불휘발성 메모리에게 다음 칩 어드레스를 래치할 수 있도록 클럭으로서 제공될 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 수신한 시작 칩 어드레스를 복수의 불휘발성 메모리들(NVM1~NVM4) 중 하나인 시작 불휘발성 메모리(예를 들어, 제1 불휘발성 메모리(NVM1))에 대한 칩 어드레스로 설정할 수 있다. 시작 불휘발성 메모리(예를 들어, NVM1)를 제외한 나머지 불휘발성 메모리들(예를 들어, NVM2~NVM4)은 이전 불휘발성 메모리들이 생성한 칩 어드레스 및 초기화 활성 신호에 응답하여 자신의 칩 어드레스를 저장할 수 있다.
다시 말해서, 시작 불휘발성 메모리는 메모리 컨트롤러(110)로부터 수신한 시작 칩 어드레스를 저장하고, 시작 불휘발성 메모리를 제외한 나머지 불휘발성 메모리들은 이전 불휘발성 메모리들로부터 수신한 칩 어드레스를 저장할 수 있다.
예시적인 실시 예에서, 칩 어드레스 초기화 동작은, 메모리 컨트롤러(110)로부터 수신한 칩 어드레스 초기화 커맨드 및 시작 칩 어드레스에 응답하여, 시작 불휘발성 메모리는 시작 칩 어드레스를 저장하고, 나머지 불휘발성 메모리들은 이전 불휘발성 메모리가 생성한 칩 어드레스를 저장하는 동작을 가리킬 수 있다. 본 발명에 따른 스토리지 장치(100)의 칩 어드레스 초기화 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 2는 도 1의 스토리지 컨트롤러를 예시적으로 보여주는 블록도이다. 도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 칩 어드레스 제어 회로(111), 프로세서(112), RAM(113), 호스트 인터페이스 회로(114), 및 불휘발성 메모리 인터페이스 회로(115)를 포함할 수 있다.
칩 어드레스 제어 회로(111)는 초기화 동작이 수행 중임을 감지할 수 있다. 칩 어드레스 제어 회로(111)는 칩 어드레스 설정 정보를 수신할 수 있다. 예시적인 실시 예에서, 칩 어드레스 설정 정보는 불휘발성 메모리 장치(120)가 멀티 칩 패키지임을 가리키는 정보 또는 불휘발성 메모리 장치(120) 내에 불휘발성 메모리(NVM)들의 개수에 관한 정보를 수신할 수 있다. 칩 어드레스 제어 회로(111)는 칩 어드레스 설정 정보를 이용하여, 불휘발성 메모리 장치(120) 내에 불휘발성 메모리(NVM)들 각각의 칩 어드레스를 설정할 수 있다.
본 발명의 실시 예에 따른 칩 어드레스 제어 회로(111)는 초기화 동작에서, 칩 어드레스 초기화 커맨드, 및 시작 칩 어드레스를 불휘발성 메모리 인터페이스 회로(134)를 통해 전송할 수 있다. 즉, 칩 어드레스 제어 회로(111)는 칩 어드레스 초기화 커맨드 및 시작 칩 어드레스를 전송함으로써, 불휘발성 메모리 장치(120)에 칩 어드레스 초기화 요청을 전송할 수 있다.
예시적인 실시 예에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 칩 어드레스 초기화 동작이 완료했음을 통지 받을 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 초기화 완료 신호를 수신할 수 있다. 이에 대한 상세한 설명은 도 5 및 도 7에서 좀 더 상세하게 설명된다.
메모리 컨트롤러(110)는 상태 읽기 동작을 통해, 칩 어드레스 초기화 동작이 완료했음을 인지할 수 있다. 메모리 컨트롤러(110)는 복수의 불휘발성 메모리들(NVM1~NVM4)에 대하여 상태 읽기 커맨드를 전송할 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리들(NVM1~NVM4) 각각에 대하여 칩 선택 커맨드, 칩 어드레스, 상태 읽기 커맨드를 전송할 수 있다. 메모리 컨트롤러(110)는 복수의 불휘발성 메모리들(NVM1~NVM4)로부터 상태 정보를 수신할 수 있다. 메모리 컨트롤러(110)는 상태 정보를 통하여 올바르게 칩 어드레스가 설정되었는지 확인할 수 있다.
메모리 컨트롤러(110)는 읽기 또는 쓰기 요청을 전송하기 위하여, 복수의 불휘발성 메모리들 중에서 어느 하나를 선택할 수 있다. 메모리 컨트롤러(110)는 읽기 또는 쓰기 커맨드를 전송하기 전에, 칩 선택 커맨드 및 선택하려는 불휘발성 메모리의 칩 어드레스를 전송할 수 있다.
프로세서(112)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. 또는, 프로세서(112)는 메모리 컨트롤러(110)가 동작하는데 필요한 다양한 동작을 수행하도록 구성될 수 있다.
RAM(113)은 메모리 컨트롤러(110)가 동작하는데 필요한 다양한 정보를 저장하도록 구성될 수 있다. RAM(113)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 또는 동적 메모리일 수 있다.
호스트 인터페이스 회로(114)는 미리 정해진 인터페이스 규약을 기반으로 호스트(HOST)와 통신할 수 있다. 호스트 인터페이스 회로(114)는 미리 정해진 인터페이스 규약을 기반으로 구현될 수 있다. 예시적인 실시 예에서, 미리 정해진 인터페이스 규약은 SATA(Serial ATA) 인터페이스, PCIe(Peripheral Component Interconnect Express) 인터페이스, SAS(Serial Attached SCSI) 인터페이스, NVMe(Nonvolatile Memory express) 인터페이스, UFS(Universal Flash Storage) 인터페이스 등과 같은 다양한 인터페이스들 중 적어도 하나를 포함할 수 있다.
불휘발성 메모리 인터페이스 회로(115)는 미리 정해진 인터페이스 규약을 기반으로, 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적으로, 불휘발성 메모리 인터페이스 회로(115)는 물리적으로 구분된 복수의 채널들을 제공할 수 있다. 예시적인 실시 예에서, 미리 정해진 인터페이스 규약은 낸드 인터페이스일 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 인터페이스 회로(115)는 제1 채널을 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 불휘발성 메모리 인터페이스 회로(115)는 쓰기 활성 신호(WE/; Write Enable Signal)의 상승 에지에 동기화 하여 복수의 데이터 라인들(DQ) 통해 칩 어드레스 초기화 커맨드 및 시작 칩 어드레스를 출력할 수 있다.
도 3은 도 1의 불휘발성 메모리를 예시적으로 보여주는 블록도이다. 이하에서, 설명의 편의를 위하여, 불휘발성 메모리(NVM)는 낸드 플래시 메모리 장치인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.
도 1 및 도 3을 참조하면, 불휘발성 메모리(NVM)는 메모리 셀 어레이(121) 및 주변 회로(122)를 포함할 수 있다. 메모리 셀 어레이(121)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 셀 블록들 각각은 워드 라인들(WL), 스트링 선택 라인들(SSL), 접지 선택 라인들(GSL), 및 비트 라인들(BL)을 통해 주변 회로(122)와 연결될 수 있다.
주변 회로(122)는 메모리 컨트롤러(110)로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신하고, 수신된 신호에 응답하여, 메모리 컨트롤러(110)와 데이터(DATA)를 주고받을 수 있다. 예를 들어, 주변 회로(122)는 어드레스 디코더, 제어 로직, 페이지 버퍼 회로, 입출력 회로, 칩 어드레스 초기화 회로(123)를 포함할 수 있다.
칩 어드레스 초기화 회로(123)는 수신한 칩 어드레스를 저장할 수 있다. 칩 어드레스 초기화 회로(123)는 수신한 칩 어드레스를 사용하여 다음 칩 어드레스를 생성할 수 있다. 칩 어드레스 초기화 회로(123)는 초기화 활성 신호의 상승 에지에 동기화 하여 다음 칩 어드레스를 출력할 수 있다. 칩 어드레스 초기화 회로(123)의 상세한 설명은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.
도 4는 도 1의 불휘발성 메모리 장치를 설명하기 위한 도면이다. 도면의 간결성 및 설명의 편의를 위하여, 불휘발성 메모리 장치(120)는 제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)을 포함하는 것으로 가정한다. 단, 본 발명의 범위가 이에 한정되는 것은 아니다.
예시적인 실시 예에서, 제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)은 평면과 수직한 방향인 높이 방향(height direction)으로 적층될 수 있다. 예를 들어, 제1 불휘발성 메모리(NVM1)는 가장 낮은 층이고, 제2 불휘발성 메모리(NVM2)는 제1 불휘발성 메모리(NVM1) 위에 적층되고, 제3 불휘발성 메모리(NVM3)는 제2 불휘발성 메모리(NVM2) 위에 적층되고, 제4 불휘발성 메모리(NVM4)는 제3 불휘발성 메모리(NVM3) 위에 적층될 수 있다. 단, 본 발명의 범위가 이에 한정되는 것은 아니다.
복수의 불휘발성 메모리들(NVM1~NVM4) 각각은 복수의 패드들을 포함할 수 있다. 복수의 패드들을 통해 다른 불휘발성 메모리 또는 스토리지 컨트롤러와 통신할 수 있다. 복수의 불휘발성 메모리들 사이에서 복수의 패드들은 와이어를 통해 서로 연결될 수 있다.
복수의 패드들은 입출력 패드들(IOPAD), 쓰기 활성 신호(WE/) 패드 등을 포함할 수 있다. 입출력 패드들(IOPAD)은 복수의 데이터 라인들(DQ)과 연결되어 커맨드, 어드레스, 또는 데이터를 전송하는데 사용될 수 있다. 쓰기 활성 신호(WE/) 패드는 커맨드, 어드레스 또는 데이터를 전송하기 위한 클럭을 전송하는데 사용될 수 있다.
예시적인 실시 예에서, 복수의 불휘발성 메모리들(NVM1~NVM4) 각각은 입출력 패드들(IOPAD), 제1 및 제2 어드레스 패드들을 포함할 수 있다. 즉, 제1 불휘발성 메모리(NVM1)는 제1 입출력 패드들(IOPAD1), 제1 및 제2 어드레스 패드들(APAD11, APAD12)을 포함하고, 제2 불휘발성 메모리(NVM2)는 제2 입출력 패드들(IOPAD2), 제1 및 제2 어드레스 패드들(APAD21, APAD22)을 포함하고, 제3 불휘발성 메모리(NVM3)는 제3 입출력 패드들(IOPAD3), 제1 및 제2 어드레스 패드들(APAD31, APAD32)을 포함하고, 제4 불휘발성 메모리(NVM4)는 제4 입출력 패드들(IOPAD4), 제1 및 제2 어드레스 패드들(APAD41, APAD42)을 포함할 수 있다.
메모리 컨트롤러(110) 및 복수의 불휘발성 메모리들(NVM1~NVM4)은 복수의데이터 라인들(DQ) 통해 서로 연결될 수 있다. 설명의 편의를 위해, 복수의 데이터 라인들(DQ)은 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34) 및 복수의 외부 데이터 라인들(DQ_ext)로 구분되는 것으로 설명된다. 즉, 복수의 데이터 라인들(DQ)은 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34) 및 복수의 외부 데이터 라인들(DQ_ext)로 구분될 수 있다.
복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34) 통해 출력되는 신호는 다른 복수의 내부 데이터 라인들 및 복수의 외부 데이터 라인들(DQ_ext)로 제공될 수 있다. 복수의 외부 데이터 라인들(DQ_ext) 통해 출력되는 신호는 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34)로 제공될 수 있다.
메모리 컨트롤러(110)의 입출력 패드들 및 제1 불휘발성 메모리(NVM1)의 제1 입출력 패드들(IOPAD1)은 복수의 외부 데이터 라인들(DQ_ext)을 통해 연결될 수 있다. 제1 불휘발성 메모리(NVM1)의 제1 입출력 패드들(IOPAD1) 및 제2 불휘발성 메모리(NVM2)의 제2 입출력 패드들(IOPAD2)은 복수의 내부 데이터 라인들(DQ_in_12)을 통해 연결될 수 있다. 제2 불휘발성 메모리(NVM2)의 제2 입출력 패드들(IOPAD2) 및 제3 불휘발성 메모리(NVM3)의 제3 입출력 패드들(IOPAD3)은 복수의 내부 데이터 라인들(DQ_in_23)을 통해 연결될 수 있다. 제3 불휘발성 메모리(NVM3)의 제3 입출력 패드들(IOPAD3) 및 제4 불휘발성 메모리(NVM4)의 제4 입출력 패드들(IOPAD4)은 복수의 내부 데이터 라인들(DQ_in_34) 통해 연결될 수 있다.
즉, 복수의 외부 데이터 라인들(DQ_ext) 및 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in_34)은 모두 연결되어, 동일한 데이터, 커맨드, 어드레스 등이 송수신될 수 있다.
메모리 컨트롤러(110)는 복수의 불휘발성 메모리들을 복수의 칩 활성 신호(CE/)들을 통해 식별할 수 있다. 그러나 8-채널/8-WAY로 구성된 스토리지 장치의 경우, 총 64개의 불휘발성 메모리를 식별하기 위해서, 64개의 칩 활성 신호(CE/)들이 요구된다. 칩 활성 신호(CE/)의 개수 증가로 인하여 라우팅 공간이 부족한 문제가 발생할 수 있다. 이를 해결하기 위해서, 불휘발성 메모리들 각각에 칩 어드레스를 할당할 수 있다.
제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)은 칩 어드레스를 통해 식별될 수 있다. 제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)을 식별하기 위해서, 칩 어드레스는 최소한 2bit이 필요 할 수 있다. 즉, 제1 불휘발성 메모리(NVM1)의 칩 어드레스는 “”, 제2 불휘발성 메모리(NVM2)의 칩 어드레스는 “01”, 제3 불휘발성 메모리(NVM3)의 칩 어드레스는 “10”, 제4 불휘발성 메모리(NVM4)의 칩 어드레스는 “11”로 할당될 수 있다.
패키지 시, 칩 어드레스 패드들 각각에 전원 전압(VDD) 또는 접지 전압(VSS)을 연결하여, 불휘발성 메모리들 각각에 칩 어드레스가 할당될 수 있다. 예를 들어, 제1 불휘발성 메모리(NVM1)의 제1 어드레스 패드(APAD11)를 접지 전압(VSS)과 연결하고, 제2 어드레스 패드(APAD12)를 접지 전압(VSS)과 연결하여, 제1 불휘발성 메모리(NVM1)에 칩 어드레스 “00”이 할당될 수 있다. 제2 불휘발성 메모리(NVM2)의 제1 어드레스 패드(APDA21)를 전원 전압(VDD)과 연결하고, 제2 어드레스 패드(APAD22)를 접지 전압(VSS)과 연결하여, 제2 불휘발성 메모리(NVM2)에 칩 어드레스 “01”이 할당될 수 있다. 제3 불휘발성 메모리(NVM3)의 제1 어드레스 패드(APDA31)를 접지 전압(VSS)과 연결하고, 제2 어드레스 패드(APAD32)를 전원 전압(VDD)과 연결하여, 제3 불휘발성 메모리(NVM3)에 칩 어드레스 “10”이 할당될 수 있다. 제4 불휘발성 메모리(NVM4)의 제1 어드레스 패드(APDA41)를 전원 전압(VDD)과 연결하고, 제2 어드레스 패드(APAD42)를 전원 전압(VDD)과 연결하여, 제4 불휘발성 메모리(NVM4)에 칩 어드레스 “11”이 할당될 수 있다.
상술된 바와 같이, 제1 내지 제4 불휘발성 메모리(NVM1~NVM4)를 포함하는 불휘발성 메모리 장치(120)에 칩 어드레스를 할당하기 위해서, 불휘발성 메모리(NVM) 기준으로 총 2개의 패드를 필요로 하고, 불휘발성 메모리 장치(120) 기준으로 총 8개의 패드들이 필요할 수 있다.
예를 들어, 불휘발성 메모리 장치가 제1 내지 제16 불휘발성 메모리를 포함한다고 가정하면, 불휘발성 메모리 기준으로 총 4개의 패드가 필요하고, 불휘발성 메모리 장치 기준으로 총 64개의 패드들을 필요 할 수 있다. 이와 같이, 불휘발성 메모리 장치 내의 패키지되는 불휘발성 메모리의 개수가 증가하면서, 필요한 패드의 개수가 증가할 수 있다. 이로 인하여, 칩의 크기가 증가할 수 있다.
도 5는 도 1의 불휘발성 메모리 장치를 설명하기 위한 도면이다. 불휘발성 메모리 장치(120)는 제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)을 포함하는 것으로 가정한다. 단, 발명의 범위가 이에 한정되는 것은 아니다. 불휘발성 메모리 장치(120)의 적층 구조는 도 5에서 상술하였으므로, 상세한 설명은 생략된다.
도면의 간결성 및 설명의 편의를 위하여, 도 6에서 쓰기 활성 신호(WE/) 패드, 칩 활성 신호(CE/; Chip Enable Signal) 패드 등은 생략된다. 예시적인 실시 예에서, 복수의 불휘발성 메모리들(NVM1~NVM4) 각각은 입출력 패드들(IOPAD) 및 활성 입력 패드(EI_PAD), 및 활성 출력 패드(EO_PAD)를 포함할 수 있다.
예를 들어, 제1 불휘발성 메모리(NVM1)는 제1 입출력 패드(IOPAD1), 제1 활성 입력 패드(EI_PAD1), 및 제1 활성 출력 패드(EO_PAD1)를 포함하고, 제2 불휘발성 메모리(NVM2)는 제2 입출력 패드(IOPAD2), 제2 활성 입력 패드(EI_PAD2), 및 제2 활성 출력 패드(EO_PAD2)를 포함하고, 제3 불휘발성 메모리(NVM3)는 제3 입출력 패드(IOPAD3), 제3 활성 입력 패드(EI_PAD3), 및 제3 활성 출력 패드(EO_PAD3)를 포함하고, 제4 불휘발성 메모리(NVM4)는 제4 입출력 패드(IOPAD4), 제4 활성 입력 패드(EI_PAD4), 및 제4 활성 출력 패드(EO_PAD4)를 포함할 수 있다.
메모리 컨트롤러(110) 및 복수의 불휘발성 메모리들(NVM1~NVM4)은 복수의데이터 라인들(DQ) 통해 서로 연결될 수 있다. 설명의 편의를 위해, 복수의 데이터 라인들(DQ)은 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34) 및 복수의 외부 데이터 라인들(DQ_ext)로 구분되는 것으로 설명된다.
메모리 컨트롤러(110)의 입출력 패드들 및 제1 불휘발성 메모리(NVM1)의 제1 입출력 패드들(IOPAD1)은 복수의 외부 데이터 라인들(DQ_ext) 통해 연결될 수 있다. 제1 불휘발성 메모리(NVM1)의 제1 입출력 패드들(IOPAD1) 및 제2 불휘발성 메모리(NVM2)의 제2 입출력 패드들(IOPAD2)은 복수의 내부 데이터 라인들(DQ_in_12) 통해 연결될 수 있다. 제2 불휘발성 메모리(NVM2)의 제2 입출력 패드들(IOPAD2) 및 제3 불휘발성 메모리(NVM3)의 제3 입출력 패드들(IOPAD3)은 복수의 내부 데이터 라인들(DQ_in_23) 통해 연결될 수 있다. 제3 불휘발성 메모리(NVM3)의 제3 입출력 패드들(IOPAD3) 및 제4 불휘발성 메모리(NVM4)의 제4 입출력 패드들(IOPAD4)은 복수의 내부 데이터 라인들(DQ_in_34) 통해 연결될 수 있다.
예시적인 실시 예에서, 활성 출력 패드들(EO_PAD1~EO_PAD3)들 각각은 인접한 불휘발성 메모리의 활성 입력 패드들(EI_PAD2~EI_PAD4) 각각과 연결될 수 있다. 제1 활성 출력 패드(EO_PAD1)로부터 출력된 제2 초기화 활성 신호(CIE12)는 제2 활성 입력 패드(EI_PAD2)로 입력되고, 제2 활성 출력 패드(EO_PAD2)로부터 출력된 제3 초기화 활성 신호(CIE23)는 제3 활성 입력 패드(EI_PAD3)로 입력되고, 제3 활성 출력 패드(EO_PAD3)로부터 출력된 제4 초기화 활성 신호(CIE34)는 제4 활성 입력 패드(EI_PAD4)로 입력될 수 있다. 즉, 복수의 불휘발성 메모리들(NVM1~NVM4)은 활성 입력 패드들(EI_PAD1~EI_PAD4) 및 활성 출력 패드들(EO_PAD1~EO_PAD4) 통해 데이지 체인(daisy chain) 구조로 연결될 수 있다.
불휘발성 메모리 장치(120) 중 어느 하나, 즉 시작 불휘발성 메모리의 활성 입력 패드(EI_PAD)는 다른 불휘발성 메모리의 활성 출력 패드(EO_PAD)와 연결되지 않을 수 있다. 예시적인 실시 예에서, 시작 불휘발성 메모리는 메모리 컨트롤러(110)와 외부 복수의 데이터 라인들(DQ_ext) 통해 연결된 제1 입출력 패드들(IOPAD1)을 포함하는 불휘발성 메모리를 가리킬 수 있다. 시작 불휘발성 메모리는 제1 불휘발성 메모리(NVM1)를 가리킬 수 있다. 제1 불휘발성 메모리(NVM1)의 제1 활성 입력 패드(EI_PAD1)는 다른 불휘발성 메모리의 활성 출력 패드(EO_PAD)와 연결되지 않고, 전원 전압(예를 들어, VDD)과 연결될 수 있다.
불휘발성 메모리 장치(120) 중 어느 하나, 즉 마지막 불휘발성 메모리의 활성 출력 패드는 다른 불휘발성 메모리의 활성 입력 패드와 연결되지 않을 수 있다. 예를 들어, 제4 활성 출력 패드(EO_PAD4)는 다른 불휘발성 메모리의 패드와 연결되지 않을 수 있다. 즉 제4 활성 출력 패드(EO_PAD4)는 플로팅(floating)될 수 있다.
예시적인 실시 예에서, 마지막 불휘발성 메모리의 활성 출력 패드(EO_PAD)는 초기화 완료 신호를 통해 메모리 컨트롤러(110)와 연결될 수 있다. 예를 들어, 제4 활성 출력 패드(EO_PAD4) 및 메모리 컨트롤러(110)의 패드는 초기화 완료 신호를 통해 연결될 수 있다.
메모리 컨트롤러(110)는 제4 활성 출력 패드(EO_PAD4)로부터 출력된 초기화 완료 신호를 수신할 수 있다. 메모리 컨트롤러(110)는 제4 불휘발성 메모리(NVM4)의 초기화 완료 신호가 로직 하이이면, 불휘발성 메모리 장치(120)의 초기화 동작이 완료되었음을 인지할 수 있다.
도 6은 불휘발성 메모리의 동작을 예시적으로 보여주는 순서도이다. 도1, 도3 및 도 6을 참조하면, S100 단계에서, 불휘발성 메모리(NVM)의 칩 어드레스 초기화 회로(123)는 칩 어드레스 초기화 커맨드(CIC)를 수신할 수 있다. 예시적인 실시 예에서, 칩 어드레스 초기화 회로(123)는 복수의 데이터 라인들(DQ) 통해 수신된 신호를 쓰기 활성 신호(WE/)의 상승 에지에서, 칩 어드레스 초기화 커맨드(CIC)로서 래치할 수 있다.
S200 단계에서, 칩 어드레스 초기화 회로(123)는 현재 칩 어드레스(CA_cur) 및 현재 초기화 활성 신호(CIE_cur)를 수신할 수 있다. 예를 들어, 칩 어드레스 초기화 회로(123)는 복수의 입출력 패드들(IOPAD)과 연결된 복수의 데이터 라인들(DQ) 통해 현재 칩 어드레스(CA_cur)를 수신하고, 활성 입력 패드(EI_PAD) 통해 초기화 활성 신호(CIE_cur)를 수신할 수 있다.
예시적인 실시 예에서, 현재 칩 어드레스(CA_cur)는 현재 불휘발성 메모리에 대응하는 칩 어드레스일 수 있다. 예를 들어, 현재 불휘발성 메모리가 제2 불휘발성 메모리인 경우, 현재 칩 어드레스(CA_cur)는 제2 불휘발성 메모리(NVM2)의 칩 어드레스인 제2 칩 어드레스(예를 들에, “01”)일 수 있다.
현재 칩 어드레스(CA_cur)는 메모리 컨트롤러(110) 또는 이전의 불휘발성 메모리에 의해서 생성될 수 있다. 예를 들어, 제1 불휘발성 메모리(NVM1)의 칩 어드레스 초기화 회로(123)는 메모리 컨트롤러(110)에 의해 생성된 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 제2 불휘발성 메모리(NVM1)의 칩 어드레스 초기화 회로(123)는 이전의 불휘발성 메모리인 제1 불휘발성 메모리(NVM1)에 의해 생성된 현재 칩 어드레스(CA_cur)를 수신할 수 있다.
예시적인 실시 예에서, 이전의 불휘발성 메모리는 현재 불휘발성 메모리의 활성 입력 패드(EI_PAD)와 연결된 활성 출력 패드(EO_PAD)를 포함하는 불휘발성 메모리를 가리킬 수 있다. 즉, 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 이전의 불휘발성 메모리는 제2 활성 입력 패드(EI_PAD2)와 연결된 제1 활성 출력 패드(EO_PAD1)를 포함하는 제1 불휘발성 메모리(NVM1)일 수 있다.
칩 어드레스 초기화 회로(123)는 복수의 데이터 라인들(DQ) 통해 수신된 신호를, 쓰기 활성 신호(WE/) 또는 현재 초기화 활성 신호(CIE_cur)의 상승 에지에서 현재 칩 어드레스(CA_cur)로서 래치 또는 저장할 수 있다. 예시적인 실시 예에서, 시작 불휘발성 메모리(예를 들어, NVM1)는 쓰기 활성 신호(WE/)에 동기화 하여 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 시작 불휘발성 메모리를 제외한 다른 불휘발성 메모리들은 현재 초기화 활성 신호(CIE_cur)에 동기화 하여 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 시작 불휘발성 메모리를 제외한 다른 불휘발성 메모리는 다른 불휘발성 메모리와 내부 복수의 데이터 신호들(DQ_in_XX) 통해 연결된 입출력 패드들(IOPAD2~IOPAD4)을 포함하는 불휘발성 메모리들(예를 들어, NVM2~NVM4)를 가리킬 수 있다.
S300 단계에서, 칩 어드레스 초기화 회로(123)는 현재 칩 어드레스(CA_cur)를 저장할 수 있다. 예시적인 실시 예에서, 제1 불휘발성 메모리(NVM1)의 경우, 칩 어드레스 초기화 회로(123)는 쓰기 활성 신호(WE/)의 상승 에지에 동기화 하여 시작 칩 어드레스인 제1 칩 어드레스(CA1)를 저장할 수 있다. 나머지 불휘발성 메모리들(NVM2~NVM4)은 현재 초기화 활성 신호(CIE_cur)의 상승 에지에 동기화 하여 현재 칩 어드레스(CA_cur)를 저장할 수 있다.
예시적인 실시 예에서, 초기화 동작이 완료 후 일반적인 쓰기 또는 읽기 동작에서, 불휘발성 메모리는 칩 선택 구간(Chip Select) 동안 수신한 칩 어드레스 및 저장된 현재 칩 어드레스(CA_cur)를 비교하여, 복수의 데이터 라인들(DQ) 통해 커맨드, 어드레스 또는 데이터를 수신할 것인지 판단할 수 있다. 즉, 현재 칩 어드레스(CA_cur)와 수신한 칩 어드레스가 동일한 경우, 복수의 데이터 라인들(DQ) 통해 커맨드, 어드레스, 또는 데이터를 수신할 수 있다.
S400 단계에서, 칩 어드레스 초기화 회로(123)는 다음 칩 어드레스(CA_next)를 생성할 수 있다. 예시적인 실시 예에서, 다음 칩 어드레스(CA_next)는 다음 불휘발성 메모리에 대응하는 칩 어드레스일 수 있다. 다음 불휘발성 메모리는 현재 불휘발성 메모리의 활성 출력 패드(EO_PAD)와 연결된 활성 입력 패드(EI_PAD)를 포함하는 불휘발성 메모리일 수 있다. 예를 들어, 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 다음 불휘발성 메모리는 제2 활성 출력 패드(EO_PAD2)와 연결된 제3 활성 입력 패드(EI_PAD3)를 포함하는 제3 불휘발성 메모리(NVM3)일 수 있다.
칩 어드레스 초기화 회로(123)는 현재 칩 어드레스(CA_cur)에 미리 결정된 값을 더하여 다음 칩 어드레스(CA_next)를 생성할 수 있다. 예를 들어, 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 제2 불휘발성 메모리(NVM2)는 현재 칩 어드레스(CA_cur)인 제2 칩 어드레스(CA2)(예를 들어, “01”)에 “1”을 더하여 다음 칩 어드레스(CA_next)인 제3 칩 어드레스(CA3)(예를 들어, “10”)을 생성할 수 있다.
S500 단계에서, 칩 어드레스 초기화 회로(123)는 다음 칩 어드레스(CA_next) 및 다음 초기화 활성 신호(CIE_next)를 출력할 수 있다. 칩 어드레스 초기화 회로(123)는 다음 칩 어드레스(CA_next)를 복수의 데이터 라인들(DQ) 통해 다음 불휘발성 메모리에게 전송할 수 있다. 칩 어드레스 초기화 회로(123)는 다음 초기화 활성 신호(CIE_next)를 활성 출력 패드(EO_PAD)를 통해 다음 불휘발성 메모리에게 전송할 수 있다.
칩 어드레스 초기화 회로(123)는 다음 초기화 활성 신호(CIE_next)에 동기화 하여 다음 칩 어드레스(CA_next)를 다음 불휘발성 메모리에게 전송할 수 있다. 즉, 데이터 신호의 윈도우의 중심에 다음 초기화 활성 신호(CIE_next)의 상승 에지가 정렬되도록, 다음 칩 어드레스(CA_next) 및 다음 초기화 활성 신호(CIE_next)를 전송할 수 있다.
도 7은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 1 및 도 6을 참조하면, 설명의 편의를 위하여, 복수의 데이터 라인들(DQ)은 복수의 내부 데이터 라인들(DQ_in_12, DQ_in_23, DQ_in34) 및 복수의 외부 데이터 라인들(DQ_ext)로 구분될 수 있다. 이에 대하여 도 4에서 상술하였으므로, 상세한 설명은 생략된다.
메모리 컨트롤러(110)는 컨트롤러 출력 구간(Cont' Output) 동안 칩 어드레스 초기화 커맨드(CIC) 및 시작 칩 어드레스인 제1 칩 어드레스(CA1)를 전송할 수 있다. 예시적인 실시 예에서, 칩 어드레스 초기화 커맨드(CIC)는 복수의 불휘발성 메모리에 대해 칩 어드레스를 할당 또는 초기화하는 동작을 위한 커맨드(예를 들어, E2h)일 수 있다. 제1 칩 어드레스(CA1)는 메모리 컨트롤러(110)가 생성한 복수의 불휘발성 메모리들 중 어느 하나의 칩 어드레스(예를 들어, “”)일 수 있다.
예시적인 실시 예에서, 컨트롤러 출력 구간(Cont' Output) 동안 커맨드 래치 활성 신호(CLE; Commend Letch Enable) 및 어드레스 래치 활성 신호(ALE; Address Letch Enable)는 로직 하이이고, 칩 활성 신호(CE/)는 로직 로우일 수 있다. 컨트롤러 출력 구간(Cont' Output) 동안, 불휘발성 메모리 장치(120)는 복수의 외부 데이터 라인들(DQ_ext) 통해 수신된 신호를 쓰기 활성 신호(WE/)의 상승 에지에서, 칩 어드레스 초기화 커맨드(CIC) 및 제1 칩 어드레스(CA1)로서 래치할 수 있다. 이러한 신호 레벨들은 예시적인 것이며, 본 발명이 이에 한정되는 것은 아니다.
제1 불휘발성 메모리(NVM1)는 수신한 제1 칩 어드레스(CA1)를 저장할 수 있다. 제1 불휘발성 메모리(NVM1)는 제1 칩 어드레스(CA1)를 이용하여 제2 칩 어드레스(CA2)를 생성할 수 있다. 예를 들어, 제1 칩 어드레스(CA1)에 미리 결정된 값을 더하여 제2 칩 어드레스(CA2)를 생성할 수 있다. 즉, 제1 불휘발성 메모리(NVM1)는 제1 칩 어드레스(CA1)인 “00”에 1을 더하여 “01”인 제2 칩 어드레스(CA2)를 생성할 수 있다.
제1 불휘발성 메모리(NVM1)는 제1 불휘발성 메모리 출력 구간(NVM1 Output) 동안 및 제2 초기화 활성 신호(CIE12)의 상승 에지에 동기화 하여 제2 칩 어드레스(CA2)를 복수의 내부 데이터 라인들(DQ_in_12) 통해 제2 불휘발성 메모리(NVM2)에게 전송할 수 있다.
제2 불휘발성 메모리(NVM2)는 복수의 내부 데이터 라인들(DQ_in_12) 통해 수신된 신호를 제2 초기화 활성 신호(CIE12)의 상승 에지에서, 제2 칩 어드레스(CA2)로서 래치할 수 있다. 제2 불휘발성 메모리(NVM2)는 수신한 제2 칩 어드레스(CA2)를 저장할 수 있다. 제2 불휘발성 메모리(NVM2)는 제2 칩 어드레스(CA2)를 이용하여 제3 칩 어드레스(CA3)를 생성할 수 있다. 즉, 제2 불휘발성 메모리(NVM2)는 제2 칩 어드레스(CA2)(예를 들어, “01”)에 1을 더하여 제3 칩 어드레스(CA3)(예를 들어, “10”)를 생성할 수 있다.
제2 불휘발성 메모리(NVM2)는 제2 불휘발성 메모리 출력 구간(NVM2 Output) 동안 제3 초기화 활성 신호(CIE23)의 상승 에지에 동기화 하여 제3 칩 어드레스(CA3)를 복수의 내부 데이터 라인들(DQ_in_23) 통해 제3 불휘발성 메모리(NVM3)에게 전송할 수 있다.
제3 불휘발성 메모리(NVM3)는 복수의 내부 데이터 라인들(DQ_in_23) 통해 수신된 신호를 제3 초기화 활성 신호(CIE23)의 상승 에지에서, 제3 칩 어드레스(CA3)로서 래치 할 수 있다. 제3 불휘발성 메모리(NVM3)는 수신한 제3 칩 어드레스(CA3)를 저장할 수 있다. 제3 불휘발성 메모리(NVM3)는 제3 칩 어드레스(CA3)를 이용하여 제4 칩 어드레스(CA4)를 생성할 수 있다. 즉, 제3 불휘발성 메모리(NVM3)는 제3 칩 어드레스(CA3)(예를 들어, “10”)에 1을 더하여 제4 칩 어드레스(CA4)(예를 들어, “11”)를 생성할 수 있다.
제3 불휘발성 메모리(NVM3)는 제3 불휘발성 메모리 출력 구간(NVM3 Output) 동안 제4 초기화 활성 신호(CIE34)의 상승 에지에 동기화 하여 제4 칩 어드레스(CA4)를 복수의 데이터 라인들(DQ) 통해 제4 불휘발성 메모리(NVM4)에게 전송할 수 있다.
제4 불휘발성 메모리(NVM4)는 복수의 내부 데이터 라인들(DQ_in_34) 통해 수신된 신호를 제4 초기화 활성 신호(CIE34) 상승 에지에서, 제4 칩 어드레스(CA4)로서 래치할 수 있다. 제4 불휘발성 메모리(NVM4)는 수신한 제4 칩 어드레스(CA4)를 저장할 수 있다.
예시적인 실시 예에서, 불휘발성 메모리 장치(120)는 제1 내지 제4 불휘발성 메모리들(NVM1~NVM4)을 포함한다고 가정하였으므로, 제4 불휘발성 메모리(NVM4)의 제4 활성 출력 패드(EO_PAD4)는 다른 불휘발성 메모리의 활성 입력 패드(EI_PAD)와 연결되지 않을 수 있다.
다만, 제4 불휘발성 메모리(NVM4)는 다음 칩 어드레스 및 다음 초기화 활성 신호를 생성할 수 있다. 제4 불휘발성 메모리(NVM4)는 제4 칩 어드레스(CA4)를 이용하여 다음 칩 어드레스를 생성할 수 있다. 제4 불휘발성 메모리(NVM4)는 다음 초기화 활성 신호의 상승 에지에 동기화 하여 다음 칩 어드레스를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다. 제4 불휘발성 메모리는 다음 초기화 활성 신호를 제4 활성 출력 패드(EO_PAD4) 통해 출력할 수 있다.
예시적인 실시 예에서, 제4 활성 출력 패드(EO_PAD4)와 메모리 컨트롤러(110)는 연결될 수 있다. 메모리 컨트롤러(110)는 제4 활성 출력 패드(EO_PAD4)에서 출력된 초기화 완료 신호를 수신할 수 있다. 즉, 제4 불휘발성 메모리의 다음 초기화 활성 신호는 다른 불휘발성 메모리에게 전송되지 않을 수 있다. 대신에, 제4 불휘발성 메모리의 다음 초기화 활성 신호는 초기화 완료 신호로서 메모리 컨트롤러(110)에게 전송될 수 있다.
도 8은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도 1, 도 7 및 도 8을 참조하면, 불휘발성 메모리들 각각은 복수의 데이터 라인들(DQ)의 윈도우(Window)의 중심(center)에 초기화 활성 신호의 상승 에지가 정렬(즉, 중앙-정렬(center-aligning))되도록, 초기화 활성 신호를 생성할 수 있다. 예를 들어, 제1 불휘발성 메모리(NVM1)는 제1 시점(t1)부터 제1 시간(T1) 이후에, 즉 제2 시점(t2)부터 제2 칩 어드레스(CA2)를 복수의 내부 데이터 라인들(DQ_in_12) 통해 출력할 수 있다. 구체적으로, 제1 시점(t1)은 쓰기 활성 신호(WE/)의 상승 에지 감지하여 제1 칩 어드레스(CA1)를 래치하는 시점일 수 있다. 제1 불휘발성 메모리(NVM1)는 제2 시점(t2)부터 제2 시간(T2) 이후에, 즉 제3 시점(t3)에 제2 초기화 활성 신호(CIE12)를 로직 하이로 설정할 수 있다. 제1 불휘발성 메모리(NVM1)는 제2 시점(t2)부터 제3 시간(T3) 이후에, 즉 제4 시점(t4)부터 제2 칩 어드레스(CA2)를 복수의 내부 데이터 라인들(DQ_in_12) 통해 출력하지 않을 수 있다.
이로 인해, 제1 불휘발성 메모리(NVM1)는 제2 시점(t2)부터 제4 시점(t4)까지 제2 칩 어드레스(CA2)를 출력하고, 제3 시점(t3)에 제2 초기화 활성 신호(CIE12)를 로직 하이로 설정함으로써, 상승 에지를 정렬할 수 있다.
제2 불휘발성 메모리(NVM2)는 제3 시점(t3)부터 제1 시간(T1) 이후에, 즉 제5 시점(t5)부터 제3 칩 어드레스(CA3)를 복수의 내부 데이터 라인들(DQ_in_23) 통해 출력할 수 있다. 구체적으로, 제3 시점(t3)은 제2 초기화 활성 신호(CIE12)의 상승 에지 감지하여 제2 칩 어드레스(CA2)를 래치하는 시점일 수 있다. 제2 불휘발성 메모리(NVM2)는 제5 시점(t5)부터 제2 시간(T2) 이후에, 즉 제6 시점(t6)에 제3 초기화 활성 신호(CIE23)를 로직 하이로 설정할 수 있다. 제2 불휘발성 메모리(NVM2)는 제6 시점(t6)에서 제3 시간(T3) 이후에, 즉, 제7 시점(t7)부터 제3 칩 어드레스(CA3)를 복수의 내부 데이터 라인들(DQ_in_23) 통해 출력하지 않을 수 있다.
이로 인해, 제2 불휘발성 메모리(NVM2)는 제5 시점(t5)에서 제7 시점(t7)까지 제3 칩 어드레스(CA3)를 출력하고, 제6 시점(t6)에서 제3 초기화 활성 신호(CIE23)를 로직 하이로 설정함으로써, 상승 에지를 정렬할 수 있다. 제3 및 제4 불휘발성 메모리들(NVM3, NVM4)은 제2 불휘발성 메모리(NVM2)와 유사하게 동작할 수 있다. 상세한 설명은 생략된다.
상술된 바와 같이, 다음 칩 어드레스는 현재 칩 어드레스를 수신한 시점으로부터 제1 시간(T1) 이후부터 출력을 시작할 수 있다. 현재 칩 어드레스를 수신한 시점은 제1 불휘발성 메모리(NVM1)와 나머지 불휘발성 메모리들(NVM2~NVM4)은 상이할 수 있다. 제1 불휘발성 메모리(NVM1)는 메모리 컨트롤러(110)로부터 쓰기 활성 신호(WE/)에 동기화하여 제1 칩 어드레스(CA1)를 수신하므로, 쓰기 활성 신호(WE/)의 상승 에지 감지하는 시점이 현재 칩 어드레스를 수신한 시점일 수 있다. 반면에, 나머지 불휘발성 메모리들(NVM2~NVM4) 각각은 이전의 불휘발성 메모리들로부터 초기화 활성 신호(CIE)에 동기화하여 현재 칩 어드레스를 수신하므로, 초기화 활성 신호(CIE)의 상승 에지 감지하는 시점이 현재 칩 어드레스를 수신한 시점일 수 있다.
도 9는 칩 어드레스 초기화 회로를 예시적으로 보여주는 블록도이다. 도1, 도5, 및 도 9를 참조하면, 칩 어드레스 초기화 회로(123)는 타이밍 제어 회로(141_1), 칩 어드레스 레지스터(141_2), 및 다음 칩 어드레스 생성기(141_3)를 포함할 수 있다.
칩 어드레스 초기화 회로(123)는 현재 초기화 활성 신호(CIE_cur), 쓰기 활성 신호(WE/)를 수신할 수 있다. 현재 초기화 활성 신호(CIE_cur)는 활성 입력 패드(EI_PAD)를 통해 수신될 수 있다. 칩 어드레스 초기화 회로(123)는 다음 초기화 활성 신호(CIE_next)를 전송할 수 있다. 다음 초기화 활성 신호(CIE_next)는 활성 출력 패드(EO_PAD)를 통해 출력될 수 있다.
칩 어드레스 초기화 회로(123)는 복수의 데이터 라인들(DQ) 통해 칩 어드레스 초기화 커맨드(CIC), 현재 칩 어드레스(CA_cur)를 수신하고, 다음 칩 어드레스(CA_next)를 송신할 수 있다. 칩 어드레스 초기화 커맨드(CIC), 현재 칩 어드레스(CA_cur), 다음 칩 어드레스(CA_next)는 입출력 패드들(IOPAD)을 통해 송수신될 수 있다.
예를 들어, 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 현재 초기화 활성 신호(CIE_cur)는 제2 활성 입력 패드(EI_PAD2) 통해 수신될 수 있다. 다음 초기화 활성 신호(CIE_next)는 제2 활성 출력 패드(EO_PAD2)를 통해 출력될 수 있다. 칩 어드레스 초기화 커맨드(CIC), 현재 칩 어드레스(CA_cur), 및 다음 칩 어드레스(CA_next)는 제2 입출력 패드들(IOPAD2) 통해 송수신될 수 있다.
타이밍 제어 회로(141_1)는 쓰기 활성 신호(WE/), 현재 초기화 활성 신호(CIE_cur)를 수신하고, 복수의 데이터 라인들(DQ) 통해 칩 어드레스 초기화 커맨드(CIC)를 수신할 수 있다. 타이밍 제어 회로(141_1)는 쓰기 활성 신호(WE/) 또는 현재 초기화 활성 신호(CIE_cur)를 기반으로 클럭 신호(CLK), 데이터 출력 활성 신호(DOE), 및 다음 초기화 활성 신호(CIE_next)를 생성할 수 있다.
예시적인 실시 예에서, 타이밍 제어 회로(141_1)는 클럭 신호(CLK) 통해 현재 칩 어드레스(CA_cur) 래치 타이밍을 제어하고, 데이터 출력 활성 신호(DOE) 통해 다음 칩 어드레스(CA_next) 출력 타이밍을 제어하고, 다음 초기화 활성 신호(CIE_next) 생성 타이밍을 제어할 수 있다.
타이밍 제어 회로(141_1)는 생성한 클럭 신호(CLK)를 칩 어드레스 레지스터(141_2)에 전송할 수 있다. 타이밍 제어 회로(141_1)는 생성한 데이터 출력 활성 신호(DOE)를 다음 칩 어드레스 생성기(141_3)에 전송할 수 있다. 타이밍 제어 회로(141_1)는 생성한 다음 초기화 활성 신호(CIE_next)를 다음 불휘발성 메모리에게 전송할 수 있다.
칩 어드레스 레지스터(141_2)는 복수의 데이터 라인들(DQ) 통해 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 칩 어드레스 레지스터(141_2)는 타이밍 제어 회로(141_1)로부터 클럭 신호(CLK)를 수신할 수 있다. 칩 어드레스 레지스터(141_2)는 수신한 클럭 신호(CLK)를 기반으로 현재 칩 어드레스(CA_cur)를 래치 또는 저장할 수 있다. 칩 어드레스 레지스터(141_2)는 저장한 현재 칩 어드레스(CA_cur)를 다음 칩 어드레스 생성기(141_3)로 전송할 수 있다.
다음 칩 어드레스 생성기(141_3)는 타이밍 제어 회로(141_1)로부터 데이터 출력 활성 신호(DOE)를 수신할 수 있다. 다음 칩 어드레스 생성기(141_3)는 칩 어드레스 레지스터(141_2)로부터 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 다음 칩 어드레스 생성기(141_3)는 현재 칩 어드레스(CA_cur)를 이용하여 다음 칩 어드레스(CA_next)를 생성할 수 있다. 다음 칩 어드레스 생성기(141_3)를 수신한 데이터 출력 활성 신호(DOE)에 응답하여, 생성한 다음 칩 어드레스(CA_next)를 복수의 데이터 라인들(DQ) 통해 전송할 수 있다.
도 10은 도 9의 타이밍 제어 회로를 예시적으로 보여주는 블록도이다. 도 7 및 도 8을 참조하면, 타이밍 제어 회로(141_1)는 현재 칩 어드레스(CA_cur) 래치 타이밍을 제어하고, 다음 칩 어드레스(CA_next) 출력 타이밍을 제어하고, 다음 초기화 활성 신호(CIE_next) 생성 타이밍을 제어할 수 있다.
타이밍 제어 회로(141_1)는 초기화 커맨드 디코더(ICMD_DEC), 제1 내지 제3 지연 회로들(DLY1~DLY3), 제1 인버터(I1), 및 제1 및 제2 앤드 게이트들(AND1, AND2)을 포함할 수 있다. 초기화 커맨드 디코더(ICMD_DEC)는 쓰기 활성 신호(WE/)를 수신하고, 복수의 데이터 라인들(DQ) 통해 칩 어드레스 초기화 커맨드(CIC)를 수신할 수 있다. 초기화 커맨드 디코더(ICMD_DEC)는 초기화 신호(INI)를 출력할 수 있다.
예시적인 실시 예에서, 칩 어드레스 초기화 커맨드(CIC)를 수신하기 전에, 즉, 초기화 신호(INI)의 초기 상태는 로직 로우일 수 있다. 초기화 커맨드 디코더(ICMD_DEC)는 쓰기 활성 신호(WE/)의 상승 에지에서, 복수의 데이터 라인들(DQ) 통해 수신된 신호를 칩 어드레스 초기화 커맨드(CIC)로서 래치할 수 있다. 초기화 커맨드 디코더(ICMD_DEC)는 칩 어드레스 초기화 커맨드(CIC)를 수신하면, 초기화 신호(INI)를 로직 하이로 출력할 수 있다. 초기화 신호(INI)는 제1 앤드 게이트(AND1)에 제공될 수 있다.
제1 앤드 게이트(AND1)는 초기화 신호(INI) 및 현재 초기화 활성 신호(CIE_cur)를 수신할 수 있다. 제1 앤드 게이트(AND1)는 클럭 신호(CLK)를 출력할 수 있다. 예시적인 실시 예에서, 초기화 신호(INI)의 초기 상태가 로직 로우이므로, 클럭 신호(CLK)의 초기 상태는 로직 로우일 수 있다.
제1 앤드 게이트(AND1)는 초기화 신호(INI)와 칩 어드레스 초기화 신호(CIn) 모두 로직 하이인 경우에만, 클럭 신호(CLK)를 로직 하이로 출력할 수 있다. 즉, 클럭 신호(CLK)는 복수의 데이터 라인들(DQ) 통해서 칩 어드레스 초기화 커맨드(CIC)를 수신하고, 현재 초기화 활성 신호(CIE_cur)가 로직 하이인 경우, 클럭 신호(CLK)는 로직 로우에서 로직 하이로 천이될 수 있다.
예시적인 실시 예에서, 현재 불휘발성 메모리가 제1 불휘발성 메모리(NVM1)인 경우, 클럭 신호(CLK)는 제1 시점(t1)에서 로직 로우에서 로직 하이로 천이될 수 있다. 즉, 클럭 신호(CLK)는 쓰기 활성 신호(WE/)를 기반으로 생성될 수 있다. 또는 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 클럭 신호(CLK)는 제3 시점(t3)에서 로직 로우에서 로직 하이로 천이될 수 있다. 즉, 클럭 신호(CLK)는 현재 초기화 활성 신호(CIE_cur)를 기반으로 생성될 수 있다. 클럭 신호(CLK)는 제1 지연 회로(DLY1)에 제공될 수 있다.
제1 지연 회로(DLY1)는 클럭 신호(CLK)를 수신할 수 있다. 제1 지연 회로(DLY1)는 수신한 신호를 제1 시간(T1)만큼 지연한 신호를 출력할 수 있다. 제1 지연 회로(DLY1)로부터 출력된 신호는 제2 지연 회로(DLY2) 및 제2 앤드 게이트(ADN2)에 제공될 수 있다.
제2 앤드 게이트(AND2)는 제1 지연 회로(DLY1)로부터 출력된 신호 및 제1 인버터(I1)로부터 출력된 신호를 수신할 수 있다. 제2 앤드 게이트(AND2)는 데이터 출력 활성 신호(DOE)를 출력할 수 있다. 클럭 신호(CLK)의 초기 상태는 로직 로우이므로, 데이터 출력 활성 신호(DOE)의 초기 상태는 로직 로우일 수 있다.
제2 앤드 게이트(AND2)는 제1 지연 회로(DLY1)로부터 출력된 신호 및 제1 인버터(I1)로부터 출력된 신호가 모두 로직 하이인 경우에만 데이터 출력 활성 신호(DOE)를 로직 하이로 출력할 수 있다. 즉, 클럭 신호(CLK)가 로직 로우에서 로직 하이로 천이되고, 제1 시간(T1)만큼 이후에, 데이터 출력 활성 신호(DOE)는 로직 로우에서 로직 하이로 천이될 수 있다. 다시 말해서, 제3 시점(t3)에서 제1 시간(T1) 이후에, 즉 제 5 시점(t5)에서, 데이터 출력 활성 신호(DOE)는 로직 로우에서 로직 하이로 천이되면서, 제2 불휘발성 메모리(NVM2)는 제3 칩 어드레스(CA3)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
제2 지연 회로(DLY2)는 제1 지연 회로(DLY1)로부터 출력된 신호를 수신할 수 있다. 제2 지연 회로(DLY2)는 다음 초기화 활성 신호(CIE_next)를 출력할 수 있다. 클럭 신호(CLK)의 초기 상태는 로직 로우 이므로, 다음 초기화 활성 신호(CIE_next)의 초기 상태는 로직 로우일 것이다. 제2 지연 회로(DLY2)는 제1 지연 회로(DLY1)로부터 출력된 신호를 제2 시간(T2)만큼 지연한 신호를 다음 초기화 활성 신호(CIE_next)로 출력할 수 있다. 즉, 데이터 출력 활성 신호(DOE)가 로직 로우에서 로직 하이로 천이된 시점부터 제2 시간(T2) 이후에, 다음 초기화 활성 신호(CIE_next)는 로직 로우에서 로직 하이로 천이될 수 있다. 다시 말해서, 제5 시점(t5)에서 제2 시간(T2) 이후에, 즉 제6 시점(t6)에서, 다음 초기화 활성 신호(CIE_next)는 로직 로우에서 로직 하이로 천이될 수 있다.
제3 지연 회로(DLY3)는 다음 초기화 활성 신호(CIE_next)를 수신할 수 있다. 제3 지연 회로(DLY3)는 수신한 다음 초기화 활성 신호(CIE_next)를 제3 시간(T3)만큼 지연한 신호를 출력할 수 있다. 다음 초기화 활성 신호(CIE_next)의 초기 상태는 로직 로우이므로, 제3 지연 회로(DLY3)로부터 출력된 신호의 초기 상태는 로직 로우일 것이다. 다음 초기화 활성 신호(CIE_next)가 로직 로우에서 로직 하이로 천이된 시점부터 제3 시간(T3) 이후에, 제3 지연 회로(DLY3)로부터 출력된 신호는 로직 로우에서 로직 하이로 천이될 수 있다. 다시 말해서, 제6 시점(t6)에서 제3 시간(T3) 이후에, 즉 제7 시점(t7)에서, 제3 지연 회로(DLY3)로부터 출력된 신호는 로직 로우에서 로직 하이로 천이될 수 있다. 제3 지연 회로(DLY3)로부터 출력된 신호는 제1 인버터(I1)로 제공될 수 있다.
제1 인버터(I1)는 제3 지연 회로(DLY3)로부터 출력된 신호를 수신할 수 있다. 제1 인버터(I1)는 수신된 신호를 반전하여 출력할 수 있다. 제3 지연 회로(DLY3)로부터 출력된 신호의 초기 상태는 로직 로우이므로, 제1 인버터(I1)로부터 출력된 신호의 초기 상태는 로직 하이일 수 있다. 다음 초기화 활성 신호(CIE_next)가 로직 로우에서 로직 하이로 천이된 시점부터 제3 시간(T3) 이후에, 제1 인버터(I1)로부터 출력된 신호는 로직 하이에서 로직 로우로 천이될 수 있다. 다시 말해서, 제6 시점(t6)에서 제3 시간(T3) 이후에, 즉 제7 시점(t7)에서, 제1 인버터(I1)에서 출력된 신호는 로직 하이에서 로직 로우로 천이될 수 있다. 제1 인버터(I1)에서 출력된 신호는 제2 앤드 게이트(ADN2)에 제공될 수 있다.
상술한 바와 같이, 제2 앤드 게이트(AND2)는 제1 지연 회로(DLY1)에서 출력된 신호 및 제1 인버터(I1)에서 출력된 신호를 수신할 수 있다. 데이터 출력 활성 신호(DOE)의 초기 상태는 로직 로우이고, 제5 시점(t5)에서 데이터 출력 활성 신호(DOE)는 로직 로우에서 로직 하이로 천이될 수 있다. 이후에, 제1 인버터(I1)에서 출력된 신호는 제7 시점(t7)에서 로직 하이에서 로직 로우로 천이되므로, 데이터 출력 활성 신호(DOE)는 제7 시점(t7)에서 로직 하이에서 로직 로우로 천이될 수 있다. 다시 말해서, 제2 불휘발성 메모리(NVM2)는 제7 시점(t7)부터 복수의 데이터 라인들(DQ) 통해 제3 칩 어드레스(CA3)를 출력하지 않을 수 있다.
도 11은 도 9의 칩 어드레스 레지스터를 상세하기 보여주는 도면이다. 도 11에 도시된 칩 어드레스 레지스터(141_2)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 이하에서 간결한 설명을 위하여, 칩 어드레스 레지스터(141_2)는 제1 및 제2 플립플롭들(FF1, FF2)을 포함하는 것으로 가정한다.
불휘발성 메모리 장치(120)는 제1 내지 제4 불휘발성 메모리(NVM1~NVM4)를 포함하므로, 복수의 불휘발성 메모리들(NVM1~NVM4)을 식별하기 위해서 칩 어드레스(CA)는 최소한 2bit이 필요할 것이다. 따라서 칩 어드레스 레지스터(141_2)는 최소한 2개의 플립플롭들을 포함하는 것으로 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(120)내의 불휘발성 메모리들의 개수가 증가하면, 칩 어드레스 레지스터(141_2)내의 플립플롭들의 개수가 증가할 수 있다.
칩 어드레스 레지스터(141_2)는 타이밍 제어 회로(141_1)로부터 클럭 신호(CLK)를 수신하고, 복수의 데이터 라인들(DQ) 통해 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 복수의 데이터 라인들(DQ)은 제1 내지 제8 데이터 신호들(DQ1~DQ8)을 포함하는 것으로 가정한다. 칩 어드레스는 2bit 이므로, 제1 내지 제8 데이터 신호들(DQ1~DQ8) 중 제1 및 제2 데이터 신호들(DQ1, DQ2) 통해 칩 어드레스를 송수신한 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 제1 내지 제8 데이터 신호들(DQ1~DQ8) 중 임의의 2개의 신호들 통해서 칩 어드레스를 송수신할 수 있다.
현재 칩 어드레스(CA_cur)는 제1 및 제2 어드레스들(A1, A2)을 포함할 수 있다. 제1 어드레스(A1)는 제1 데이터 신호(DQ1) 통해 전송될 수 있다. 제2 어드레스(A2)를 제2 데이터 신호(DQ2) 통해 전송될 수 있다.
제1 플립플롭(FF1)은 클럭 신호(CLK)에 응답하여 제1 데이터 신호(DQ1) 통해 제1 어드레스(A1)를 저장할 수 있다. 즉, 제1 플립플롭(FF1)은 클럭 신호(CLK)의 상승 에지에서 제1 어드레스(A1)의 레벨을 저장할 수 있다. 제1 플립플롭(FF1)에 저장된 제1 어드레스(A1)의 레벨은 제1 플립플롭(FF1)의 제1 출력(Q1)으로 제공될 수 있다. 예를 들어, 제2 불휘발성 메모리(NVM2)의 경우, 제1 출력(Q1)은 로직 하이일 수 있다.
제2 플립플롭(FF2)은 클럭 신호(CLK)에 응답하여 제2 데이터 신호(DQ2)를 통해 제2 어드레스(A2)를 저장할 수 있다. 즉, 제2 플립플롭(FF2)은 클럭 신호(CLK)의 상승 에지에서 제2 어드레스(A2)의 레벨을 저장할 수 있다. 제2 플립플롭(FF2)에 저장된 제2 어드레스(A2)의 레벨은 제2 플립플롭(FF2)의 제2 출력(Q2)으로 제공될 수 있다. 예를 들어, 제2 불휘발성 메모리(NVM2)의 경우, 제2 출력(Q2)은 로직 로우일 수 있다.
제1 및 제2 출력(Q1, Q2)의 조합은 현재 불휘발성 메모리의 현재 칩 어드레스(CA_cur)일 수 있다. 예를 들어, 현재 불휘발성 메모리가 제2 불휘발성 메모리(NVM2)인 경우, 제1 출력(Q1)은 로직 하이이고, 제2 출력(Q2)은 로직 로우이므로, “01”이 칩 어드레스 레지스터(141_2)에 저장될 수 있다.
도 12는 도 9의 다음 칩 어드레스 생성기를 상세하게 보여주는 도면이다. 도 12에 도시된 다음 칩 어드레스 생성기(141_3)는 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 9 및 도 12를 참조하면, 다음 칩 어드레스 생성기(141_3)는 가산기(ADD), 제2 및 제3 인버터들(I2, I3)을 포함할 수 있다. 다음 칩 어드레스 생성기(141_3)는 칩 어드레스 레지스터(141_2)로부터 출력(Q)을 통해 현재 칩 어드레스(CA_cur)를 수신할 수 있다. 다음 칩 어드레스 생성기(141_3)는 타이밍 제어 회로(141_1)로부터 데이터 출력 활성 신호(DOE)를 수신할 수 있다. 다음 칩 어드레스 생성기(141_3)는 복수의 데이터 라인들(DQ) 통해 생성된 다음 칩 어드레스(CA_next)를 다음 불휘발성 메모리로 전송할 수 있다.
가산기(ADD)는 칩 어드레스 레지스터(141_2)로부터 출력(Q)을 통해 현재 칩 어드레스(CA_cur)를 수신하고, 미리 결정된 값(PDV)을 수신할 수 있다. 미리 결정된 값(PDV)은 현재 칩 어드레스(CA_cur) 및 다음 칩 어드레스(CA_next)의 차이를 가리킬 수 있다. 예시적인 실시 예에서 미리 결정된 값(PDV)은 “1”일 수 있다. 가산기(ADD)는 현재 칩 어드레스(CA_cur)에 미리 결정된 값(PDV)을 더하여 다음 칩 어드레스(CA_next)를 생성할 수 있다. 가산기(ADD)는 생성한 다음 칩 어드레스(CA_next)를 합 신호(S)를 통해 제2 인버터(I2)로 전송할 수 있다.
제2 인버터(I2)는 합 신호(S)를 통해 수신한 다음 칩 어드레스(CA_next)를 반전시켜 출력할 수 있다. 제2 인버터(I2)로부터 출력된 신호는 제3 인버터(I3)로 전송될 수 있다. 제3 인버터(I3)는 제2 인버터(I2)로부터 출력된 신호를 수신하고, 타이밍 제어 회로(141_1)로부터 수신한 데이터 출력 활성 신호(DOE)를 수신할 수 있다. 제3 인버터(I3)는 데이터 출력 활성 신호(DOE)에 동기화 하여, 제2 인버터(I2)로부터 수신한 신호를 반전시켜 복수의 데이터 라인들(DQ) 통해 출력할 수 있다. 즉 데이터 출력 활성 신호(DOE)가 로직 하이인 구간 동안, 제3 인버터(I3)는 복수의 데이터 라인들(DQ) 통해 다음 칩 어드레스(CA_next)를 출력할 수 있다. 예를 들어, 제2 불휘발성 메모리(NVM2)의 데이터 출력 활성 신호(DOE)는 제5 시점(t5)에서 제7 시점(t7)까지 로직 하이 이므로, 제2 불휘발성 메모리(NVM2)는 복수의 내부 데이터 라인들(DQ_in_23) 통해 제3 칩 어드레스(CA3)를 제5 시점(t5)부터 제7 시점(t7)까지 출력할 수 있다.
도 13은 불휘발성 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 도면의 간결성및 설명의 편의를 위하여, 복수의 데이터 라인들(DQ)만 도시하고, 다른 신호들(예를 들어, /CE, CLE, ALE, WE/, RE/)은 생략된다. 도 1 및 도 13을 참조하면, 메모리 컨트롤러(110)는 칩 어드레스 초기화 구간(CA INIT) 동안 복수의 불휘발성 메모리에 대해서 칩 어드레스를 할당 또는 초기화할 수 있다. 이에 대하여 상술하였으므로, 상세한 설명은 생략된다.
메모리 컨트롤러(110)는 칩 어드레스 올바르게 초기화되었는지 확인할 수 있다. 예시적인 실시 예에서, 메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해, 제1 불휘발성 메모리 확인 구간(NVM1 Check) 동안 칩 선택 커맨드(CSC), 제1 칩 어드레스(CA1), 상태 읽기 커맨드(SR)를 전송할 수 있다. 예Y 들어, 상태 읽기 커맨드(SR)는 불휘발성 메모리의 상태를 확인하는 동작을 위한 커맨드(예를 들어, 70h)일 수 있다. 이후에, 제1 불휘발성 메모리(NVM1)는 상태 읽기 커맨드(SR)에 응답하여, 제1 상태 정보(SI1)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
칩 선택 커맨드(CSC) 및 제1 칩 어드레스(CA1)는 도 14의 칩 선택 구간(Chip Select) 동안 전송될 수 있다. 상태 읽기 커맨드(SR)는 도 14의 커맨드 입력 구간(CMD Input) 동안 전송될 수 있다. 제1 상태 정보(S1)는 도 14의 데이터 출력 구간(DT Output) 동안 전송될 수 있다. 이에 대한 상세한 설명은 도 14 에서 보다 상세하게 설명된다.
메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해, 제2 불휘발성 메모리 확인 구간(NVM2 Check) 동안 칩 선택 커맨드(CSC), 제2 칩 어드레스(CA2), 상태 읽기 커맨드(SR)를 전송할 수 있다. 이후에 제2 불휘발성 메모리(NVM2)는 상태 읽기 커맨드(SR)에 응답하여, 제2 상태 정보(SI2)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해, 제3 불휘발성 메모리 확인 구간(NVM3 Check) 동안 칩 선택 커맨드(CSC), 제3 칩 어드레스(CA3), 상태 읽기 커맨드(SR)를 전송할 수 있다. 이후에 제3 불휘발성 메모리(NVM3)는 상태 읽기 커맨드(SR)에 응답하여, 제3 상태 정보(SI3)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해, 제4 불휘발성 메모리 확인 구간(NVM4 Check) 동안 칩 선택 커맨드(CSC), 제4 칩 어드레스(CA4), 상태 읽기 커맨드(SR)를 전송할 수 있다. 이후에 제4 불휘발성 메모리(NVM4)는 상태 읽기 커맨드(SR)에 응답하여, 제4 상태 정보(SI4)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
상술한 바와 같이, 메모리 컨트롤러(110)는 칩 어드레스 초기화 동작이 완료된 이후에, 상태 읽기 커맨드(SR)를 통해 칩 어드레스가 올바르게 설정되었는지 확인할 수 있다. 메모리 컨트롤러(110)는 칩 선택 커맨드(CSC) 및 칩 어드레스(CA)를 전송하여, 상태 읽기 커맨드(SR)를 전송할 불휘발성 메모리를 선택할 수 있다. 이후에, 메모리 컨트롤러(110)는 상태 읽기 커맨드(SR)를 전송할 수 있다. 메모리 컨트롤러(110)는 복수의 데이터 라인들(DQ) 통해 수신한 상태 정보(SI)를 수신할 수 있다. 메모리 컨트롤러(110)는 수신한 상태 정보(SI)를 기반으로 불휘발성 메모리의 칩 어드레스가 올바르게 초기화되었는지 알 수 있다.
도 14는 불휘발성 메모리 장치의 동작을 보여주는 타이밍도이다. 도 1 및 도 14를 참조하면, 불휘발성 메모리 장치(120)는 칩 선택 구간(Chip Select) 동안 칩 선택 커맨드(CSC) 및 칩 어드레스(CA)를 수신할 수 있다. 예시적인 실시 예에서, 칩 선택 커맨드(CSC)는 칩 선택 동작을 위한 커맨드(예를 들어, E1h)일 수 있다.
예시적인 실시 예에서, 칩 선택 구간(Chip Select) 동안 커맨드 래치 활성 신호(CLE) 및 어드레스 래치 활성 신호(ALE)는 로직 하이이고, 칩 활성 신호(CE/)는 로직 로우일 수 있다. 칩 선택 구간(Chip Select) 동안, 불휘발성 메모리 장치(120)는 복수의 데이터 라인들(DQ) 통해 수신된 신호를 쓰기 활성 신호(WE/)의 상승 에지에서, 칩 선택 커맨드(CSC) 및 칩 어드레스(CA)로서 래치 한다. 이러한 신호 레벨들은 예시적인 것이며, 본 발명이 이에 한정되는 것은 아니다.
불휘발성 메모리 장치(120)는 커맨드 입력 구간(CMD Input) 동안 제1 읽기 커맨드(RD1)를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 어드레스 입력 구간(ADDR Input) 동안 어드레스(ADDR)를 수신할 수 있다. 이후에, 불휘발성 메모리 장치(120)는 커맨드 입력 구간 동안 제2 읽기 커맨드(RD2)를 수신할 수 있다.
예시적인 실시 예에서, 제1 및 제2 읽기 커맨드들(RD1, RD2)은 페이지 읽기 동작을 위한 커맨드 세트(예를 들어, 00h 및 30h)일 수 있다. 예시적인 실시 예에서, 어드레스(AD)는 쓰기 활성 신호(WE/)의 수 주기(예를 들어, 5 주기) 동안 수신될 수 있다. 그러나, 본 발명의 범위가 이에 한정되는 것은 아니다. 어드레스(AD)는 읽기 데이터가 저장된 페이지를 가리키는 물리적 페이지에 대한 행 어드레스 또는 열 어드레스를 가리킬 수 있다.
불휘발성 메모리 장치(120)는 제2 읽기 커맨드(RD2)에 응답하여, 수신된 어드레스(AD)에 대응하는 데이터(D)를 메모리 셀 어레이(121)로부터 읽을 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 수신된 어드레스(AD)에 대응하는 데이터(D)를 메모리 셀 어레이(121)로부터 읽고, 읽은 데이터(D)를 입출력 회로에 준비할 수 있다. 상술된 데이터 준비 동작은 tR의 시간 동안 수행될 수 있다. 예시적인 실시 예에서, tR의 시간 동안, 불휘발성 메모리 장치(120)는 로직 로우(즉, 비지 상태)의 레디/비지 신호(R/B)를 메모리 컨트롤러(110)로 제공할 수 있다.
데이터 준비 동작이 완료된 이후에, 불휘발성 메모리 장치(120)는 데이터 출력 구간(DT Output) 동안, 메모리 컨트롤러(110)로부터의 읽기 활성 신호(RE/)에 응답하여, 데이터 스트로브 신호(DQS)를 생성하고, 생성된 데이터 스트로브 신호(DQS)에 동기하여 데이터(D)를 복수의 데이터 라인들(DQ) 통해 출력할 수 있다.
상술한 바와 같이, 도1 내지 도 13을 참조하여 설명된 칩 어드레스 초기화 동작을 통해서, 복수의 불휘발성 메모리들 각각의 칩 어드레스가 할당 또는 초기화될 수 있다. 칩 활성 신호(CE/)를 공유하는 복수의 불휘발성 메모리들 각각은, 할당된 칩 어드레스(CA) 및 칩 선택 구간(Chip Select) 동안 수신한 칩 어드레스를 비교하여, 복수의 데이터 라인들(DQ) 통해 수신하는 커맨드/어드레스/데이터가 자신의 것인지 판단할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 시스템이 적용된 SSD 시스템을 보여주는 블록도이다. 도 15를 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 보조 전원 장치(1230), 및 버퍼 메모리(1240)를 포함한다. 예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 별도의 칩, 또는 별도의 패키지로 구현될 수 있다. 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 13을 참조하여 설명된 칩 어드레스를 초기화하도록 구성될 수 있다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 보조 전원 장치(1230)는 전원 커넥터(1002)를 통해 호스트(1100)와 연결된다. 보조 전원 장치(1230)는 호스트(1100)로부터 전원(PWR)을 입력 받고, 충전할 수 있다. 보조 전원 장치(1230)는 호스트(1100)로부터의 전원 공급이 원활하지 않을 경우, SSD(1200)의 전원을 제공할 수 있다.
도 16은 본 발명의 실시 예에 따른 불휘발성 메모리를 예시적으로 보여주는 도면이다. 도 16를 참조하면, 불휘발성 메모리(2400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
불휘발성 메모리(2400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
또한, 셀 영역(CELL) 내의 상부 본딩 메탈(2371b, 2372b)은 제1 메탈 패드로 참조될 수 있고, 그리고 주변 회로 영역(PERI) 내의 하부 본딩 메탈(2271b, 2272b)은 제2 메탈 패드로 참조될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(2310), 층간 절연막(2315), 그리고 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(2331~2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
워드 라인들(2330)의 X-방향에 따른 폭들은 다를 수 있다. 주변 회로 영역(PERI)의 제1 기판(2210)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 감소한다. 마찬가지로, 셀 영역 (CELL)의 제2 기판(2310)으로부터 복수의 워드 라인들(2330)의 대응하는 하나까지의 거리가 증가할수록, 복수의 워드 라인들(2330)의 대응하는 하나의 폭은 증가한다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
층간 절연층(2315)은 공통 소스 라인(2320), 복수의 워드 라인들 (2330), 복수의 셀 컨택 플러그들(2340), 제1 메탈층(2350a, 2350b, 2350c), 및 제2 메탈층(2360a, 2360b, 2360c)을 커버하도록 제2 기판(310) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
도 16에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341~2347; 2340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제2 방향을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 도 16를 참조하면, 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
도 16를 참조하면, 제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 컨택 플러그(2303) 및 주변 회로 영역(PERI)의 하부 본딩 메탈(2271a, 2272a)을 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(Z축 방향)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 도 16를 참조하면, 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 불휘발성 메모리(2400)는 제1 기판(2210)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2310)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 불휘발성 메모리(2400)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
불휘발성 메모리(2400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims (10)

  1. 복수의 데이터 라인들과 연결된 복수의 입출력 패드들;
    활성 입력 패드;
    활성 출력 패드; 및
    칩 어드레스 초기화 회로를 포함하고,
    상기 칩 어드레스 초기화 회로는, 상기 복수의 입출력 패드들 통해 현재 칩 어드레스를 수신하고, 상기 활성 입력 패드 통해 수신한 현재 활성 신호에 응답하여, 상기 현재 칩 어드레스를 저장하고, 상기 활성 출력 패드 통해 다음 활성 신호를 출력하고, 상기 복수의 입출력 패드들 통해 다음 칩 어드레스를 출력하도록 구성된 불휘발성 메모리.
  2. 제 1 항에 있어서,
    상기 칩 어드레스 초기화 회로는,
    외부 메모리 컨트롤러로부터 칩 어드레스 초기화 커맨드를 상기 복수의 입출력 패드들 통해 수신하는 불휘발성 메모리.
  3. 제 2 항에 있어서,
    상기 칩 어드레스 초기화 회로는, 쓰기 활성 신호(WE/; Write Enable Signal)에 응답하여, 상기 칩 어드레스 초기화 커맨드를 식별하는 불휘발성 메모리.
  4. 제 2 항에 있어서,
    상기 활성 입력 패드가 전원 전압(VDD)과 연결된 경우, 상기 칩 어드레스 초기화 회로는, 쓰기 활성 신호(WE/; Write Enable Signal)에 응답하여, 상기 현재 칩 어드레스를 저장하는 불휘발성 메모리.
  5. 제 1 항에 있어서,
    상기 다음 활성 신호는 상기 다음 칩 어드레스에 중앙-정렬(center-aligning)되는 불휘발성 메모리.
  6. 제 1 항에 있어서,
    상기 칩 어드레스 초기화 회로는,
    클럭 신호, 데이터 출력 활성 신호, 및 다음 활성 신호를 출력하는 타이밍 제어 회로;
    상기 클럭 신호를 수신하는 칩 어드레스 레지스터; 및
    상기 데이터 출력 활성 신호를 수신하는 다음 칩 어드레스 생성기를 포함하고,
    상기 타이밍 제어 회로는, 상기 입출력 패드를 통해 칩 어드레스 초기화 커맨드를 수신하고, 상기 칩 어드레스 초기화 커맨드에 응답하여, 상기 현재 활성 신호 또는 쓰기 활성 신호를 기반으로 상기 클럭 신호 및 상기 데이터 출력 활성 신호를 생성하고,
    상기 칩 어드레스 레지스터는, 상기 클럭 신호에 응답하여, 상기 현재 칩 어드레스를 저장하고, 저장된 현재 칩 어드레스를 다음 칩 어드레스 생성기로 출력하고,
    상기 다음 칩 어드레스 생성기는, 수신한 상기 저장된 현재 칩 어드레스를 이용하여 상기 다음 칩 어드레스를 생성하고, 상기 데이터 출력 활성 신호에 응답하여 상기 복수의 입출력 패드들 통해 상기 다음 칩 어드레스를 출력하는 불휘발성 메모리.
  7. 복수의 불휘발성 메모리들을 포함하고,
    상기 복수의 불휘발성 메모리들 중 제1 불휘발성 메모리는,
    복수의 데이터 라인들과 연결된 제1 복수의 입출력 패드들;
    제1 활성 입력 패드;
    제1 활성 출력 패드; 및
    제1 칩 어드레스 초기화 회로를 포함하고,
    상기 복수의 불휘발성 메모리들 중 제2 불휘발성 메모리는,
    상기 복수의 데이터 라인들과 연결된 제2 복수의 입출력 패드들;
    제2 활성 입력 패드;
    제2 활성 출력 패드; 및
    제2 칩 어드레스 초기화 회로를 포함하고,
    상기 제1 및 제2 칩 어드레스 초기화 회로들 각각은, 상기 복수의 입출력 패드들 통해 현재 칩 어드레스를 수신하고, 상기 현재 칩 어드레스를 이용하여 다음 칩 어드레스를 생성하고, 상기 활성 출력 패드를 통해 다음 활성 신호를 출력하고, 상기 복수의 입출력 패드들 통해 상기 다음 칩 어드레스를 출력하고,
    상기 제1 활성 출력 패드와 상기 제2 활성 입력 패드는 연결된 불휘발성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 활성 입력 패드는 전원 전압(VDD)과 연결되고,
    상기 제1 칩 어드레스 초기화 회로는, 쓰기 활성 신호((WE/; Write Enable Signal)에 응답하여, 외부 메모리 컨트롤러부터 생성된 현재 칩 어드레스를 저장하는 불휘발성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 제2 칩 어드레스 초기화 회로는,
    상기 제2 활성 입력 패드를 통해 수신한 현재 활성 신호에 응답하여, 상기 제1 불휘발성 메모리로부터 생성된 현재 칩 어드레스를 저장하는 불휘발성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 제1 및 제2 칩 어드레스 초기화 회로들 각각은,
    상기 현재 칩 어드레스를 수신하기 전에, 외부 스토리지 컨트롤러로부터 상기 복수의 입출력 패드들 통해 칩 어드레스 초기화 커맨드를 수신하는 불휘발성 메모리 장치.
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