CN110415738A - 电平移位器和包括该电平移位器的存储系统 - Google Patents

电平移位器和包括该电平移位器的存储系统 Download PDF

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Abstract

提供了一种电平移位器和包括该电平移位器的存储系统。该电平移位器包括：上拉单元，所述上拉单元用于响应于输入信号和反相输入信号将内部电源电压提供给第一输出节点或第二输出节点；下拉单元，所述下拉单元用于响应于所述第一输出节点的电位电平和所述第二输出节点的电位电平而将地电压施加到所述第一输出节点或所述第二输出节点；以及放电单元，所述放电单元用于响应于所述输入信号和所述反相输入信号而对所述第一输出节点的电位电平或所述第二输出节点的电位电平进行放电。

Description

电平移位器和包括该电平移位器的存储系统
技术领域
本公开总体涉及一种电子设备，并且更具体地，涉及一种电平移位器和包括该电平移位器的存储系统。
背景技术
随着使用存储系统作为存储介质的移动信息设备(特别是，智能手机和平板个人计算机(PC)等)受到越来越多的使用，对存储器件的兴趣以及存储器件的重要性进一步增加。
随着除了使用高速处理器或多核的并行化之外的各种应用的出现，对半导体存储系统的要求标准不仅在性能方面而且在可靠性方面不断提高。
存储系统是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP)的半导体实现的存储装置。存储系统通常可以根据其使用易失性存储器件还是非易失性存储器件而大致上被分类为易失性存储系统和非易失性存储系统。易失性存储器件是当供电中断时存储的数据消失的存储器件。易失性存储器件的示例包括静态随机存取存储器(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)等。非易失性存储器件是即使在供电中断时也保持存储的数据的存储器件。非易失性存储器件的示例包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存、相变RAM(PRAM)、磁RAM(MRAM)、电阻RAM(RRAM)和铁电RAM(FRAM)等。闪存通常分为NOR型闪存和NAND型闪存。
存储系统可包括用于存储数据的存储器件和用于控制存储器件的存储控制器。存储器件和存储控制器可能使用不同的电源电压。因此，需要一种用于改变在存储器件和存储控制器之间发送和接收的信号的电压电平的接口电路，并且该接口电路被称为电平移位器(level shifter)。
发明内容
各实施方式提供了具有改善的输出信号电平的切换速度的电平移位器和包括所述电平移位器的存储系统。
根据本公开的一方面，提供了一种电平移位器，该电平移位器包括：上拉单元，所述上拉单元被配置为响应于输入信号和反相输入信号将内部电源电压提供给第一输出节点或第二输出节点；下拉单元，所述下拉单元被配置为响应于所述第一输出节点的电位电平和所述第二输出节点的电位电平而将地电压施加到所述第一输出节点或所述第二输出节点；以及放电单元，所述放电单元被配置为响应于所述输入信号和所述反相输入信号而对所述第一输出节点的电位电平或所述第二输出节点的电位电平进行放电。
根据本公开的另一方面，提供了一种电平移位器，该电平移位器包括：上拉单元，所述上拉单元被配置为响应于第一输出节点的电位电平和第二输出节点的电位电平而将内部电源电压提供给第一输出节点或第二输出节点；下拉单元，所述下拉单元被配置为响应于输入信号和反相输入信号而将地电压提供给所述第一输出节点或所述第二输出节点；以及充电单元，所述充电单元被配置为响应于所述输入信号和所述反相输入信号而增大所述第一输出节点的电位电平或所述第二输出节点的电位电平。
根据本公开的又一方面，提供了一种存储系统，该存储系统包括：存储器件，所述存储器件包括内部电路；存储控制器，所述存储控制器被配置为响应于来自主机的请求输出用于控制所述存储器件的输入信号；以及电平移位器，所述电平移位器被配置为将所述输入信号的电平移位，并将经移位的输入信号输出到所述内部电路，其中，所述电平移位器包括：上拉单元，所述上拉单元被配置为响应于所述输入信号和反相输入信号而将内部电源电压提供给第一输出节点和第二输出节点；下拉单元，所述下拉单元被配置为响应于所述第一输出节点的电位电平和所述第二节点的电位电平而将地电压施加到所述第一输出节点或所述第二输出节点；以及放电单元，所述放电单元被配置为响应于所述输入信号和所述反相输入信号而对所述第一输出节点的电位电平或所述第二输出节点的电位电平进行放电。
根据本公开的又一方面，提供了一种电平移位器，该电平移位器包括：第一输入节点，所述第一输入节点被设置为接收输入信号；第二输入节点，所述第二输入节点被设置为接收反相输入信号；第一输出节点；第二输出节点；电平移位电路，所述电平移位电路被设置为对所述输入信号的电平和所述反相输入信号的电平进行移位，通过所述第二输出节点将经电平移位的输入信号作为第一输出信号输出，并通过所述第一输出节点将经电平移位的反相输入信号作为第二输出信号输出；以及充电/放电组件，所述充电/放电组件被设置为在所述输入信号和所述反相输入信号转变时对所述第一输出节点和所述第二输出节点进行充电或放电。
附图说明
现在将参照附图在下文中更全面地描述示例实施方式；然而，应注意，本发明及其各种实施方式可以以不同的形式实施，并且不应该被解释为仅限于这里阐述的实施方式。相反，提供这些实施方式是为了使本发明的公开内容全面和完整，并且将示例性实施方式的范围完全传达给本领域技术人员。
在附图中，为了清楚说明，可能夸大尺寸。应当理解，当一个元件被称为在两个元件“之间”时，它可以是所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。
图1是例示根据本公开的一个实施方式的存储系统的图。
图2是例示根据本公开的一个实施方式的电平移位器的电路图。
图3是例示根据本公开的一个实施方式的电平移位器的操作的波形图。
图4是例示根据本公开的一个实施方式的电平移位器的电路图。
图5是例示根据本公开的一个实施方式的存储系统的示例的图。
图6是例示根据本公开的一个实施方式的存储系统的示例的图。
图7是例示根据本公开的一个实施方式的存储系统的示例的图。
图8是例示根据本公开的一个实施方式的存储系统的示例的图。
具体实施方式
本文公开的具体结构和/或功能描述仅用于说明本发明构思的各种实施方式的目的。因此，应该理解，在不脱离本发明构思的范围的情况下，本发明所属领域的普通技术人员可以实现各种其它实施方式和/或所描述的实施方式的变型。
所描述的实施方式例示于简化的附图中，并且在本文中以足够的细节进行描述，以使技术人员能够在不进行过度实验的情况下实践本发明。然而，本发明和所描述的实施方式不应被解释为限于特定的公开内容，而是可以进行各种修改并且可以具有各种其它构造。因此，本发明旨在包括不脱离本发明的精神和技术范围的所有改变、修改、等同物和/或替代物。
此外，虽然诸如“第一”和“第二”的术语可用于描述各种组件，但是这些组件不应被理解为限制于上述术语。上述术语仅用于将相似的组件彼此区分。例如，在不脱离本公开的权利范围的情况下，第一组件可以被称为第二组件，并且同样地，第二组件可以被称为第一组件。
应当理解，当一个元件被称为“连接”或“联接”到另一个元件时，其可以直接连接或联接到所述另一个元件，或者也可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接联接”到另一个元件时，不存在中间元件。与此同时，可以类似地解释诸如“在……之间”，“直接在……之间”或“与……相邻”和“与……直接相邻”的描述组件之间的关系的其它表达。
本申请中使用的术语仅用于描述特定实施方式，并不意图限制本公开。除非上下文另有明确说明，否则本公开中的单数形式旨在也包括复数形式。将进一步理解，诸如“包括”或“具有”等的术语旨在表示存在说明书中所公开的特征、数字、操作、动作、组件、部件或其组合的存在，并且并非旨在排除可存在或添加一个或更多个其它特征、数字、操作、动作、组件、部件或其组合的可能性。
只要没有不同地进行定义，本文使用的所有术语(包括技术术语或科学术语)具有本公开所属领域的技术人员所通常理解的含义。具有字典中定义的含义的术语应理解为它们具有与相关技术的背景相一致的含义。只要本申请中没有明确地进行定义，不应以理想或过于正式的方式来理解术语。
在描述那些实施方式时，将省略对本公开所属领域公知且与本公开不直接相关的技术的描述。这旨在通过省略不必要的描述使本公开的主旨更加清楚。
在下文中，将参照附图详细描述本公开的示例性实施方式，以使得本领域技术人员能够容易地实现本公开的技术精神。
图1是例示根据本公开的一个实施方式的存储系统1000的图。
参照图1，存储系统1000可以包括用于存储数据的存储器件1100和用于在主机2000的控制下控制存储器件1100的存储控制器1200。
主机2000可以通过使用诸如外围组件快速互连(PCI-e或PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)或串行附接SCSI(SAS)的接口协议与存储系统1000通信。主机2000和存储系统1000之间的接口协议不限于上述示例，并且也可以是诸如通用串行总线(USB)、多媒体卡(MMC)、增强小型磁盘接口(ESDI)和集成驱动电子器件(IDE)的接口协议中的一种。
存储器件1100在存储控制器1200的控制下操作。在一个实施方式中，存储器件1100可以是闪存设备，例如NAND闪存设备或NOR闪存设备。存储器件1100可以包括具有多个存储块的存储单元阵列。每个存储块可以包括多个页，所述多个页具有包括多个存储单元的页。存储器件可以优选地具有三维结构以增加集成密度。
在操作中，存储器件1100通过通道从存储控制器1200接收命令CMD和地址ADD，并访问由地址ADD选择的存储单元阵列的区域。也就是说，存储器件1100对由地址ADD选择的区域执行与命令CMD对应的内部操作。存储器件1100还可以通过通道从存储控制器1200接收数据。例如，在编程操作中，存储器件1100通过通道从存储控制器1200接收编程命令CMD、地址ADD和数据，并访问存储单元阵列的由地址ADD选择以用于写入数据的区域。此外，在读取操作中，存储器件1100通过通道从存储控制器1200接收读取命令CMD和地址ADD，并访问存储单元阵列的由地址ADD选择以用于读取数据的区域。然后，存储器件1100可以经由另一通道将读取的数据传送到存储控制器1200。
存储器件1100可包括电平移位器100和内部电路200。电平移位器100将从存储控制器1200接收的信号(例如命令CMD、地址ADD和数据DATA)的电压电平移位，并且，将接收信号的经移位的电压输出到内部电路200。
内部电路200可以包括存储单元阵列和外围电路。存储单元阵列包括用于存储数据的多个存储单元。外围电路包括用于对存储单元阵列执行各种操作(例如，对存储单元阵列的编程操作、读取操作和擦除操作)的多个电路。
存储控制器1200可以控制存储系统1000的操作以及主机2000和存储器件1100之间的数据交换。例如，存储控制器1200可以响应于来自主机2000的请求来控制存储器件1100对数据进行编程、读取数据或擦除编程的数据。例如，存储控制器1200可以响应于来自主机2000的请求输出与总体操作中的每一个对应的命令CMD、地址ADD和数据DATA。存储控制器1200可以接收数据DATA并将接收到的数据DATA输出到主机2000。
存储器件1100和存储控制器1200可能使用不同的电源电压。因此，存储器件1100中使用的或由存储器件1100产生的信号的电位电平和存储控制器1200中使用的或由存储控制器1200产生的对应信号的电位电平可能彼此不同。
存储系统1000的存储器件1100可通过使用包括在存储器件1100中的电平移位器100将从存储控制器1200接收的信号(例如，命令CMD、地址ADD和数据DATA)的电位电平移位到适合于内部电路200的电位电平。
在本公开的实施方式中，描述了电平移位器100包括在存储器件1100中的示例。然而，本公开不限于此。电平移位器100可以用于使用具有不同电平的电源电压的各种电子电路中。
图2是例示根据本公开的一个实施方式的电平移位器的电路图。图2的电平移位器例如可以用作图1的电平移位器100。
参照图2，电平移位器100可包括上拉单元110、下拉单元120、第一放电单元130A和第二放电单元130B。
上拉单元110响应于输入信号In和反相输入信号Inb将内部电源电压Vcc提供给第一输出节点ND3和第二输出节点ND2。第一输出节点ND3输出输出信号Out，并且第一输出节点ND3的电位电平可以是输出信号Out的电位电平。第二输出节点ND2输出反相输出信号Outb，并且第二输出节点ND2的电位电平可以是反相输出信号Outb的电位电平。
上拉单元110可以包括PMOS晶体管P1和PMOS晶体管P2。PMOS晶体管P1联接在第二输出节点ND2和被提供有内部电源电压Vcc的节点ND1之间。PMOS晶体管P1响应于输入信号In而导通或截止，以将内部电源电压Vcc施加到第二输出节点ND2。PMOS晶体管P2联接在节点ND1和第一输出节点ND3之间。PMOS晶体管P2响应于反相输入信号Inb而导通或截止，以将内部电源电压Vcc施加到第一输出节点ND3。
上拉单元110可以联接到反相器IV1，反相器IV1通过使输入信号In反相而将反相输入信号Inb输出到PMOS晶体管P2的栅极。输入信号In可以被输入到PMOS晶体管P1的栅极。
下拉单元120响应于第一输出节点ND3的电位电平和第二输出节点ND2的电位电平而将第一输出节点ND3的电位电平或第二输出节点ND2的电位电平放电到地电压Vss的电平。
下拉单元120可以包括NMOS晶体管N1和NMOS晶体管N2。NMOS晶体管N1联接在第二输出节点ND2和被提供有地电压Vss的节点ND4之间。NMOS晶体管N1响应于第一输出节点ND3的电位电平而导通或截止，以将第二输出节点ND2的电位电平放电到地电压Vss的电平或保持第二输出节点ND2的电位电平。NMOS晶体管N2联接在第一输出节点ND3和节点ND4之间。NMOS晶体管N2响应于第二输出节点ND2的电位电平而导通或截止，以将第一输出节点ND3的电位电平放电到地电压Vss的电平或保持第一输出节点ND3的电位。
第一放电单元130A联接到第二输出节点ND2。第一放电单元130A响应于反相输入信号Inb而对第二输出节点ND2的电位电平进行放电。
第一放电单元130A可以包括NMOS晶体管N3。NMOS晶体管N3的漏极联接到第二输出节点ND2，NMOS晶体管N3的源极联接到被施加有反相输入信号Inb的节点，并且NMOS晶体管N3的栅极联接到第二输出节点ND2。也就是说，NMOS晶体管N3被二极管联接(diode-coupled)到第二输出节点ND2。
当反相输入信号Inb具有地电压Vss的电平时，第一放电单元130A对第二输出节点ND2的电位电平进行放电。
第二放电单元130B联接到第一输出节点ND3。第二放电单元130B响应于输入信号In对第一输出节点ND3的电位电平进行放电。
第二放电单元130B可以包括NMOS晶体管N4。NMOS晶体管N4的漏极联接到第一输出节点ND3，NMOS晶体管N4的源极联接到被施加有输入信号In的节点，并且NMOS晶体管N4的栅极联接到第一输出节点ND3。也就是说，NMOS晶体管N4被二极管联接到第一输出节点ND3。
当输入信号In具有地电压Vss的电平时，第二放电单元130B对第一输出节点ND3的电位电平进行放电。
输入信号In可以包括从外部(例如，存储器件1100)输入的信号，例如在图1中描述的命令CMD、地址ADD和数据DATA。输出信号Out可以包括从电平移位器100输出到内部电路200的信号。
图3是例示根据本公开的一个实施方式的电平移位器的操作的波形图。电平移位器可以是图2的电平移位器100。
参照图2和图3，将对电平移位器100的操作进行如下描述。
当施加具有第一逻辑电平(例如，外部电源电压Vext的电平)的输入信号In时，响应于具有第二逻辑电平(例如，地电压Vss的电平)的反相输入信号Inb，上拉单元110的PMOS晶体管P2导通。因此，内部电源电压Vcc被施加到第一输出节点ND3。上拉单元110的PMOS晶体管P1响应于具有第一逻辑电平Vext的输入信号In而截止。外部电源电压Vext优选地具有大于内部电源电压Vcc的电位电平的电位电平。
下拉单元120的NMOS晶体管N1响应于第一输出节点ND3的电位电平Vcc而导通。第二输出节点ND2的电位电平通过节点ND4而被放电到地电压Vss的电平。下拉单元120的NMOS晶体管N2响应于经放电的第二输出节点ND2的地电压Vss的电平而截止。
响应于具有第二逻辑电平Vss的反相输入信号Inb，第一放电单元130A可以更快速地将第二输出节点ND2的电位电平放电到地电压Vss的电平。因此，第二输出节点ND2输出具有地电压Vss的电平的反相输出信号Outb。
另外，响应于具有第一逻辑电平Vext的输入信号In，第二放电单元130B的放电操作停用。因此，第一输出节点ND3输出具有内部电源电压Vcc的电平的输出信号Out。
当输入信号In的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，上拉单元110的PMOS晶体管P1响应于具有第二逻辑电平Vss的输入信号In而导通。因此，内部电源电压Vcc被施加到第二输出节点ND2。上拉单元110的PMOS晶体管P2响应于反相输入信号Inb而截止。
下拉单元120的NMOS晶体管N2响应于第二输出节点ND2的电位电平Vcc而导通。第一输出节点ND3的电位电平被放电到地电压Vss的电平。下拉单元120的NMOS晶体管N1响应经放电的第一输出节点ND3的电位电平Vss而截止。
响应于具有高电平的反相输入信号Inb，第一放电单元130A的放电操作停用。因此，第二输出节点ND2输出具有内部电源电压Vcc的电平的反相输出信号Outb。
此外，响应于具有第二逻辑电平Vss的输入信号In，第二放电单元130B可以更快速地将第一输出节点ND3的电位电平放电到地电压Vss的电平。因此，第一输出节点ND3输出具有地电压Vss的电平的输出信号Out。由于第一输出节点ND3的电位电平被快速放电到地电压Vss的电平，所以NMOS晶体管N1快速截止。因此，第二输出节点ND2的电位电平快速增大到内部电源电压Vcc的电平，使得第二输出节点ND2输出反相输出信号Outb。
如上所述，根据本公开的一个实施方式，当输入信号In的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，第二放电单元130B启用，使得第一输出节点ND3可以更快速地放电。因此，输出信号Out和反相输出信号Outb的移位时间T可以缩短，如图3所示。另外，当反相输入信号Inb的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，第一放电单元130A启用，使得第二输出节点ND2可以更快速地放电。
此外，由于缩短了输出信号Out和反相输出信号Outb的移位时间，所以可以设计上拉单元110的PMOS晶体管使得其尺寸减小。因此，可以减小电路的面积。
图4是例示根据本公开的一个实施方式的电平移位器的电路图。
参照图4，电平移位器100可以包括上拉单元110’、下拉单元120’、第一充电单元130A’和第二充电单元130B’。
响应于第一输出节点ND13的电位电平和第二电位节点ND12的电位电平，上拉单元110’将内部电源电压Vcc提供给第一输出节点ND13和第二输出节点ND12。第一输出节点ND13输出输出信号Out，并且第一输出节点ND13的电位电平可以是输出信号Out的电位电平。第二输出节点ND12输出反相输出信号Outb，并且第二输出节点ND12的电位电平可以是反相输出信号Outb的电位电平。
上拉单元110’可以包括PMOS晶体管P11和PMOS晶体管P12。PMOS晶体管P11联接在第二输出节点ND12和被提供有内部电源电压Vcc的节点ND11之间。PMOS晶体管P11响应于第一输出节点ND13的电位电平而导通或截止，以将内部电源电压Vcc施加到第二输出节点ND12。PMOS晶体管P12联接在第一输出节点ND13和被提供有内部电源电压Vcc的节点ND11之间。PMOS晶体管P12响应于第二输出节点ND12的电位电平而导通或截止，以将内部电源电压Vcc施加到第一输出节点ND13。
下拉单元120’响应于输入信号In和反相输入信号Inb将第一输出节点ND13的电位电平或第二输出节点ND12的电位电平放电到地电压Vss的电平。
下拉单元120’可以包括NMOS晶体管N11和NMOS晶体管N12。NMOS晶体管N11联接在第二输出节点ND12和被提供有地电压Vss的节点ND14之间。NMOS晶体管N11响应于输入信号In而导通或截止，以将第二输出节点ND12的电位电平放电到地电压Vss的电平或者保持第二输出节点ND12的电位电平。NMOS晶体管N12联接在第一输出节点ND13和被提供有地电压Vss的节点ND14之间。NMOS晶体管N12响应于反相输入信号Inb而导通或截止，以将第一输出节点ND13的电位电平放电到地电压Vss的电平或者保持第一节点ND13的电位电平。
下拉单元120’可以联接到反相器IV11，该反相器IV11通过使输入信号In反相而输出反相输入信号Inb。
第一充电单元130A’联接到第二输出节点ND12。第一充电单元130A’响应于反相输入信号Inb而增大第二输出节点ND12的电位电平。
第一充电单元130A’可以包括PMOS晶体管P13。PMOS晶体管P13的漏极联接到第二输出节点ND12，PMOS晶体管P13的源极联接到被施加有反相输入信号Inb的节点，并且PMOS晶体管P13的栅极联接到第二输出节点ND12。也就是说，PMOS晶体管P13被二极管联接到第二输出节点ND12。
当反相输入信号Inb具有第一逻辑电平(例如，外部电源电压Vext的电平)时，第一充电单元130A’快速增大第二输出节点ND12的电位电平。
第二充电单元130B’联接到第一输出节点ND13。第二充电单元130B’响应于输入信号In而增大第一输出节点ND13的电位电平。
第二充电单元130B’可以包括PMOS晶体管P14。PMOS晶体管P14的漏极联接到第一输出节点ND13，PMOS晶体管P14的源极联接到被施加有输入信号In的节点，并且PMOS晶体管P14的栅极联接到第一输出节点ND13。也就是说，PMOS晶体管P14被二极管联接到第一输出节点ND13。
当输入信号In具有第一逻辑电平(例如，外部电源电压Vext的电平)时，第二放电单元130B’快速增大第一输出节点ND13的电位电平。
输入信号In可以包括从外部(例如，存储器件1100)输入的信号，例如图1中所述的命令CMD、地址ADD和数据DATA。输出信号Out可以包括从电平移位器100输出到内部电路200的信号。
将参照图3和图4对根据本公开的一个实施方式的电平移位器100的操作进行如下描述。
当施加具有第一逻辑电平(例如，外部电源电压Vext的电平)的输入信号In时，下拉单元120’的NMOS晶体管N11响应于输入信号In而导通，以将第二输出节点ND12的电位电平放电到第二逻辑电平(例如，地电压Vss的电平)。
上拉单元110’的PMOS晶体管P12响应于被放电到地电压Vss的电平的第二输出节点ND12的电位电平而导通。因此，内部电源电压Vcc被施加到第一输出节点ND13，并且第一输出节点ND13输出具有内部电源电压Vcc的电平的输出信号Out。
当输入信号In的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，下拉单元120’的NMOS晶体管N11响应于输入信号In而截止，并且下拉单元110’的NMOS晶体管N12响应于具有高电平的反相输入信号Inb而导通。因此，第一输出节点ND13被放电到地电压Vss的电平。上拉单元110’的PMOS晶体管P11响应于被放电到地电压Vss的电平的第一输入节点ND13的电位电平而导通。因此，内部电源电压Vcc被施加到第二输出节点ND12，并且第一充电单元130A’响应于具有第一逻辑电平Vext的反相输入信号Inb而更快地增大第二输出节点ND12的电位电平。
当第二输出节点ND12的电位电平快速增大时，上拉单元110’的PMOS晶体管P12快速截止。因此，第一输出节点ND13的电位电平快速放电到地电压Vss的电平。
如上所述，根据本公开的实施方式，当输入信号In的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，第一充电单元130A’启用，使得可以更快速地增大第二输出节点ND12的电位电平。当第二输出节点ND12的电位电平快速增大时，PMOS晶体管P12快速截止，使得第一输出节点ND13的电位电平快速放电到地电压Vss的电平。因此，输出信号Out和反相输出信号Outb的移位时间T可以缩短，如图3所示。此外，当反相输入信号Inb的电平从第一逻辑电平Vext转变到第二逻辑电平Vss时，第二充电单元130B’启用，使得第一输出节点ND13的电位可以更快速地增大。
图5是例示根据本公开的一个实施方式的存储系统30000的示例的图。
参照图5，存储系统30000可以实现为蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信设备。存储系统30000可以包括存储器件1100和能够控制存储器件1100的操作的存储控制器1200。存储控制器1200在处理器3100的控制下可以控制存储器件1100的数据存取操作，例如，编程操作、擦除操作或读取操作等。
在存储控制器1200的控制下可以通过显示器3200输出在存储器件1100中编程的数据。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由处理器3100处理的信号。因此，处理器3100可以处理从无线电收发器3300输出的信号并将经处理的信号发送到存储控制器1200或显示器3200。存储控制器1200可以将由处理器3100处理的信号发送到存储器件1100。此外，无线电收发器3300可以将从处理器3100输出的信号转换为无线电信号，并通过天线ANT将经转换的无线电信号输出到外部设备。输入设备3400是能够输入用于控制处理器3100的操作的控制信号或待由处理器3100处理的数据的设备，并且可以实现为诸如触摸板或计算机鼠标的指点设备、键区或键盘。处理器3100可以控制显示器3200的操作，使得可以通过显示器3200输出从存储控制器1200输出的数据、从无线电收发器3300输出的数据或从输入设备3400输出的数据。
在一些实施方式中，能够控制存储器件1100的操作的存储控制器1200可以实现为处理器3100的一部分，或者实现为与处理器3100分开的芯片。此外，存储控制器1200可以用图1中所示的存储控制器来实现，并且存储器件1100可以用图1中所示的存储器件来实现。
图6是例示根据本公开的一个实施方式的存储系统40000的示例的图。
参照图6，存储系统40000可以实现为个人计算机(PC)、平板电脑、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储系统40000可以包括存储器件1100和能够控制存储器件1100的数据处理操作的存储控制器1200。
处理器4100可以根据通过输入设备4200输入的数据通过显示器4300输出存储在存储器件1100中的数据。例如，输入设备4200可以实现为诸如触摸板或计算机鼠标的指点设备、键区或键盘。
处理器4100可以控制存储系统40000的总体操作，并控制存储控制器1200的操作。在一些实施方式中，能够控制存储器件1100的操作的存储控制器1200可以实现为处理器4100的一部分，或者可以实现为与处理器4100分开的芯片。此外，存储控制器1200可以用图1所示的存储控制器来实现，并且存储器件1100可以用图1所示的存储器件来实现。
图7是示出根据本公开的一个实施方式的存储系统50000的示例的图。
参照图7，存储系统50000可以实现为图像处理设备，例如数字相机、附接有数字相机的移动终端、附接有数字相机的智能手机或附接有数字相机的平板个人计算机(PC)。
存储系统50000可以包括存储器件1100和能够控制存储器件1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储控制器1200。
存储系统50000的图像传感器5200可以将光学图像转换为数字信号，并且经转换的数字信号可以被发送到处理器5100或存储控制器1200。在处理器5100的控制下，经转换的数字信号可以通过显示器5300输出，或者通过存储控制器1200而存储在存储器件1100中。另外，存储在存储器件1100中的数据可以在处理器5100或存储控制器1200的控制下通过显示器5300输出。
在一些实施方式中，能够控制存储器件1100的操作的存储控制器1200可以实现为处理器5100的一部分，或者实现为与处理器5100分开的芯片。此外，存储控制器1200可以用图1所示的存储控制器来实现，并且存储器件1100可以用图1所示的存储器件来实现。
图8是示出根据本公开的一个实施方式的存储系统70000的示例的图。
参照图8，存储系统70000可以实现为存储卡或智能卡。存储系统70000可以包括存储器件1100、存储控制器1200和卡接口7100。
存储控制器1200可以控制存储器件1100和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口。但是，本公开不限于此。
卡接口7100可以根据主机60000的协议在主机60000和存储控制器1200之间进行数据交换。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以指能够支持主机60000所使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
当存储系统70000联接到主机60000(例如，个人计算机(PC)、平板PC、数码相机、数字音频播放器、蜂窝电话、电子游戏机硬件或者数字机顶盒)的主机接口6200时，主机接口6200可以在微处理器6100的控制下通过卡接口7100和存储控制器1200与存储器件1100进行数据通信。此外，存储控制器1200可以用图1中所示的存储控制器来实现，并且存储器件1100可以用图1所示的存储器件来实现。
根据本公开，在电平移位器中，当输入信号的电平从第一电平转换到第二电平时，可以快速切换输出信号的电平。因此，电平移位器可以设计成减小上拉单元的尺寸。
本文已经公开了示例实施方式，并且虽然采用了特定术语，但是它们仅在一般性和描述性的意义上来使用和解释，而不是出于进行限制的目的。在一些情况下，如对于本申请的提交的技术领域的普通技术人员而言所显而易见的那样，除非另有具体说明，否则与特定实施方式相关联而描述的特征、特性和/或元件可以单独使用或与关联于其它实施方式而描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，在不脱离所附权利要求中阐述的本公开的精神和范围的情况下，可以在形式和细节上进行各种改变。
相关申请的交叉引用
本申请要求于2018年4月27日提交的韩国专利申请第10-2018-0048877号的优先权，该申请的全部内容通过引用并入本文。

Claims (20)

1.一种电平移位器，该电平移位器包括：
上拉单元，所述上拉单元被配置为响应于输入信号和反相输入信号而将内部电源电压提供给第一输出节点或第二输出节点；
下拉单元，所述下拉单元被配置为响应于所述第一输出节点的电位电平和所述第二输出节点的电位电平而将地电压施加到所述第一输出节点或所述第二输出节点；以及
放电单元，所述放电单元被配置为响应于所述输入信号和所述反相输入信号而对所述第一输出节点的电位电平或所述第二输出节点的电位电平进行放电。
2.根据权利要求1所述的电平移位器，其中，所述上拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述输入信号将所述内部电源电压提供给所述第一输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述反相输入信号将所述内部电源电压提供给所述第二输出节点。
3.根据权利要求1所述的电平移位器，其中，所述下拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述第一输出节点的电位电平将所述地电压施加到所述第二输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述第二输出节点的电位电平将所述地电压施加到所述第一输出节点。
4.根据权利要求1所述的电平移位器，其中，所述放电单元包括：
第一放电单元，所述第一放电单元联接到所述第二输出节点，所述第一放电单元在具有所述地电压的电平的反相输入信号被施加时对所述第二输出节点的电位电平进行放电；以及
第二放电单元，所述第二放电单元联接到所述第一输出节点，所述第二放电单元在具有所述地电压的电平的输入信号被施加时对所述第一输出节点的电位电平进行放电。
5.根据权利要求4所述的电平移位器，其中，所述第一放电单元包括被二极管联接到所述第二输出节点的第一晶体管，并且
所述第二放电单元包括被二极管联接到所述第一输出节点的第二晶体管。
6.根据权利要求5所述的电平移位器，其中，所述第一晶体管的漏极联接到所述第二输出节点，所述第一晶体管的源极联接到被施加有所述反相输入信号的节点，并且所述第一晶体管的栅极联接到所述第二输出节点。
7.根据权利要求5所述的电平移位器，其中，所述第二晶体管的漏极联接到所述第一输出节点，所述第二晶体管的源极联接到被施加有所述输入信号的节点，并且所述第二晶体管的栅极联接到所述第一输出节点。
8.一种电平移位器，该电平移位器包括：
上拉单元，所述上拉单元被配置为响应于第一输出节点的电位电平和第二输出节点的电位电平而将内部电源电压提供给所述第一输出节点或所述第二输出节点；
下拉单元，所述下拉单元被配置为响应于输入信号和反相输入信号而将地电压提供给所述第一输出节点或所述第二输出节点；以及
充电单元，所述充电单元被配置为响应于所述输入信号和所述反相输入信号而增大所述第一输出节点的电位电平或所述第二输出节点的电位电平。
9.根据权利要求8所述的电平移位器，其中，所述上拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述第二输出节点的电位电平将所述内部电源电压提供给所述第一输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述第一输出节点的电位电平将所述内部电源电压提供给所述第二输出节点。
10.根据权利要求8所述的电平移位器，其中，所述下拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述输入信号将所述地电压施加到所述第二输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述反相输入信号将所述地电压施加到所述第一输出节点。
11.根据权利要求8所述的电平移位器，其中，所述充电单元包括：
第一充电单元，所述第一充电单元联接到所述第二输出节点，所述第一充电单元在具有外部电源电压的电平的反相输入信号被施加时增大所述第二输出节点的电位电平；以及
第二充电单元，所述第二充电单元联接到所述第一输出节点，所述第二充电单元在具有所述外部电源电压的电平的输入信号被施加时增大所述第一输出节点的电位电平。
12.根据权利要求11所述的电平移位器，其中，所述第一充电单元包括被二极管联接到所述第二输出节点的第一晶体管，并且
所述第二充电单元包括被二极管联接到所述第一输出节点的第二晶体管。
13.根据权利要求12所述的电平移位器，其中，所述第一晶体管的漏极联接到所述第二输出节点，所述第一晶体管的源极联接到被施加有所述反相输入信号的节点，并且所述第一晶体管的栅极联接到所述第二输出节点。
14.根据权利要求12所述的电平移位器，其中，所述第二晶体管的漏极联接到所述第一输出节点，所述第二晶体管的源极联接到被施加有所述输入信号的节点，并且所述第二晶体管的栅极联接到所述第一输出节点。
15.一种存储系统，该存储系统包括：
存储器件，所述存储器件包括内部电路；
存储控制器，所述存储控制器被配置为响应于来自主机的请求而输出用于控制所述存储器件的输入信号；以及
电平移位器，所述电平移位器被配置为将所述输入信号的电平移位，并将经移位的输入信号输出到所述内部电路，
其中，所述电平移位器包括：
上拉单元，所述上拉单元被配置为响应于所述输入信号和反相输入信号将内部电源电压提供给第一输出节点和第二输出节点；
下拉单元，所述下拉单元被配置为响应于所述第一输出节点的电位电平和所述第二输出节点的电位电平而将地电压施加到所述第一输出节点或所述第二输出节点；以及
放电单元，所述放电单元被配置为响应于所述输入信号和所述反相输入信号而对所述第一输出节点的电位电平或所述第二输出节点的电位电平进行放电。
16.根据权利要求15所述的存储系统，其中，所述上拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述输入信号将所述内部电源电压提供给所述第一输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述反相输入信号将所述内部电源电压提供给所述第二输出节点。
17.根据权利要求15所述的存储系统，其中，所述下拉单元包括：
第一晶体管，所述第一晶体管被配置为响应于所述第一输出节点的电位电平将所述地电压施加到所述第二输出节点；以及
第二晶体管，所述第二晶体管被配置为响应于所述第二输出节点的电位电平将所述地电压施加到所述第一输出节点。
18.根据权利要求15所述的存储系统，其中，所述放电单元包括：
第一放电单元，所述第一放电单元联接到所述第二输出节点，所述第一放电单元在具有所述地电压的电平的反相输入信号被施加时对所述第二输出节点的电位电平进行放电；以及
第二放电单元，所述第二放电单元联接到所述第一输出节点，所述第二放电单元在具有所述地电压的电平的输入信号被施加时对所述第一输出节点的电位电平进行放电。
19.根据权利要求18所述的存储系统，其中，所述第一放电单元包括被二极管联接到所述第二输出节点的第一晶体管。
20.根据权利要求18所述的存储系统，其中，所述第二放电单元包括被二极管联接到所述第一输出节点的第二晶体管。
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