TWI390377B - 準位切換器 - Google Patents

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Description

準位切換器
本案係關於一種準位切換器，尤指一種低消耗功率與低傳遞延遲(propagation delay)的準位切換器。
一般來說，準位切換器是使用於具有不同電壓源的電路之間。也就是說，利用準位切換器可使得二個不同電壓源的電路可以進行信號的傳遞。
請參照第一圖，其所繪示為習知準位切換器。該準位切換器包括一第六PMOS電晶體(P6)、一第七PMOS電晶體(P7)、一第六NMOS電晶體(N6)、一第七NMOS電晶體(N7)、一第一反閘(Not gate)10、與一第二反閘20。
該準位切換器屬於交錯連接式準位轉換器(cross coupled level converter，CCLC)的設計。其中，第六PMOS電晶體(P6)與第七PMOS電晶體(P7)源極連接至一高電壓源(VDDH)，第六PMOS電晶體(P6)閘極連接至第七PMOS電晶體(P7)汲極，第七PMOS電晶體(P7)閘極連接至第六PMOS電晶體(P6)汲極。第六NMOS電晶體(N6)汲極連接至第六PMOS電晶體(P6)汲極，第六NMOS電晶體(N6)源極連接至接地端。第七NMOS電晶體(N7)汲極連接至第七PMOS電晶體(P6)汲極，第七NMOS電晶體(N7)源極連接至接地端。再者，第一反閘10連接至一低電壓源(VDDL)，一信號輸入端(IN)連接至第七NMOS電晶體(N7)閘極以及第一反閘10的輸入端，而第一反閘10的輸出端連接至第六NMOS電晶體(N6)閘極。再者，第二反閘20連接至高電壓源(VDDH)，而第七NMOS電晶體(N7)汲極連接至第二反閘20的輸入端，而第二反閘20的輸出端即為信號輸出端(OUT)。
由第一圖的準位切換器可知，信號輸入端(IN)的高準位為低電壓源(VDDL)而低準位為接地電壓；信號輸出端(OUT)的高準位為高電壓源(VDDH)而低準位為接地電壓。當信號輸入端(IN)由低準位改變至高準位時，第六NMOS電晶體(N6)關閉(off)，第七NMOS電晶體(N7)開啟(on)使得第二反閘20接收到低準位而輸出高準位。當信號輸入端(IN)由高準位改變至低準位時，第七NMOS電晶體(N7)關閉(off)，第六NMOS電晶體(N6)開啟(on)，因此，第七PMOS電晶體(P7)開啟，第六PMOS電晶體(P6)關閉，使得第二反閘20接收到高準位而輸出低準位。
上述的準位切換器設計容易但是具有非常多的缺點，例如，交錯連接的第六PMOS電晶體(P6)與第七PMOS電晶體(P7)，在信號輸入端(IN)改變狀態時會產生競賽問題(racing problem)。也就是說，由於競賽問題會導致節點A與節點B到達穩態(steady state)的時間，因此會增加傳遞延遲(propagation delay)，而當競賽問題出現時更會使得準位切換器消耗更多的功率。再者，由上述的說明可知，信號輸入端(IN)由低準位改變至高準位時轉換時間較快，而信號輸入端(IN)由高準位改變至低準位時轉換時間較慢，也就是說，該準位切換器信號轉換的時間會不平衡(non－balance)。
請參照第二圖，其所繪示為美國專利號碼US7145363所揭露的準位切換器。該準位切換器包括一第八PMOS電晶體(P8)、一第九PMOS電晶體(P9)、一第八NMOS電晶體(N8)、一第九NMOS電晶體(N9)、一第十NMOS電晶體(N10)、一第十一NMOS電晶體(N11)、一第三反閘30、一第四反閘40、與一第五反閘50。
該準位切換器屬於交錯連接式準位轉換器(cross coupled level converter，CCLC)的設計。其中，第八PMOS電晶體(P8)與第九PMOS電晶體(P9)源極連接至一高電壓源(VDDH)，第八PMOS電晶體(P8)閘極連接至第九PMOS電晶體(P9)汲極，第九PMOS電晶體(P9)閘極連接至第八PMOS電晶體(P8)汲極。第八NMOS電晶體(N8)汲極連接至第八PMOS電晶體(P8)汲極，第八NMOS電晶體(N8)源極連接至接地端。第九NMOS電晶體(N9)汲極連接至第九PMOS電晶體(P9)汲極，第九NMOS電晶體(N9)源極連接至接地端。第三反閘30輸入端連接至一信號輸入端(IN)，第三反閘30輸出端(節點C)連接至第八NMOS電晶體(N8)閘極以及第四反閘40的輸入端。第四反閘40輸出端(節點D)連接至第九NMOS電晶體(N9)閘極。第五反閘50輸入端連接至第九NMOS電晶體(N9)汲極，而第五反閘50的輸出端即為信號輸出端(OUT)。再者，該準位切換器更包括二輔助上拉元件(auxiliary pull－up device)，第十NMOS電晶體(N10)與第十一NMOS電晶體(N11)。第十NMOS電晶體(N10)閘極連接至節點D，第十NMOS電晶體(N10)汲極連接至高電壓源(VDDH)，第十NMOS電晶體(N10)源極連接至第八PMOS電晶體(P8)汲極。第十一NMOS電晶體(N11)閘極連接至節點C，第十一NMOS電晶體(N11)汲極連接至高電壓源(VDDH)，第十一NMOS電晶體(N11)源極連接至第九PMOS電晶體(P9)汲極。
第二圖的準位切換器是用來解決第一圖準位切換器的競賽問題。也就是說，當信號輸入端(IN)由低準位改變至高準位時，節點C為低準位而節點D為高準位。此時，二輔助上拉元件中的第十NMOS電晶體(N10)開啟使得節點A快速上拉至穩態的高準位。同理，當信號輸入端(IN)由高準位改變至低準位時，節點C為高準位而節點D為低準位。此時，二輔助上拉元件中的第十一NMOS電晶體(N11)開啟使得節點B快速上拉至穩態的高準位。因此，可以解決第一圖準位切換器的競賽問題。然而，由於二輔助上拉元件皆為NMOS電晶體並且直接連接至高電壓源，因此，NMOS電晶體會形成靜電放電(electrostatic discharge，ESD)路徑，使得上拉元件容易損毀。
本發明的目的在於提供一種低消耗功率與低傳遞延遲的準位切換器。
因此，本發明提出一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極連接至該第一PMOS電晶體汲極並且為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；以及，一控制電路，連接至該信號輸入端、該反閘輸出端、以及該第二電壓源，並且當該信號輸入端為該第一高準位且該反閘輸出端為該低準位時，該控制電路的該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位，而當該信號輸入端為該低準位且該反閘輸出端為該第一高準位時，該控制電路的該控制端可關閉該第一PMOS電晶體使得該信號輸出端輸出該低準位。
再者，本發明提出一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極連接至該第一PMOS電晶體汲極並且為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；一第三NMOS電晶體，其閘極連接至該信號輸入端，其汲極連接至該控制端，其源極連接至該參考準位；以及，一漏電流防止單元，設置於該第二電壓源及該參考準位間，當該反閘輸出端為該低準位時，該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位，而當該反閘輸出端為該第一高準位時，該控制端可關閉該第一PMOS電晶體使得該信號輸出端輸出該低準位。
再者，本發明提出一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極連接至該第一PMOS電晶體汲極並且為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；一第三NMOS電晶體，其閘極連接至該信號輸入端，其汲極連接至該控制端，其源極連接至該參考準位；一競賽問題降低單元，連接至該反閘輸出端、該控制端以及該第二電壓源，當該反閘輸出端為該第一高準位時，該控制端可關閉該第一PMOS電晶體使得該信號輸出端輸出該低準位；以及，一漏電流防止單元，設置於該第二電壓源及該參考準位間，當該反閘輸出端為該低準位時，該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位。
請參照第三圖，其所繪示本發明的準位切換器。該準位切換器包括：一反閘100、一控制電路200、一第一PMOS電晶體(P1)與一第一NMOS電晶體(N1)。其中，一信號輸入端(IN)連接至反閘100的輸入端。該反閘100包括：一第二PMOS電晶體(P2)源極連接至一低電壓源(VDDL)，該第二PMOS電晶體(P2)閘極連接至該信號輸入端(IN)。該第二NMOS電晶體(N2)汲極連接至該第二PMOS電晶體(P2)汲極，該第二NMOS電晶體(N2)閘極連接至該信號輸入端(IN)，該第二NMOS電晶體(N2)源極連接至該接地端。再者，由於該反閘100連接至低電壓源(VDDL)並可操作在一第一高準位和一低準位之間。因此，該信號輸入端(IN)可輸入該第一高準位或者該低準位至該反閘100。也就是說，當該反閘100接收該第一高準位時可於反閘100輸出端輸出該低準位；當該反閘接收該低準位時可於反閘100輸出端輸出該第一高準位。再者，該第一高準拉近似於該低電壓源(VDDL)而該低準位近似於一參考準位，例如接地準位。
而該控制電路200連接至該信號輸入端(IN)、反閘100輸出端、以及一高電壓源(VDDH)。該控制電路200可以根據該信號輸入端(IN)、反閘100輸出端上的信號準位來於控制端(C)產生一控制信號。其中，當該信號輸入端(IN)為該第一高準位且該反閘100輸出端為該低準位時，該控制端(C)可輸出該低準位的控制信號用以開啟(turn on)第一PMOS電晶體使得信號輸出端(OUT)輸出一第二高準位；而當該信號輸入端(IN)為該低準位且該反閘100輸出端為第一高準位時，該控制端(C)可輸出一第二高準位的控制信號用以關閉(turn off)第一PMOS電晶體使得信號輸出端(OUT)輸出低準位。其中，該高電壓源(VDDH)大於該低電壓源(VDDL)且該第二高準位近似於該高電壓源(VDDH)而該低準位近似於該參考準位，例如接地準位。
再者，該第一PMOS電晶體(P1)源極連接至該高電壓源(VDDH)，該第一PMOS電晶體(P1)閘極連接至該控制端(C)。該第一NMOS電晶體(N1)汲極連接至該第一PMOS電晶體(P1)汲極並且為一信號輸出端(OUT)，該第一NMOS電晶體(N1)閘極連接至該反閘輸出端，該第一NMOS電晶體(N1)源極連接至該接地端。
根據控制電路200的動作可知，(I)當該信號輸入端(IN)為該第一高準位且該反閘100輸出端為該低準位時，該控制端(C)可輸出該低準位的控制信號。此時，第一PMOS電晶體(P1)開啟而第一NMOS電晶體(N1)關閉使得該信號輸出端(OUT)輸出該第二高準位。(II)而當該信號輸入端(IN)為該低準位且該反閘100輸出端為第一高準位時，該控制端(C)可輸出一第二高準位的控制信號。此時，第一PMOS電晶體(P1)關閉而第一NMOS電晶體(N1)開啟使得該信號輸出端(OUT)輸出該低準位。
請參照第四A圖，其所繪示本發明的準位切換器中控制電路的第一實施例。該控制電路200中的一漏電流防止單元(leakage current preventing unit)240以及一第三NMOS電晶體(N3)。由於反閘100輸出的第一高準位小於第二高準位，因此，當第一PMOS電晶體(P1)必須被關閉且控制端(C)提供第一高準位至第一PMOS電晶體(P1)閘極時，第一PMOS電晶體(P1)必定無法被完全關閉並且會產生漏電流。因此，該漏電流防止單元必須在第一PMOS電晶體(P1)必須被關閉時，提供第二高準位至控制端(C)方能完全地關閉第一PMOS電晶體(P1)並防止漏電流的產生。
再者，該第三NMOS電晶體(N3)閘極連接至信號輸入端(IN)，第三NMOS電晶體(N3)汲極連接至控制端(C)，第三NMOS電晶體(N3)源極連接至接地端。而該漏電流防止單元240包括一第三PMOS電晶體(P3)、一第四PMOS電晶體(P4)、與一第四NMOS電晶體(N4)。其中，第三PMOS電晶體(P3)源極連接至高電壓源(VDDH)。第四PMOS電晶體(P4)源極連接至高電壓源(VDDH)，第四PMOS電晶體(P4)汲極連接至第三PMOS電晶體(P3)閘極，第四PMOS電晶體(P4)閘極連接至第三PMOS電晶體(P3)汲極以及控制端(C)。第四NMOS電晶體(N4)汲極連接至第四PMOS電晶體(P4)汲極，第四NMOS電晶體(N4)源極連接至接地端，第四NMOS電晶體(N4)閘極連接至反閘輸出端。
因此，(I)當該信號輸入端(IN)為該第一高準位且該反閘100輸出端為該低準位時，第三NMOS電晶體(N3)與第四PMOS電晶體(P4)開啟，第四NMOS電晶體(N4)與第三PMOS電晶體(P3)關閉，因此該控制端(C)可輸出該低準位的控制信號。此時，第一PMOS電晶體(P1)開啟而第一NMOS電晶體(N1)關閉使得該信號輸出端輸出該第二高準位。
(II)而當該信號輸入端(IN)為該低準位且該反閘100輸出端為第一高準位時，第四NMOS電晶體(N4)與第三PMOS電晶體(P3)開啟，第三NMOS電晶體(N3)與第四PMOS電晶體(P4)關閉，因此該控制端(C)可輸出一第二高準位的控制信號。此時，第一PMOS電晶體(P1)關閉而第一NMOS電晶體(N1)開啟使得該信號輸出端輸出該低準位。
請參照第四B圖，其所繪示本發明的準位切換器中控制電路的第二實施例。由於控制端(C)由低準位轉換至高準位時會產生競賽問題，因此，第二實施例中的控制電路可以降低競賽問題。該控制電路200包括一競賽問題降低單元(racing problem reducing unit)220、漏電流防止單元(leakage current preventing unit)240以及一第三NMOS電晶體(N3)。
其中，該第三NMOS電晶體(N3)與漏電流防止單元(leakage current preventing unit)240與第一實施例相同，因此不再贅述。該競賽問題降低單元(racing problem reducing unit)220包括一第五NMOS電晶體(N5)。該第五NMOS電晶體(N5)汲極連接至高電壓源(VDDH)，該第五NMOS電晶體(N5)閘極連接至反閘100輸出端，該第五NMOS電晶體(N5)源極連接至控制端(C)。因此，當該信號輸入端(IN)為該低準位且該反閘100輸出端為第一高準位時，由於第五NMOS電晶體(N5)快速開啟，因此，可將該控制端(C)快速上拉至近似第二高準位電壓用以降低和第一NMOS電晶體(N1)同時開啟所造成的競賽問題。
請參照第四C圖，其所繪示本發明的準位切換器中控制電路的第三實施例。由於第二實施例中的第五NMOS電晶體(N5)汲極連接至高電壓源(VDDH)，因此第五NMOS電晶體(N5)會形成靜電放電(electrostatic discharge，ESD)路徑。而第三實施例即可以解決該問題。該控制電路200包括一競賽問題降低單元(racing problem reducing unit)220、漏電流防止單元(leakage current preventing unit)240以及一第三NMOS電晶體(N3)。
其中，該第三NMOS電晶體(N3)與漏電流防止單元(leakage current preventing unit)240與第一實施例相同，因此不再贅述。該競賽問題降低單元(racing problem reducing unit)220包括一第五PMOS電晶體(P5)與一第五NMOS電晶體(N5)。第五PMOS電晶體(P5)源極連接至高電壓源(VDDH)，第五PMOS電晶體(P5)閘極連接至接地端，第五PMOS電晶體(P5)汲極連接至該第五NMOS電晶體(N5)汲極，該第五NMOS電晶體(N5)閘極連接至反閘100輸出端，該第五NMOS電晶體(N5)源極連接至控制端(C)。因此，當該信號輸入端(IN)為該低準位且該反閘100輸出端為第一高準位時，由於且第五PMOS電晶體(P5)已經開啟且第五NMOS電晶體(N5)快速開啟，因此，可將該控制端(C)快速上拉至近似第二高準位電壓用以降低和第一NMOS電晶體(N1)同時開啟所造成的競賽問題，並且由於第五PMOS電晶體(P5)源極連接至高電壓源(VDDH)因此可以防止靜電放電路徑形成。
請參照第五圖，其所繪示為本發明準位切換器與第一圖準位切換器以及第二圖準位切換器的傳遞延遲比較。由第五圖可知，當低電壓源(VDDL)由0.6V增加至1.2V時，所有準位切換器的傳遞延遲皆會下降，而本發明的準位切換器在不同的低電壓源(VDDL)情況之下皆有最小的傳遞延遲。
請參照第六圖，其所繪示為本發明準位切換器與第一圖準位切換器的傳遞延遲比較。由第六圖可知，當高電壓源(VDDH)由1.2V增加至2.2V時，所有準位切換器的傳遞延遲皆會下降，而本發明的準位切換器在不同的高電壓源(VDDH)情況之下皆有最小的傳遞延遲。
請參照第七圖，其所繪示為本發明準位切換器與第一圖準位切換器的速度比較。由第七圖可知，當低電壓源(VDDL)在0.6V時，本發明的準位切換器相較於第一圖的準位切換器可加快約28%的速度。當低電壓源(VDDL)在0.72V時，本發明的準位切換器相較於第一圖的準位切換器可加快約17%的速度。平均來說，本發明的準位切換器相較於第一圖的準位切換器可加快約20%的速度。
請參照第八圖，其所繪示為本發明準位切換器與第一圖準位切換器的功率消耗比較。由第八圖可知，當低電壓源(VDDL)在0.62V時，本發明的準位切換器相較於第一圖的準位切換器可節省最多約5.5%的功率消耗。當低電壓源(VDDL)在0.90V時，本發明的準位切換器相較於第一圖的準位切換器可節省最少約1%的功率消耗。平均來說，本發明的準位切換器相較於第一圖的準位切換器可節省約1.5%的功率消耗。
再者，本發明的準位切換器具備有低消耗功率與低傳遞延遲的特性之外，由於本發明準位切換器的電晶體數目也少於第二圖的準位切換器，因此，在積體電路佈局的面積也可以減少並且降低成本。再者，本發明的實施例中的準位切換器是將信號由低電壓源(VDDL)轉換至高電壓源(VDDH)，然而在此技術領域的人員也可以利用相同的實施例進行信號由高電壓源(VDDH)轉換至低電壓源(VDDL)，其動作原理完全相同不再贅述。
綜上所述，雖然本發明已以較佳實施例說明如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和範圍之內，當可作各種更動與潤飾，因此，本發明的保護範圍當視後附之申請專利範圍所界定者為準。
本案圖式中所包含之各元件列示如下：
10．．．第一反閘
20．．．第二反閘
30．．．第三反閘
40．．．第四反閘
50．．．第五反閘
100．．．反閘
200．．．控制電路
220．．．競賽問題降低單元
240．．．漏電流防止單元
本案得藉由下列圖式及說明，俾得一更深入之了解：第一圖所繪示為習知準位切換器。
第二圖所繪示為美國專利號碼US7145363所揭露的準位切換器。
第三圖所繪示本發明的準位切換器。
第四A圖所繪示本發明的準位切換器中控制電路的第一實施例。
第四B圖所繪示本發明的準位切換器中控制電路的第二實施例。
第四C圖所繪示本發明的準位切換器中控制電路的第三實施例。
第五圖所繪示為本發明準位切換器與第一圖準位切換器以及第二圖準位切換器的傳遞延遲比較。
第六圖所繪示為本發明準位切換器與第一圖準位切換器的傳遞延遲比較。
第七圖所繪示為本發明準位切換器與第一圖準位切換器的速度比較。
第八圖所繪示為本發明準位切換器與第一圖準位切換器的功率消耗比較。
100．．．反閘
200．．．控制電路
220．．．競賽問題降低單元
240．．．漏電流防止單元

Claims (17)

  1. 一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極直接連接至該第一PMOS電晶體汲極，使得該第一PMOS電晶體汲極與該第一NMOS電晶體汲極皆作為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；以及一控制電路，連接至該信號輸入端、該反閘輸出端、以及該第二電壓源，並且當該信號輸入端為該第一高準位且該反閘輸出端為該低準位時，該控制電路的該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位，而當該信號輸入端為該低準位且該反閘輸出端為該第一高準位時，該控制電路的該控制端可關閉該第一PMOS電晶體使得該信號輸出端輸出該低準位。
  2. 如申請專利範圍第1項所述之準位切換器，其中該第一電壓源相異於該第二電壓源。
  3. 如申請專利範圍第1項所述之準位切換器，其中該參考準位為一接地準位。
  4. 如申請專利範圍第1項所述之準位切換器，其中該反閘包括：一第二PMOS電晶體，其源極連接至該第一電壓源，其閘極連接至該信號輸入端；以及一第二NMOS電晶體，其汲極連接至該第二PMOS電晶體汲極且為該反閘輸出端，其閘極連接至該信號輸入端，其源極連接至該參考準位。
  5. 一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極直接連接至該第一PMOS電晶體汲極，使得該第一PMOS電晶體汲極與該第一NMOS電晶體汲極皆作為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；一第三NMOS電晶體，其閘極連接至該信號輸入端，其汲極連接至該控制端，其源極連接至該參考準位；以及一漏電流防止單元，設置於該第二電壓源及該參考準位間，當該反閘輸出端為該低準位時，該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位，而當該反閘輸出端為該第一高準位時，該控制端可關閉該 第一PMOS電晶體使得該信號輸出端輸出該低準位。
  6. 如申請專利範圍第5項所述之準位切換器，其中該第一電壓源相異於該第二電壓源。
  7. 如申請專利範圍第5項所述之準位切換器，其中該參考準位為一接地準位。
  8. 如申請專利範圍第5項所述之準位切換器，其中該漏電流防止單元包括：一第三PMOS電晶體，其源極連接至該第二電壓源；一第四PMOS電晶體，其源極連接至該第二電壓源，其汲極連接至該第三PMOS電晶體閘極，其閘極連接至該第三PMOS電晶體汲極以及該控制端；以及一第四NMOS電晶體，其汲極連接至該第四PMOS電晶體汲極，其源極連接至該參考準位，其閘極連接至該反閘輸出端。
  9. 如申請專利範圍第5項所述之準位切換器，其中該反閘包括：一第二PMOS電晶體，其源極連接至該第一電壓源，其閘極連接至該信號輸入端；以及一第二NMOS電晶體，其汲極連接至該第二PMOS電晶體汲極且為該反閘輸出端，其閘極連接至該信號輸入端，其源極連接至該參考準位。
  10. 一種準位切換器，包括：一反閘，連接於一第一電壓源使得該反閘可操作在一第一高準位和一低準位之間，該反閘輸入端連接至一信號 輸入端；其中，該第一高準位近似於該第一電壓源而該低準位近似於一參考準位；一第一PMOS電晶體，其源極連接至一第二電壓源，其閘極連接至一控制端；一第一NMOS電晶體，其汲極連接至該第一PMOS電晶體汲極並且為一信號輸出端，其閘極連接至該反閘輸出端，其源極連接至該參考準位；一第三NMOS電晶體，其閘極連接至該信號輸入端，其汲極連接至該控制端，其源極連接至該參考準位；以及一競賽問題降低單元，連接至該反閘輸出端、該控制端以及該第二電壓源，當該反閘輸出端為該第一高準位時，該控制端可關閉該第一PMOS電晶體使得該信號輸出端輸出該低準位；一漏電流防止單元，設置於該第二電壓源及該參考準位間，當該反閘輸出端為該低準位時，該控制端可開啟該第一PMOS電晶體使得該信號輸出端輸出一第二高準位。
  11. 如申請專利範圍第10項所述之準位切換器，其中該參考準位為一接地準位。
  12. 如申請專利範圍第10項所述之準位切換器，其中該第二高準位近似於該第二電壓源而該低準位近似於該參考準位。
  13. 如申請專利範圍第10項所述之準位切換器，其中該漏電流防止單元包括：一第三PMOS電晶體，其源極連接至該第二電壓源；一第四PMOS電晶體，其源極連接至該第二電壓源， 其汲極連接至該第三PMOS電晶體閘極，其閘極連接至該第三PMOS電晶體汲極以及該控制端；以及一第四NMOS電晶體，其汲極連接至該第四PMOS電晶體汲極，其源極連接至該參考準位，其閘極連接至該反閘輸出端。
  14. 如申請專利範圍第10項所述之準位切換器，其中該反閘包括：一第二PMOS電晶體，其源極連接至該第一電壓源，其閘極連接至該信號輸入端；以及一第二NMOS電晶體，其汲極連接至該第二PMOS電晶體汲極且為該反閘輸出端，其閘極連接至該信號輸入端，其源極連接至該參考準位。
  15. 如申請專利範圍第10項所述之準位切換器，其中該競賽問題降低單元為一第五NMOS電晶體，其汲極連接至該第二電壓源，其閘極連接至該反閘輸出端，其源極連接至該控制端。
  16. 如申請專利範圍第10項所述之準位切換器，其中該競賽問題降低單元包括：一第五PMOS電晶體，其源極連接至該第二電壓源，以及一第五NMOS電晶體，其汲極連接至該第五PMOS電晶體汲極，其閘極連接至該反閘輸出端，其源極連接至該控制端。
  17. 如申請專利範圍第16項所述之準位切換器，其中該第 五PMOS電晶體，其閘極連接至該參考準位。
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