CN101227181B

CN101227181B - 电位切换器

Info

Publication number: CN101227181B
Application number: CN200810009285XA
Authority: CN
Inventors: 杨智文; 陈省华
Original assignee: Faraday Technology Corp
Current assignee: Faraday Technology Corp
Priority date: 2008-02-03
Filing date: 2008-02-03
Publication date: 2010-07-07
Anticipated expiration: 2028-02-03
Also published as: CN101227181A

Abstract

本发明涉及一种电位切换器，包括：非门，连接于第一电压源使得该非门可操作在第一高电位和低电位之间，该非门输入端连接至信号输入端；第一PMOS晶体管，其源极连接至第二电压源，其栅极连接至控制端；第一NMOS晶体管，其漏极连接至该第一PMOS晶体管漏极并且为信号输出端，其栅极连接至该非门输出端，其源极连接至该参考电位；以及，控制电路，连接至该信号输入端、该非门输出端、以及该第二电压源，并且，该控制电路的该控制端可开启该第一PMOS晶体管使得该信号输出端输出第二高电位，以及关闭该第一PMOS晶体管使得该信号输出端输出该低电位。本发明的电位切换器具备有低消耗功率与低传递延迟的特性。

Description

电位切换器

技术领域

本发明涉及一种电位切换器，特别涉及一种低消耗功率与低传递延迟(propagation delay)的电位切换器。

背景技术

一般来说，电位切换器是使用于具有不同电压源的电路之间。也就是说，利用电位切换器可使得两个不同电压源的电路可以进行信号的传递。

请参照图1，其所绘示为公知电位切换器。该电位切换器包括第六PMOS晶体管(P6)、第七PMOS晶体管(P7)、第六NMOS晶体管(N6)、第七NMOS晶体管(N7)、第一非门(Not gate)10、与第二非门20。

该电位切换器属于交错连接式电位转换器(cross coupled level converter，CCLC)的设计。其中，第六PMOS晶体管(P6)与第七PMOS晶体管(P7)源极连接至高电压源(VDDH)，第六PMOS晶体管(P6)栅极连接至第七PMOS晶体管(P7)漏极，第七PMOS晶体管(P7)栅极连接至第六PMOS晶体管(P6)漏极。第六NMOS晶体管(N6)漏极连接至第六PMOS晶体管(P6)漏极，第六NMOS晶体管(N6)源极连接至接地端。第七NMOS晶体管(N7)漏极连接至第七PMOS晶体管(P6)漏极，第七NMOS晶体管(N7)源极连接至接地端。再者，第一非门10连接至低电压源(VDDL)，信号输入端(IN)连接至第七NMOS晶体管(N7)栅极以及第一非门10的输入端，而第一非门10的输出端连接至第六NMOS晶体管(N6)栅极。再者，第二非门20连接至高电压源(VDDH)，而第七NMOS晶体管(N7)漏极连接至第二非门20的输入端，而第二非门20的输出端即为信号输出端(OUT)。

由图1的电位切换器可知，信号输入端(IN)的高电位为低电压源(VDDL)而低电位为接地电压；信号输出端(OUT)的高电位为高电压源(VDDH)而低电位为接地电压。当信号输入端(IN)由低电位改变至高电位时，第六NMOS晶体管(N6)关闭(off)，第七NMOS晶体管(N7)开启(on)使得第二非门20接收到低电位而输出高电位。当信号输入端(IN)由高电位改变至低电位时，第七NMOS晶体管(N7)关闭(off)，第六NMOS晶体管(N6)开启(on)，因此，第七PMOS晶体管(P7)开启，第六PMOS晶体管(P6)关闭，使得第二非门20接收到高电位而输出低电位。

上述的电位切换器设计容易但是具有非常多的缺点，例如，交错连接的第六PMOS晶体管(P6)与第七PMOS晶体管(P7)在信号输入端(IN)改变状态时会产生竞赛问题(racing problem)。也就是说，由于竞赛问题会导致节点A与节点B到达稳态(steady state)的时间，因此会增加传递延迟(propagationdelay)，而当竞赛问题出现时更会使得电位切换器消耗更多的功率。再者，由上述的说明可知，信号输入端(IN)由低电位改变至高电位时转换时间较快，而信号输入端(IN)由高电位改变至低电位时转换时间较慢，也就是说，该电位切换器信号转换的时间会不平衡(non-balance)。

请参照图2，其所绘示为美国专利号US7145363所公开的电位切换器。该电位切换器包括第八PMOS晶体管(P8)、第九PMOS晶体管(P9)、第八NMOS晶体管(N8)、第九NMOS晶体管(N9)、第十NMOS晶体管(N10)、第十一NMOS晶体管(N11)、第三非门30、第四非门40、与第五非门50。

该电位切换器属于交错连接式电位转换器(cross coupled level converter，CCLC)的设计。其中，第八PMOS晶体管(P8)与第九PMOS晶体管(P9)源极连接至高电压源(VDDH)，第八PMOS晶体管(P8)栅极连接至第九PMOS晶体管(P9)漏极，第九PMOS晶体管(P9)栅极连接至第八PMOS晶体管(P8)漏极。第八NMOS晶体管(N8)漏极连接至第八PMOS晶体管(P8)漏极，第八NMOS晶体管(N8)源极连接至接地端。第九NMOS晶体管(N9)漏极连接至第九PMOS晶体管(P9)漏极，第九NMOS晶体管(N9)源极连接至接地端。第三非门30输入端连接至信号输入端(IN)，第三非门30输出端(节点C)连接至第八NMOS晶体管(N8)栅极以及第四非门40的输入端。第四非门40输出端(节点D)连接至第九NMOS晶体管(N9)栅极。第五非门50输入端连接至第九NMOS晶体管(N9)漏极，而第五非门50的输出端即为信号输出端(OUT)。再者，该电位切换器还包括两个辅助上拉元件(auxiliary pull-up device)，第十NMOS晶体管(N10)与第十一NMOS晶体管(N11)。第十NMOS晶体管(N10)栅极连接至节点D，第十NMOS晶体管(N10)漏极连接至高电压源(VDDH)，第十NMOS晶体管(N10)源极连接至第八PMOS晶体管(P8)漏极。第十一NMOS晶体管(N11)栅极连接至节点C，第十一NMOS晶体管(N11)漏极连接至高电压源(VDDH)，第十一NMOS晶体管(N11)源极连接至第九PMOS晶体管(P9)漏极。

图2的电位切换器是用来解决图1电位切换器的竞赛问题。也就是说，当信号输入端(IN)由低电位改变至高电位时，节点C为低电位而节点D为高电位。此时，两个辅助上拉元件中的第十NMOS晶体管(N10)开启使得节点A快速上拉至稳态的高电位。同理，当信号输入端(IN)由高电位改变至低电位时，节点C为高电位而节点D为低电位。此时，两个辅助上拉元件中的第十一NMOS晶体管(N11)开启使得节点B快速上拉至稳态的高电位。因此，可以解决图1电位切换器的竞赛问题。然而，由于两个辅助上拉元件均为NMOS晶体管并且直接连接至高电压源，因此，NMOS晶体管会形成静电放电(electrostatic discharge，ESD)路径，使得上拉元件容易损毁。

发明内容

本发明的目的在于提供一种低消耗功率与低传递延迟的电位切换器，以克服上述现有技术中的传递延迟与高消耗功率等缺陷。

因此，本发明提出一种电位切换器，包括：非门，连接于第一电压源使得该非门可操作在第一高电位和低电位之间，该非门输入端连接至信号输入端；其中，该第一高电位近似于该第一电压源而该低电位近似于参考电位；第一PMOS晶体管，其源极连接至第二电压源；第一NMOS晶体管，其漏极连接至该第一PMOS晶体管漏极并且为信号输出端，其栅极连接至该非门输出端，其源极连接至该参考电位；以及，控制电路，连接至该信号输入端、该非门输出端、该第一PMOS晶体管栅极以及该第二电压源，并且当该信号输入端为该第一高电位且该非门输出端为该低电位时，该控制电路的控制端可开启该第一PMOS晶体管使得该信号输出端输出第二高电位，而当该信号输入端为该低电位且该非门输出端为该第一高电位时，该控制电路的控制端可关闭该第一PMOS晶体管使得该信号输出端输出该低电位。

如上所述的电位切换器，其中该第一电压源相异于该第二电压源且该参考电位为接地电位。

如上所述的电位切换器，其中该非门包括：第二PMOS晶体管，其源极连接至该第一电压源，其栅极连接至该信号输入端；以及第二NMOS晶体管，其漏极连接至该第二PMOS晶体管漏极且为该非门输出端，其栅极连接至该信号输入端，其源极连接至该参考电位。

再者，本发明提出一种电位切换器，包括：非门，连接于第一电压源使得该非门可操作在第一高电位和低电位之间，该非门输入端连接至信号输入端；其中，该第一高电位近似于该第一电压源而该低电位近似于参考电位；第一PMOS晶体管，其源极连接至第二电压源，其栅极连接至控制端；第一NMOS晶体管，其漏极连接至该第一PMOS晶体管漏极并且为信号输出端，其栅极连接至该非门输出端，其源极连接至该参考电位；第三NMOS晶体管，其栅极连接至该信号输入端，其漏极连接至该控制端，其源极连接至该参考电位；竞赛问题降低单元，连接至该非门输出端、该控制端以及该第二电压源，当该非门输出端为该第一高电位时，该控制端可关闭该第一PMOS晶体管使得该信号输出端输出该低电位；以及，漏电流防止单元，设置于该第二电压源及该参考电位间，当该非门输出端为该低电位时，该控制端可开启该第一PMOS晶体管使得该信号输出端输出第二高电位。

如上所述的电位切换器，其中该参考电位为接地电位且该第二高电位近似于该第二电压源而该低电位近似于该接地电位。

如上所述的电位切换器，其中该漏电流防止单元包括：第三PMOS晶体管，其源极连接至该第二电压源；第四PMOS晶体管，其源极连接至该第二电压源，其漏极连接至该第三PMOS晶体管栅极，其栅极连接至该第三PMOS晶体管漏极以及该控制端；以及第四NMOS晶体管，其漏极连接至该第四PMOS晶体管漏极，其源极连接至该参考电位，其栅极连接至该非门输出端。

如上所述的电位切换器，其中该竞赛问题降低单元为第五NMOS晶体管，其漏极连接至该第二电压源，其栅极连接至该非门输出端，其源极连接至该控制端。

如上所述的电位切换器，其中该竞赛问题降低单元包括：第PMOS晶体管，其源极连接至该第二电压源，以及第 NMOS晶体管，其漏极连接至该第五PMOS晶体管漏极，其栅极连接至该非门输出端，其源极连接至该控制端。

如上所述的电位切换器，其中该第五PMOS晶体管的栅极连接至该参考电位。

因此，本发明的电位切换器具备有低消耗功率与低传递延迟的特性，此外，由于本发明电位切换器的晶体管数目也少于图2的电位切换器，因此，在集成电路布局的面积也可以减少并且降低成本。

附图说明

图1所绘示为公知电位切换器。

图2所绘示为美国专利号US7145363所公开的电位切换器。

图3所绘示本发明的电位切换器。

图4A所绘示为本发明的电位切换器中控制电路的第一实施例。

图4B所绘示为本发明的电位切换器中控制电路的第二实施例。

图4C所绘示为本发明的电位切换器中控制电路的第三实施例。

图5所绘示为本发明电位切换器与图1电位切换器以及图2电位切换器的传递延迟比较。

图6所绘示为本发明电位切换器与图1电位切换器的传递延迟比较。

图7所绘示为本发明电位切换器与图1电位切换器的速度比较。

图8所绘示为本发明电位切换器与图1电位切换器的功率消耗比较。

并且，上述附图中的各附图标记说明如下：

10 第一非门

20 第二非门

30 第三非门

40 第四非门

50 第五非门

100 非门

200 控制电路

220 竞赛问题降低单元

240 漏电流防止单元

具体实施方式

请参照图3，其所绘示本发明的电位切换器。该电位切换器包括：非门100、控制电路200、第一PMOS晶体管(P1)与第一NMOS晶体管(N1)。其中，信号输入端(IN)连接至非门100的输入端。该非门100包括：第二PMOS晶体管(P2)源极连接至低电压源(VDDL)，该第二PMOS晶体管(P2)栅极连接至该信号输入端(IN)。该第二NMOS晶体管(N2)漏极连接至该第二PMOS晶体管(P2)漏极，该第二NMOS晶体管(N2)栅极连接至该信号输入端(IN)，该第二NMOS晶体管(N2)源极连接至该接地端。再者，由于该非门100连接至低电压源(VDDL)并可操作在第一高电位和低电位之间。因此，该信号输入端(IN)可输入该第一高电位或者该低电位至该非门100。也就是说，当该非门100接收该第一高电位时可于非门100输出端输出该低电位；当该非门接收该低电位时可于非门100输出端输出该第一高电位。再者，该第一高电位近似于该低电压源(VDDL)而该低电位近似于参考电位，例如接地电位。

而该控制电路200连接至该信号输入端(IN)、非门100输出端、以及高电压源(VDDH)。该控制电路200可以根据该信号输入端(IN)、非门100输出端上的信号电位来于控制端(C)产生控制信号。其中，当该信号输入端(IN)为该第一高电位且该非门100输出端为该低电位时，该控制端(C)可输出该低电位的控制信号用以开启(turn on)第一PMOS晶体管使得信号输出端(OUT)输出第二高电位；而当该信号输入端(IN)为该低电位且该非门100输出端为第一高电位时，该控制端(C)可输出第二高电位的控制信号用以关闭(turn off)第一PMOS晶体管使得信号输出端(OUT)输出低电位。其中，该高电压源(VDDH)大于该低电压源(VDDL)且该第二高电位近似于该高电压源(VDDH)而该低电位近似于该参考电位，例如接地电位。

再者，该第一PMOS晶体管(P1)源极连接至该高电压源(VDDH)，该第一PMOS晶体管(P1)栅极连接至该控制端(C)。该第一NMOS晶体管(N1)漏极连接至该第一PMOS晶体管(P1)漏极并且为信号输出端(OUT)，该第一NMOS晶体管(N1)栅极连接至该非门输出端，该第一NMOS晶体管(N1)源极连接至该接地端。

根据控制电路200的动作可知，(I)当该信号输入端(IN)为该第一高电位且该非门100输出端为该低电位时，该控制端(C)可输出该低电位的控制信号。此时，第一PMOS晶体管(P1)开启而第一NMOS晶体管(N1)关闭使得该信号输出端(OUT)输出该第二高电位。(II)而当该信号输入端(IN)为该低电位且该非门100输出端为第一高电位时，该控制端(C)可输出第二高电位的控制信号。此时，第一PMOS晶体管(P1)关闭而第一NMOS晶体管(N1)开启使得该信号输出端(OUT)输出该低电位。

请参照第图4A，其所绘示为本发明的电位切换器中控制电路的第一实施例。该控制电路200包括漏电流防止单元(leakage current preventingunit)240以及第三NMOS晶体管(N3)。由于非门100输出的第一高电位小于第二高电位，因此，当第一PMOS晶体管(P1)必须被关闭且控制端(C)提供第一高电位至第一PMOS晶体管(P1)栅极时，第一PMOS晶体管(P1)必定无法被完全关闭并且会产生漏电流。因此，该漏电流防止单元必须在第一PMOS晶体管(P1)必须被关闭时，提供第二高电位至控制端(C)才能完全地关闭第一PMOS晶体管(P1)并防止漏电流的产生。

再者，该第三NMOS晶体管(N3)栅极连接至信号输入端(IN)，第三NMOS晶体管(N3)漏极连接至控制端(C)，第三NMOS晶体管(N3)源极连接至接地端。而该漏电流防止单元240包括第三PMOS晶体管(P3)、第四PMOS晶体管(P4)、与第四NMOS晶体管(N4)。其中，第三PMOS晶体管(P3)源极连接至高电压源(VDDH)。第四PMOS晶体管(P4)源极连接至高电压源(VDDH)，第四PMOS晶体管(P4)漏极连接至第三PMOS晶体管(P3)栅极，第四PMOS晶体管(P4)栅极连接至第三PMOS晶体管(P3)漏极以及控制端(C)。第四NMOS晶体管(N4)漏极连接至第四PMOS晶体管(P4)漏极，第四NMOS晶体管(N4)源极连接至接地端，第四NMOS晶体管(N4)栅极连接至非门输出端。

因此，(I)当该信号输入端(IN)为该第一高电位且该非门100输出端为该低电位时，第三NMOS晶体管(N3)与第四PMOS晶体管(P4)开启，第四NMOS晶体管(N4)与第三PMOS晶体管(P3)关闭，因此该控制端(C)可输出该低电位的控制信号。此时，第一PMOS晶体管(P1)开启而第一NMOS晶体管(N1)关闭使得该信号输出端输出该第二高电位。

(II)而当该信号输入端(IN)为该低电位且该非门100输出端为第一高电位时，第四NMOS晶体管(N4)与第三PMOS晶体管(P3)开启，第三NMOS晶体管(N3)与第四PMOS晶体管(P4)关闭，因此该控制端(C)可输出第二高电位的控制信号。此时，第一PMOS晶体管(P1)关闭而第一NMOS晶体管(N1)开启使得该信号输出端输出该低电位。

请参照第图4B，其所绘示本发明的电位切换器中控制电路的第二实施例。由于控制端(C)由低电位转换至高电位时会产生竞赛问题，因此，第二实施例中的控制电路可以降低竞赛问题。该控制电路200包括竞赛问题降低单元(racing problem reducing unit)220、漏电流防止单元(leakage currentpreventing unit)240以及第三NMOS晶体管(N3)。

其中，该第三NMOS晶体管(N3)与漏电流防止单元(leakage currentpreventing unit)240与第一实施例相同，因此不再赘述。该竞赛问题降低单元(racing problem reducing unit)220包括第五NMOS晶体管(N5)。该第五NMOS晶体管(N5)漏极连接至高电压源(VDDH)，该第五NMOS晶体管(N5)栅极连接至非门100输出端，该第五NMOS晶体管(N5)源极连接至控制端(C)。因此，当该信号输入端(IN)为该低电位且该非门100输出端为第一高电位时，由于第五NMOS晶体管(N5)快速开启，因此，可将该控制端(C)快速上拉至近似第二高电位电压用以降低和第一NMOS晶体管(N1)同时开启所造成的竞赛问题。

请参照第图4C，其所绘示为本发明的电位切换器中控制电路的第三实施例。由于第二实施例中的第五NMOS晶体管(N5)漏极连接至高电压源(VDDH)，因此第五NMOS晶体管(N5)会形成静电放电(electrostatic discharge，ESD)路径。而第三实施例即可以解决该问题。该控制电路200包括竞赛问题降低单元(racing problem reducing unit)220、漏电流防止单元(leakage currentpreventing unit)240以及第三NMOS晶体管(N3)。

其中，该第三NMOS晶体管(N3)与漏电流防止单元(leakage currentpreventing unit)240与第一实施例相同，因此不再赘述。该竞赛问题降低单元(racing problem reducing unit)220包括第五PMOS晶体管(P5)与第五NMOS晶体管(N5)。第五PMOS晶体管(P5)源极连接至高电压源(VDDH)，第五PMOS晶体管(P5)栅极连接至接地端，第五PMOS晶体管(P5)漏极连接至该第五NMOS晶体管(N5)漏极，该第五NMOS晶体管(N5)栅极连接至非门100输出端，该第五NMOS晶体管(N5)源极连接至控制端(C)。因此，当该信号输入端(IN)为该低电位且该非门100输出端为第一高电位时，由于且第五PMOS晶体管(P5)已经开启且第五NMOS晶体管(N5)快速开启，因此，可将该控制端(C)快速上拉至近似第二高电位电压用以降低和第一NMOS晶体管(N1)同时开启所造成的竞赛问题，并且由于第五PMOS晶体管(P5)源极连接至高电压源(VDDH)，因此可以防止静电放电路径形成。

请参照图5，其所绘示为本发明电位切换器与图1电位切换器以及图2电位切换器的传递延迟比较。由图5可知，当低电压源(VDDL)由0.6V增加至1.2V时，所有电位切换器的传递延迟均会下降，而本发明的电位切换器在不同的低电压源(VDDL)情况之下均有最小的传递延迟。

请参照图6，其所绘示为本发明电位切换器与图1电位切换器的传递延迟比较。由图6可知，当高电压源(VDDH)由1.2V增加至2.2V时，所有电位切换器的传递延迟均会下降，而本发明的电位切换器在不同的高电压源(VDDH)情况之下均有最小的传递延迟。

请参照图7，其所绘示为本发明电位切换器与图1电位切换器的速度比较。由图7可知，当低电压源(VDDL)在0.6V时，本发明的电位切换器相较于图1的电位切换器可加快约28％的速度。当低电压源(VDDL)在0.72V时，本发明的电位切换器相较于图1的电位切换器可加快约17％的速度。平均来说，本发明的电位切换器相较于图1的电位切换器可加快约20％的速度。

请参照图8，其所绘示为本发明电位切换器与图1电位切换器的功率消耗比较。由图8可知，当低电压源(VDDL)在0.62V时，本发明的电位切换器相较于图1的电位切换器可节省最多约5.5％的功率消耗。当低电压源(VDDL)在0.90V时，本发明的电位切换器相较于图1的电位切换器可节省最少约1％的功率消耗。平均来说，本发明的电位切换器相较于图1的电位切换器可节省约1.5％的功率消耗。

再者，本发明的电位切换器具备有低消耗功率与低传递延迟的特性之外，由于本发明电位切换器的晶体管数目也少于图2的电位切换器，因此，在集成电路布局的面积也可以减少并且降低成本。再者，本发明的实施例中的电位切换器是将信号由低电压源(VDDL)转换至高电压源(VDDH)，然而本技术领域人员也可以利用相同的实施例进行信号由高电压源(VDDH)转换至低电压源(VDDL)，其动作原理完全相同不再赘述。

综上所述，虽然本发明已以较佳实施例说明如上，但是其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围之内，当可作各种改动与润饰，因此，本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims

1.一种电位切换器，包括：

非门，连接于第一电压源使得该非门能够操作在第一高电位和低电位之间，该非门输入端连接至信号输入端；其中，该第一高电位近似于该第一电压源而该低电位近似于参考电位；

第一PMOS晶体管，其源极连接至第二电压源；

第一NMOS晶体管，其漏极连接至该第一PMOS晶体管漏极并且为信号输出端，其栅极连接至该非门输出端，其源极连接至该参考电位；以及

控制电路，连接至该信号输入端、该非门输出端、该第一PMOS晶体管栅极以及该第二电压源，并且当该信号输入端为该第一高电位且该非门输出端为该低电位时，该控制电路的控制端能够开启该第一PMOS晶体管使得该信号输出端输出第二高电位，而当该信号输入端为该低电位且该非门输出端为该第一高电位时，该控制电路的控制端能够关闭该第一PMOS晶体管使得该信号输出端输出该低电位。

2.如权利要求1所述的电位切换器，其中该第一电压源相异于该第二电压源且该参考电位为接地电位。

3.如权利要求1所述的电位切换器，其中该非门包括：

第二PMOS晶体管，其源极连接至该第一电压源，其栅极连接至该信号输入端；以及第二NMOS晶体管，其漏极连接至该第二PMOS晶体管漏极且为该非门输出端，其栅极连接至该信号输入端，其源极连接至该参考电位。

4.一种电位切换器，包括：

第一PMOS晶体管，其源极连接至第二电压源，其栅极连接至控制端；

第一NMOS晶体管，其漏极连接至该第一PMOS晶体管漏极并且为信号输出端，其栅极连接至该非门输出端，其源极连接至该参考电位；

第三NMOS晶体管，其栅极连接至该信号输入端，其漏极连接至该控制端，其源极连接至该参考电位；

竞赛问题降低单元，连接至该非门输出端、该控制端以及该第二电压源，当该非门输出端为该第一高电位时，该控制端能够关闭该第一PMOS晶体管使得该信号输出端输出该低电位；以及

漏电流防止单元，设置于该第二电压源及该参考电位间，当该非门输出端为该低电位时，该控制端能够开启该第一PMOS晶体管使得该信号输出端输出第二高电位。

5.如权利要求4所述的电位切换器，其中该参考电位为接地电位且该第二高电位近似于该第二电压源而该低电位近似于该接地电位。

6.如权利要求4所述的电位切换器，其中该漏电流防止单元包括：

第三PMOS晶体管，其源极连接至该第二电压源；

第四PMOS晶体管，其源极连接至该第二电压源，其漏极连接至该第三PMOS晶体管栅极，其栅极连接至该第三PMOS晶体管漏极以及该控制端；以及

第四NMOS晶体管，其漏极连接至该第四PMOS晶体管漏极，其源极连接至该参考电位，其栅极连接至该非门输出端。

7.如权利要求4所述的电位切换器，其中该非门包括：

第二PMOS晶体管，其源极连接至该第一电压源，其栅极连接至该信号输入端；以及

第二NMOS晶体管，其漏极连接至该第二PMOS晶体管漏极且为该非门输出端，其栅极连接至该信号输入端，其源极连接至该参考电位。

8.如权利要求4所述的电位切换器，其中该竞赛问题降低单元为第五NMOS晶体管，其漏极连接至该第二电压源，其栅极连接至该非门输出端，其源极连接至该控制端。

9.如权利要求4所述的电位切换器，其中该竞赛问题降低单元包括：

第五PMOS晶体管，其源极连接至该第二电压源；以及

第五NMOS晶体管，其漏极连接至该第五PMOS晶体管漏极，其栅极连接至该非门输出端，其源极连接至该控制端。

10.如权利要求9所述的电位切换器，其中该第五PMOS晶体管的栅极连接至该参考电位。