CN100581061C - 低电压互补金属氧化物半导体制作的三态缓冲器 - Google Patents
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Abstract
一种低电压互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)制作的三态缓冲器(Tri-State Buffer)，包括逻辑装置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中，当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。
Description
技术领域
本发明有关于一种低电压互补金属氧化物半导体(Complementary MetalOxide Semiconductors，CMOS)制作的缓冲器(Buffer)，且特别是有关于一种CMOS制作的三态缓冲器(Tri-State Buffer)。
背景技术
请参照图1，其表示传统的低电压互补金属氧化物半导体制作缓冲器的电路图。缓冲器100包括偏置装置102及开关装置104。偏置装置102接收输入信号Vin，并根据输入信号Vin控制晶体管T5及T6的控制信号VG5及VG6。而偏置装置102更于输入信号Vin为高电压电平时，经由晶体管T1-T4将控制信号VG5偏置至特定电压电平，使晶体管T5的栅极氧化层(OxideLayer)的上的电压小于低电压互补金属氧化物半导体制作晶体管的栅极氧化层上的电压。而晶体管T5及T6分别根据控制信号VG5及VG6来将输出端104a的电压电平偏置为电压Vo1及接地电压的电压电平，并将输出端104a的电压作为输出信号Vout。电压Vo1例如为缓冲器100的最高电压电平。然，缓冲器100具有若干缺点。
缓冲器100的输出端104a仅具有高电压及接地电压电平两种状态，亦即在任何时间点中驱动晶体管T5及T6其中一晶体管启用导通而持续地有直流电流的产生。如此，使得缓冲器100因持续地产生电流而较为耗电。另外，当欲将控制信号VG5由最高电压电平放电至低电压电平时，因放电路径上的晶体管T3及T4必须和晶体管T1来对控制信号VG5偏置，使得晶体管T3及T4的尺寸受限，进而使得对控制信号VG5放电的放电电流受限。如此，将使得控制信号VG5的电压电平下降时间(Falling Time)较长，而使得开关装置104易产生误动作。
发明内容
有鉴于此，本发明的目的就是在提供一种低电压互补金属氧化物半导体(Complementary Metal Oxide Semiconductors，CMOS)制作的三态缓冲器(Tri-State Buffer)，可有效地解决传统缓冲器因输出端无高阻抗状态而较为耗电，及偏置装置中仅具有一条放电路径，而容易造成控制信号的下降时间过长而使产生误动作的问题。
根据本发明的目的，提出一种低电压CMOS制作的三态缓冲器，应用于低电压制作的集成电路。低电压CMOS制作的三态缓冲器包括逻辑装置、偏置装置及开关装置。逻辑装置包括第一逻辑单元、第二逻辑单元及第三逻辑单元。第一逻辑单元接收启用信号，并对启用信号进行非(NOT)逻辑运算以产生反相启用信号。第二逻辑单元接收输入信号及启用信号，并对输入信号及启用信号进行与(AND)逻辑运算以产生第一控制信号。第三逻辑单元接收输入信号及反相启用信号，并对输入信号及反相启用信号进行或非(NOR)逻辑运算以产生第二控制信号。偏置装置接收第一控制信号，根据第一控制信号来控制第三控制信号的电压电平，并输出第三控制信号。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端，使输出端的电压电平分别等于第一及第二外部电压端的电压电平。其中，当启用信号非启用时，第二及第三控制信号同时为非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。
为让本发明的上述目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合附图，详细说明如下：
附图说明
图1表示传统的低电压互补金属氧化物半导体制作缓冲器的电路图。
图2表示依照本发明的一实施例的低电压CMOS制作的三态缓冲器的方块图。
图3A表示图2的缓冲器200的一较佳实施方式的详细电路图。
图3B表示图3A的缓冲器300的相关信号时序图。
主要元件符号说明
100、200、300：缓冲器
102、204、304：偏置装置
104、206、306：开关装置
T1-T6、TN1-TN8、TP1-TP4：晶体管
Vin、IN：输入信号
Vout、Out：输出信号
Vo1：电压
VG5、VG6、SC1、SC2、SC3：控制信号
200a、300a：输出端
202、302：逻辑装置
208、210、212、308、310、312：逻辑单元
308a、310b：非门
310a：与非门
312a：或非门
314：放电装置
EN：启用信号
ENB：反相启用信号
Vo1’、Vo2：外部电压端
Vi1、Vi2：内部电压
VCC：高电压电平
具体实施方式
一种低电压互补金属氧化物半导体(Complementary Metal OxideSemiconductor，CMOS)制作的三态缓冲器(Tri-State Buffer)，包括逻辑装置、偏置装置及开关装置。逻辑装置接收输入信号及启用信号并据以产生第一控制信号及第二控制信号。偏置装置接收第一控制信号，并据以控制第三控制信号的信号电平。开关装置接收第二及第三控制信号，并分别于第二及第三控制信号启用时耦接输出端至第一外部电压端及第二外部电压端。其中，当启用信号非启用时，第二及第三控制信号同时非启用，使得输出端同时与第一及第二外部电压端浮接(Floating)，并使输出端处于高阻抗状态。
请参照图2，其表示依照本发明的一实施例的低电压CMOS制作的三态缓冲器的方块图。缓冲器200包括：逻辑装置202、偏置装置204及开关装置206。逻辑装置202包括逻辑单元208、210及212。逻辑单元208用以接收启用信号EN，并对启用信号进行非(NOT)逻辑运算以产生反相启用信号ENB。逻辑单元210接收输入信号IN及启用信号EN，并对输入信号IN及启用信号EN进行与(AND)逻辑运算以产生控制信号SC1。逻辑单元212接收输入信号IN及反相启用信号ENB，并对输入信号IN及反相启用信号ENB进行或非(NOR)逻辑运算以产生控制信号SC2。
偏置装置204接收控制信号SC1，并根据控制信号SC1来控制控制信号SC3的电压电平。偏置装置204还输出控制信号SC3。开关装置接收控制信号SC2及SC3，并分别于控制信号SC2及SC3启用时，将缓冲器200的输出端200a耦接至外部电压端Vo1’及Vo2，使输出端200a的电压电平分别等于外部电压端Vo1’及Vo2的电压电平。本实施例的外部电压端Vo1’的电压电平例如为系统的最高电压电平，而外部电压端Vo2的电压电平例如为接地电压电平。
其中，当启用信号EN非启用时，控制信号SC2及SC3亦为非启用，使得输出端200a同时与外部电压端Vo1’及Vo2浮接(Floating)，使输出端200a处于高阻抗(High Impedance)状态。
请参照图3A及图3B，图3A表示图2的缓冲器200的一较佳实施方式的详细电路图，图3B表示图3A的缓冲器300的相关信号时序图。在本实施方式缓冲器300中，偏置装置304及开关装置306以低电压CMOS制作来实现，其中所包括的P型金属氧化物半导体晶体管及N型金属氧化物半导体晶体管的栅极(Gate)氧化层(Oxide Layer)的耐压均例如为2.6伏特(Volt)。
逻辑单元308包括一非门(NOT Gate)308a。非门308a接收启用信号EN，并对启用信号EN进行非逻辑运算产生反相启用信号ENB。逻辑单元310包括与非门(NAND Gate)310a及非门310b。逻辑单元310以与非门310a接收启用信号EN及输入信号IN，并将与非门310a的输出信号再经由非门310b后输出，以对启用信号EN及输入信号IN进行与逻辑运算来产生控制信号SC1。逻辑单元312包括或非门(NOR Gate)312a。或非门312a接收反相启用信号ENB及输入信号IN，并对反相启用信号ENB及输入信号IN进行或非逻辑运算来产生控制信号SC2。
其中，当启用信号EN为启用时，控制信号SC1与SC2的信号电平互为反相；当启用信号EN为非启用时，控制信号SC1与SC2的信号电平均为低电平。其中启用信号EN的启用电平例如为高电压电平。
偏置装置304包括晶体管TP1、TN1及TN2，在本实施方法中，TP1为P型金属氧化物半导体晶体管，TN1及TN2为N型金属氧化物半导体晶体管。晶体管TP1、TN1及TN2彼此串联地连接于外部电压端Vo1’及接地电压端之间，晶体管TP1的漏极(Drain)与TN1的漏极相互耦接，以输出控制信号SC3。而晶体管TP1、TN1及TN2的栅极(Gate)分别接收内部电压Vi1、Vi2及控制信号SC1，其中内部电压Vi1及Vi2驱动晶体管TP1及TN1恒为启用。如此，晶体管TP1、TN1及TN2根据控制信号SC1来产生控制信号SC3，而控制信号SC3的信号电平与控制信号SC1例如为反相。而偏置装置304还包括晶体管TP2，和晶体管TP1并联，用以提升控制信号SC3的电压电平至接近外部电压端Vo1’的电压电平。
开关装置306包括晶体管TP3、TP4、TN3及TN4。晶体管TP3与TP4例如为P型金属氧化物半导体晶体管，晶体管TN3与TN4例如为N型金属氧化物半导体晶体管。晶体管TP3与TP4串联地连接于外部电压端Vo1’及输出端300a之间，而晶体管TP3及TP4的栅极分别接收控制信号SC3及内部电压Vi1，其中内部电压Vi1驱动晶体管TP4恒为启用。如此，晶体管TP3及TP4于控制信号SC3为低信号电平时，将输出端300a耦接至外部电压端Vo1’，使输出端300a的输出信号Out等于外部电压端Vo1’的电压电平；而晶体管TP3及TP4于控制信号SC3为高信号电平时，将输出端300a与外部电压端Vo1’浮接。晶体管TN3与TN4串联地连接于外部电压端Vo2及输出端之间，而同理可推得晶体管TN3及TN4于控制信号SC2为高信号电平时将输出端300a耦接至外部电压端Vo2，使输出信号Out等于外部电压端Vo2的电压电平；而晶体管TN3及TN4于控制信号SC2为低信号电平时，将输出端300a与外部电压端Vo2浮接。
如此，当启用信号EN为启用，而输入信号IN为低电压电平时，控制信号SC2及SC3分别为外部电压端Vo1’的高电压电平及高电压电平VCC，以分别启用晶体管TN4及非启用晶体管TP3。在本实施例中，高电压电平VCC等于2伏特。此时，输出信号Out的电平为低电压电平。而当启用信号EN为启用，而输入信号IN为高电压电平时，控制信号SC2及SC3为低电压电平，以分别非启用晶体管TN4及启用晶体管TP3。此时，输出信号Out的电平为高电压电平。而当启用信号EN为非启用时，无论输入信号IN为高电压电平或低电压电平，控制信号SC2及SC3分别为低信号电平及高信号电平。此时，控制信号SC2及SC3分别非启用晶体管TN4及TP3，使得输出端300a与外部电压端Vo2及输出端300a与外部电压端Vo1’同时为浮接。如此，输出端300a将被控制在高阻抗状态，而本实施例的缓冲器300为具有高阻抗状态的三态缓冲器。
本实施例的缓冲器300还包括一放电装置314，接收控制信号SC1及SC3，并根据控制信号SC1来对控制信号SC3进行放电。放电装置314包括：晶体管TN5、TN6及放电电容，其中TN5及TN6例如为N型金属氧化物半导体晶体管，放电电容为N型金属氧化物半导体晶体管TN7的栅极氧化层(Oxide Layer)电容为例作说明。晶体管TN5及TN6彼此串联地耦接于偏置装置304中晶体管TP2的漏极及节点NT1之间，晶体管TN5的栅极及漏极分别接收内部电压Vi2及控制信号SC3。其中，内部电压Vi2用以持续地启用晶体管TN5。晶体管TN6的栅极接收控制信号SC1，而晶体管TN5及TN6于控制信号SC1启用时等效地形成一条放电路径以产生放电电流对控制信号SC3放电。
晶体管TN7的栅极耦接至节点NT1，而晶体管TN7的源极及漏极相互耦接以接收接地电压电平。如此，以晶体管TN7的栅极氧化层电容来作为耦接至晶体管T2的源极的放电电容。如此，对控制信号SC3进行放电的放电电流将用以对放电电容进行充电，使得节点NT1的电压电平提升。而当节点NT1与控制信号SC3的电压电平接近时，放电路径因两端的电压电平接近而中断。这样一来，可经由放电电容的机制避免控制信号SC3的电压电平降到接近接地电压电平。
放电装置314还包括晶体管TN8，其例如为N型金属氧化物半导体晶体管。晶体管T4的栅极接收反相启用信号ENB，源极及漏极分别耦接至节点NT1及接地电压电平。如此，当启用信号EN为非启用时，反相启用信号ENB将启用晶体管TN8，以将放电电容中所储存的电荷经由晶体管TN8放电至接地电压电平，使包括晶体管TN5及TN6的放电路径及放电电容可于下一次启用信号EN启用时进行操作。
在本实施例中，偏置装置304的晶体管TP1、TN1及TN2的长宽比例如经过设计以用来对控制信号SC1的最低电压电平进行偏置。当控制信号SC1为高电压电平，而晶体管TP1、TN1及TN2全数导通时，晶体管TP1、TN1及TN2将控制信号SC3的信号电平偏置在控制信号SC3的最低电压电平。如此，晶体管TP3栅极-源极电压的最大值限制为小于晶体管TP3的栅极氧化层(OxideLayer)耐压2.6伏特。如此，控制信号SC3可避免晶体管TP3的栅极氧化层(Oxide Layer)上的电压高于其耐压2.6伏特而发生坏损。而在放电装置314中所设计的放电电容机制亦用以避免控制信号SC3的电压电平过低而使晶体管TP3栅极氧化层的上的电压高于其耐压的情形产生。
而同理可推得，内部电压Vi1的电压电平的偏置电平可启用晶体管TP1及TP4而同时使其的栅极-源极电压小于低电压制作的晶体管耐压。如此，以启用晶体管TP1、TP4，且同时避免发生晶体管TP1、TP4的氧化层上的电压高于其耐压的问题。而内部电压Vi2及控制信号SC2亦具有相似的设计，其中内部电压Vi2及控制信号SC2的最高电压电平亦等于高电压VCC。如此，可使晶体管TN1、TN3及TN4的栅极-源极电压小于或等于高电压VCC，而达到与上述晶体管TP1TP3及TP4相似的效果。
本实施例中虽以晶体管TN7的栅极氧化层电容来实现放电装置314中的放电电容，然而，放电电容并不局限于为晶体管的栅极氧化层电容，而亦可为其他结构。而本实施例中虽以偏置装置304及开关装置306的电路结构为例作说明，然，本实施例的缓冲器300不局限于包括偏置装置304及开关装置306的结构，而更可为其他实作电路的结构。而本发明的逻辑单元308、310及312亦不限于本实施例中所公开的结构。
本发明的低电压CMOS制作的三态缓冲器设置一逻辑装置来接收输入信号及启用信号。本发明的低电压CMOS制作的三态缓冲器并于启用信号为非启用电平时，将第一控制信号及第三控制信号的信号电平同时控制在非启用电平，使得输出端处于高阻抗状态。如此，本发明的低电压CMOS制作的三态缓冲器可有效地改善传统低电压CMOS制作的缓冲器的输出端无高阻抗状态而较为耗电的问题。
本发明的低电压CMOS制作的三态缓冲器更设置一放电装置，以根据第一控制信号来对第三控制信号进行放电。如此，本发明的低电压CMOS制作的三态缓冲器可缩短第三控制信号的信号电平的下降时间(Falling Time)，而可有效地改善传统低电压CMOS制作的缓冲器容易因第三控制信号的下降时间过长而使得开关装置产生产生误动作的问题。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明。任何所属技术领域中的普通技术人员，在不脱离本发明的精神和范围的情况下，可进行各种更动与修改。因此，本发明的保护范围以所提出的权利要求的范围为准。
Claims (9)
1.一种低电压互补金属氧化物半导体(CMOS)制作的三态缓冲器，应用于低电压互补金属氧化物半导体制作的集成电路，该三态缓冲器接收一启用信号，并具有一输出端，当该启用信号非启用时，该输出端处于高阻抗状态，该三态缓冲器包括：
一逻辑装置，接收一输入信号及该启用信号，并根据该输入信号及该启用信号产生一第一控制信号及一第二控制信号；
一偏置装置，接收该第一控制信号，根据该第一控制信号来控制一第三控制信号的信号电平，并输出该第三控制信号；以及
一开关装置，接收该第二及该第三控制信号，并分别于该第二及该第三控制信号启用时，耦接该输出端至一第一外部电压端及一第二外部电压端，使该输出端的信号电平分别等于该第一及该第二外部电压端的电压电平；
一放电装置，接收该第一控制信号及该第三控制信号，并根据该第一控制信号来对该第三控制信号进行放电，以缩短该第三控制信号的信号电平下降时间，
其中，当该启用信号非启用时，该第二及该第三控制信号均为非启用，使该输出端同时与该第一及该第二外部电压端浮接，并使该输出端处于高阻抗状态，以及该逻辑装置包括：
一第一逻辑单元，接收该启用信号，并对该启用信号进行非(NOT)逻辑运算以产生一反相启用信号；
一第二逻辑单元，接收该输入信号及该启用信号，并对该输入信号及该启用信号进行与(AND)逻辑运算以产生该第一控制信号；及
一第三逻辑单元，接收该输入信号及该反相启用信号，并对该输入信号及该反相启用信号进行或非(NOR)逻辑运算以产生该第二控制信号。
2.如权利要求1所述的三态缓冲器，其中该放电装置包括：
一第一N型金属氧化物半导体晶体管，漏极(Drain)接收该第三控制信号，栅极接收一第一内部电压，该第一内部电压用以持续地启用该第一N型金属氧化物半导体晶体管；
一第二N型金属氧化物半导体晶体管，漏极与该第一N型金属氧化物半导体晶体管的源极耦接，栅极接收该第一控制信号，该第二N型金属氧化物半导体晶体管根据该第一控制信号与该第一N型金属氧化物半导体晶体管形成一放电路径来对该第三控制信号进行放电；及
一放电电容，一端耦接至该第二N型金属氧化物半导体晶体管的源极，另一端接收接地电压电平；
其中，该放电电容于该放电路径将该第三控制信号放电至接近一固定电压电平时中断该放电路径，以避免该第三控制信号的信号电平经由该放电路径放电至接近接地电压电平。
3.如权利要求2所述的三态缓冲器，其中该放电电容为一第三N型金属氧化物半导体晶体管的栅极氧化层电容，该第三N型金属氧化物半导体晶体管的源极与漏极相互耦接以接收接地电压电平，栅极与该第二N型金属氧化物半导体晶体管的源极耦接。
4.如权利要求2所述的三态缓冲器，其中该放电装置还包括：
一第四N型金属氧化物半导体晶体管，漏极耦接至该第二N型金属氧化物半导体晶体管的源极，源极接收接地电压电平，栅极接收该反相启用信号；
其中，当该启用信号非启用时，该反相启用信号启用该第四N型金属氧化物半导体晶体管，以经由该第四N型金属氧化物半导体晶体管放电该放电电容中所储存的电荷至接地电压电平。
5.如权利要求1所述的三态缓冲器，其中该开关装置包括：
一第一P型金属氧化物半导体晶体管及一第二P型金属氧化物半导体晶体管，该第一及该第二P型金属氧化物半导体晶体管的栅极分别接收该第三控制信号及一第二内部电压，该第二内部电压用以持续地启用该第二P型金属氧化物半导体晶体管，该第一及该第二P型金属氧化物半导体晶体管的源极及漏极彼此串联地连接于该第一外部电压端及该输出端之间；
其中，该第一及该第二P型金属氧化物半导体晶体管根据该第三控制信号将该第一外部电压端耦接至该输出端。
6.如权利要求5所述的三态缓冲器，其中该偏置装置用以控制该第三控制信号的信号电平，使该第一P型金属氧化物半导体晶体管的栅极氧化层上的电压小于该第一P型金属氧化物半导体晶体管的栅极氧化层耐压。
7.如权利要求1所述的三态缓冲器，其中该开关装置包括：
一第五N型金属氧化物半导体晶体管及一第六N型金属氧化物半导体晶体管，该第五及该第六N型金属氧化物半导体晶体管的栅极分别接收该第二控制信号及该第一内部电压，该第一内部电压用以持续地启用该第六N型金属氧化物半导体晶体管，该第五及该第六N型金属氧化物半导体晶体管的源极及漏极彼此串联地连接于该第二外部电压端及该输出端之间；
其中，该第五及该第六N型金属氧化物半导体晶体管根据该第二控制信号将该第二外部电压端耦接至该输出端。
8.如权利要求7所述的三态缓冲器，其中该第三逻辑单元更用以控制该第二控制信号的信号电平，使得该第五N型金属氧化物半导体晶体管的栅极氧化层上的电压小于该第五N型金属氧化物半导体晶体管的栅极氧化层耐压。
9.如权利要求7所述的三态缓冲器，其中该偏置装置包括：
一第三P型金属氧化物半导体晶体管，源极耦接至该第一外部电压端，漏极接收该第三控制信号，栅极接收该第二内部电压，该第二内部电压用以持续地启用该第三P型金属氧化物半导体晶体管，该第三P型金属氧化物半导体晶体管用以持续地偏置该第三控制信号的信号电平为该第一外部电压端的电压电平；
一第四P型金属氧化物半导体晶体管，源极耦接至该第一外部电压端，漏极及栅极均与该第三P型金属氧化物半导体晶体管的漏极耦接以接收该第三控制信号，该第四P型金属氧化物半导体晶体管用以根据该第三控制信号来偏置该第三控制信号的信号电平为该第一外部电压端的电压电平；
一第七N型金属氧化物半导体晶体管及一第八N型金属氧化物半导体晶体管，该第七及该第八N型金属氧化物半导体晶体管的栅极分别接收该第一控制信号及该第一内部电压，该第一内部电压用以持续地启用该第七N型金属氧化物半导体晶体管，该第七及该第八N型金属氧化物半导体晶体管的源极及漏极彼此串联地连接于该第三P型金属氧化物半导体晶体管的漏极及接地电压电平之间，该第三P型金属氧化物半导体晶体管、该第七及该第八N型金属氧化物半导体晶体管根据该第一控制信号来对该第三控制信号的信号电平进行偏置，使该第一P型金属氧化物半导体晶体管的氧化层上的电压小于该第一P型金属氧化物半导体晶体管的氧化层耐压。
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