CN219372408U - 一种上电复位电路和集成电路 - Google Patents

Abstract

本实用新型公开一种上电复位电路和集成电路，上电复位电路包括第一控制单元、第二控制单元、充电单元和输出缓冲单元，在电源端正常供电时，第一控制单元导通，第二控制单元导通，充电单元充电；若电源电压小于正常工作电压，则第二控制单元不导通，充电单元停止充电；在充电单元的第一端的电压低于电压阈值时，输出处于复位状态的上电复位信号，在充电单元的第一端的电压不低于电压阈值时，输出处于非复位状态的上电复位信号。由于在电源电压小于正常工作电压，且充电单元的第一端的电压不低于电压阈值时，上电复位信号保持非复位状态，从而在电源电压出现向下的毛刺时，上电复位信号处于非复位状态，从而不会影响集成电路的正常工作。

Description

一种上电复位电路和集成电路

技术领域

本实用新型涉及电子电路技术领域，特别涉及一种上电复位电路和集成电路。

背景技术

目前，很多集成电路都包括上电复位电路，上电复位电路的作用为在保证给集成电路施加电源电压之后，短时间内产生一个处于复位状态(POR＝0)的上电复位信号，该复位信号用于将集成电路内部的模拟模块和数字模块初始化至初始状态。当给集成电路施加的电源电压稳定后，上电复位信号变为非复位状态(POR＝1)，集成电路开始工作。

如图1a所示，为相关技术中提供的一种电源电压的曲线示意图，如图1b所示，为相关技术中提供的一种上电复位信号的曲线示意图，从图1a中可以看出，电源电压在t1时刻开始上升，在t2时刻电源电压达到稳定状态，从图1b中可以看出，在t3时刻，上电复位信号由复位状态转变为非复位状态。

图1a中示出的电源电压为理想状态下的电源电压，但是在一些应用场景下，电源电压可能存在不稳定的状态，比如，由于受到其他信号的干扰而时不时的出现一些向下的毛刺，如图2a所示，为相关技术中提供的一种电源电压出现向下的毛刺的曲线示意图，电源电压在t4时刻出现向下的毛刺，持续(t5-t4)时长，在t5时刻电源电压恢复到稳定状态，如图2b所示，为相关技术提供的另一种上电复位信号的曲线示意图，从图2b中可以看出，在t4时刻，上电复位信号切换为复位状态，在t5时刻，上电复位信号切换为非复位状态。

综上所述，当电源电压出现向下的毛刺时，可能导致上电复位电路输出一个POR＝0的脉冲，从而使集成电路被复位到初始状态，影响集成电路的正常工作。

实用新型内容

本实用新型提供一种上电复位电路和集成电路，用以解决在正常供电的过程中，当电源电压不稳定，导致上电复位电路输出处于复位状态的上电复位信号，使集成电路被复位到初始状态，影响集成电路的正常工作的问题。

第一方面，本申请实施例提供一种上电复位电路，所述上电复位电路包括：第一控制单元、第二控制单元、充电单元以及输出缓冲单元；

所述第一控制单元、所述第二控制单元和所述充电单元依次串联连接在电源端和接地端之间，在所述电源端正常供电时，所述第一控制单元导通，所述第二控制单元导通，所述充电单元充电；在所述电源端正常供电的过程中，若电源电压小于正常工作电压，所述第二控制单元不导通，断开所述电源端到所述充电单元之间的通路，充电单元停止充电；

所述输出缓冲单元的输入端与所述充电单元的第一端电连接，所述输出缓冲单元的输出端输出上电复位信号；在所述充电单元的第一端的电压低于预设的电压阈值时，输出处于复位状态的上电复位信号；在所述充电单元的第一端的电压不低于所述电压阈值时，输出处于非复位状态的上电复位信号。

在一种可能的实现方式中，所述充电单元停止充电后，所述第二控制单元断开所述充电单元的第一端到所述电源端的回灌通路，所述输出缓冲单元保持输出所述处于非复位状态的上电复位信号。

在一种可能的实现方式中，所述第一控制单元包括第一开关管；

所述第一开关管的第一端作为所述第一控制单元的第一端，与所述电源端电连接，所述第一开关管的第二端作为所述第一控制单元的第二端，与所述第二控制单元的第一端电连接，所述第一开关管的控制端作为所述第一控制单元的控制端，与所述接地端电连接。

在一种可能的实现方式中，所述第一开关管为PMOS管；

所述PMOS管的源极作为所述第一开关管的第一端，所述PMOS管的漏极作为所述第一开关管的第二端，所述PMOS管的栅极作为所述第一开关管的控制端。

在一种可能的实现方式中，所述第二控制单元包括第二开关管；

所述第二开关管的第一端作为所述第二控制单元的第一端，所述第二开关管的第二端作为所述第二控制单元的第二端，与所述充电单元的第一端和所述输出缓冲单元的输入端连接，所述第二开关管的控制端作为所述第二控制单元的控制端，与所述电源端连接。

在一种可能的实现方式中，所述第二开关管为第一NMOS管；

所述第一NMOS管的漏极作为所述第二开关管的第一端，所述第一NMOS管的源极作为所述第二开关管的第二端，所述第一NMOS管的栅极作为所述第二开关管的控制端。

在一种可能的实现方式中，所述充电单元包括电容；

所述电容的一端作为所述充电单元的第一端，所述电容的另一端作为所述充电单元的第二端。

在一种可能的实现方式中，所述输出缓冲单元包括第一反相器和第二反相器；

所述第一反相器的输入端作为所述输出缓冲单元的输入端，所述第一反相器的输出端与所述第二反相器的输入端电连接；

所述第二反相器的输出端作为所述输出缓冲单元的输出端。

在一种可能的实现方式中，所述电路还包括第三控制单元；

所述第三控制单元的第一端与所述充电单元的第一端电连接，所述第三控制单元的第二端与所述第三控制单元的控制端和所述充电单元的第二端电连接，所述第三控制单元，用于为所述充电单元放电。

在一种可能的实现方式中，所述第三控制单元包括第三开关管；

所述第三开关管的第一端作为所述第三控制单元的第一端，所述第三开关管的第二端作为所述第三控制单元的第二端，所述第三开关管的控制端作为所述第三控制单元的控制端。

在一种可能的实现方式中，所述第三开关管为第二NMOS管；

所述第二NMOS管的漏极作为所述第三开关管的第一端，所述第二NMOS管的源极作为所述第三开关管的第二端，所述第二NMOS管的栅极作为所述第三开关管的控制端。

第二方面，本申请实施例提供一种集成电路，包括如第一方面任一所述的上电复位电路。

本实用新型有益效果如下：

本申请实施例提供的上电复位电路和集成电路，其中，上电复位电路包括第一控制单元、第二控制单元、充电单元和输出缓冲单元，在电源端正常供电时，第一控制单元导通，第二控制单元导通，充电单元充电；在电源端正常供电的过程中，如果电源电压小于正常工作电压，则第二控制单元不导通，断开电源端与充电单元之间的通路，充电单元停止充电，在充电单元的第一端的电压低于预设的电压阈值时，输出处于复位状态的上电复位信号，在充电单元的第一端的电压不低于电压阈值时，输出处于非复位状态的上电复位信号。由于在电源电压小于正常工作电压时，充电单元停止充电，并且在充电单元的第一端的电压不低于预设的电压阈值时，输出处于非复位状态的上电复位信号，从而在电源电压出现向下的毛刺时，集成电路不会被复位到初始状态，不会影响集成电路的正常工作，进而提高集成电路的性能。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1a为相关技术提供的一种电源电压的曲线示意图；

图1b为相关技术提供的一种上电复位信号的曲线示意图；

图2a为相关技术提供的一种电源电压出现向下的毛刺的曲线示意图；

图2b为相关技术提供的另一种上电复位信号的曲线示意图；

图3为本申请实施例提供的一种上电复位电路的结构示意图；

图4为本申请实施例提供的另一种上电复位电路的结构示意图；

图5为本申请实施例提供的一种上电复位电路的电路示意图；

图6为本申请实施例提供的一种电压变化的曲线示意图；

图7为本申请实施例提供的一种集成电路的结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型作进一步地详细描述，显然，所描述的实施例仅仅是本实用新型一部份实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本实用新型保护的范围。

为了克服相关技术存在的当电源电压不稳定，导致上电复位电路输出PRO＝0的脉冲，使集成电路被复位到初始状态，影响集成电路的正常工作的问题，本申请实施例提供一种上电复位电路，如图3所示，上电复位电路包括：第一控制单元31、第二控制单元32、充电单元33以及输出缓冲单元34；

第一控制单元31、第二控制单元32和充电单元33依次串联连接在电源端VDD和接地端Gnd之间，在电源端VDD正常供电时，第一控制单元31导通，第二控制单元32导通，充电单元33充电；在电源端VDD正常供电的过程中，若电源电压Vdd小于正常工作电压，第二控制单元32不导通，断开电源端VDD与充电单元33之间的通路，充电单元33停止充电；

输出缓冲单元34的输入端与充电单元的第一端电连接，输出缓冲单元34的输出端输出上电复位信号POR；在充电单元33的第一端的电压低于预设的电压阈值时，输出处于复位状态的上电复位信号POR；在充电单元33的第一端的电压不低于电压阈值时，输出处于非复位状态的上电复位信号POR。

本申请实施例中，上电复位电路包括第一控制单元、第二控制单元、充电单元和输出缓冲单元，在电源端正常供电时，第一控制单元导通，第二控制单元导通，充电单元充电；在电源端正常供电的过程中，如果电源电压小于正常工作电压，则第二控制单元不导通，断开电源端与充电单元之间的通路，充电单元停止充电，在充电单元的第一端的电压低于预设的电压阈值时，输出处于复位状态的上电复位信号，在充电单元的第一端的电压不低于电压阈值时，输出处于非复位状态的上电复位信号。由于在电源电压小于正常工作电压时，充电单元停止充电，并且在充电单元的第一端的电压不低于预设的电压阈值时，输出处于非复位状态的上电复位信号，从而在电源电压出现向下的毛刺时，集成电路不会被复位到初始状态，不会影响集成电路的正常工作，进而提高集成电路的性能。

其中，电源电压Vdd为电源端VDD输出的电压。

在具体实施中，充电单元33停止充电后，第二控制单元32断开充电单元33的第一端与电源端VDD的回灌通路，输出缓冲单元34保持输出处于非复位状态的上电复位信号POR。

本申请实施例，在充电单元33停止充电后，第二控制单元32断开充电单元33的第一端与电源端VDD的回灌回路，从而可以防止充电单元33的第一端的电压倒灌至电源端VDD，防止降低充电单元33的第一端的电压，以使充电单元33的第一端的电压不低于电压阈值，进而使输出缓冲单元34保持输出处于非复位状态的上电复位信号POR，集成电路不会在正常工作的状态下被复位到初始状态，不会影响集成电路的正常工作，提高集成电路的性能。

本申请实施例中，第一控制单元31在第一控制单元31的控制端的控制下，导通或断开第一控制单元31的第一端和第一控制单元31的第二端之间的通路；第二控制单元32在控制端的控制下，导通或断开第二控制单元32的第一端和第二控制单元32的第二端之间的通路。

当第一控制单元31的第一端和第一控制单元31的第二端之间的通路导通，且第二控制单元32的第一端和第二控制单元32的第二端之间的通路导通时，电源端VDD为充电单元33充电，当第二控制单元32的第一断和第二控制单元32的第二端之间的通路断开时，停止为充电单元33充电。

需要说明的是，本申请实施例中的电压阈值是预先设定好的，具体设定方式可以基于输出缓冲单元34的具体结构确定，下面会进行详细说明。

在一种实施例中，如图4所示，本申请实施例提供的上电复位电路，还可以包括第三控制单元35；

第三控制单元35的第一端与充电单元33的第一端电连接，第三控制单元35的第二端与第三控制单元35的控制端和充电单元33的第二端电连接，第三控制单元35，用于为充电单元33放电。

本申请实施例，电源端VDD在为集成电路提供电源电压之前，电源电压为0V，第二控制单元32的第一端和第二控制单元32的第二端之间的通路为断开状态，第三控制单元35的第一端和第三控制单元35的第二端之间的通路为导通状态，此时，如果充电单元33的第一端的电压大于0，则充电单元33中存储的电能通过第三控制单元35泄放，直到充电单元33的第一端的电压等于0为止。

本申请实施例中，电源端VDD在为集成电路提供电源电压之前，通过第三控制单元35为充电单元33放电，从而可以在电源端VDD为集成电路提供电源电压时，保证充电单元33的第一端的电压由0开始升高，从而可以提高输出的上电复位信号的准确性。

在具体实施中，第一控制单元31可以包括第一开关管，第一开关管的第一端作为第一控制单元31的第一端，与电源端VDD电连接，第一开关管的第二端作为充电第一控制单元31的第二端，与第二控制单元32的第一端电连接，第一开关管的控制端作为充电第一控制单元31的控制端，与接地端Gnd电连接。

如图5所示，第一开关管可以为PMOS管P1；PMOS管P1的源极作为第一开关管的第一端，也即第一控制单元31的第一端，PMOS管P1的漏极作为第一开关管的第二端，也即第一控制单元31的第二端，PMOS管P1的栅极作为第一开关管的控制端，也即第一控制单元31的控制端。

在具体实施中，第二控制单元32可以包括第二开关管，第二开关管的第一端作为第二控制单元32的第一端，第二开关管的第二端作为第二控制单元32的第二端，与充电单元33的第一端电连接，第二开关管的控制端作为第二控制单元32的控制端，与电源端VDD电连接。

如图5所示，第二开关管可以为第一NMOS管N1；第一NMOS管N1的漏极作为第二开关管的第一端，即第二控制单元32的第一端，第一NMOS管N1的源极作为第二开关管的第二端，即第二控制单元32的第二端，第一NMOS管N1的栅极作为第二开关管的控制端，即第二控制单元32的控制端。

在具体实施中，第三控制单元35包括第三开关管；第三开关管的第一端作为第三控制单元35的第一端，第三开关管的第二端作为第三控制单元35的第二端，第三开关管的控制端作为第三控制单元35的控制端。

如图5所示，第三开关管可以为第二NMOS管N2；第二NMOS管N2的漏极作为第三开关管的第一端，即第三控制单元35的第一端，第二NMOS管N2的源极作为第三开关管的第二端，即第三控制单元35的第二端，第二NMOS管N2的栅极作为第三开关管的控制端，即第三控制单元35的控制端。

在具体实施中，如图5所示，充电单元33包括电容C；电容C的一端作为充电单元33的第一端，电容C的另一端作为充电单元33的第二端。

如图5所示，输出缓冲单元34包括第一反相器INV1和第二反相器INV2；

第一反相器INV1的输入端作为输出缓冲单元34的输入端，第一反相器INV1的输出端与第二反相器INV2的输入端电连接；第二反相器INV2的输出端作为输出缓冲单元34的输出端。

从图5中可以看出，PMOS管P1的源极与电源端VDD电连接，PMOS管P1的漏极与第一NMOS管的漏极电连接，PMOS管P1的栅极与接地端Gnd电连接；第一NMOS管N1的源极与第二NMOS管的漏极、电容C的一端和第一反相器INV1的输入端电连接，第一NMOS管N1的栅极与电源端VDD电连接；第二NMOS管N2的源极与接地端Gnd电连接，第二NMOS管的栅极与接地端Gnd电连接；电容C的另一端与接地端Gnd电连接；第一反相器INV1的输出端与第二反相器INV2的输入端电连接；第二反相器INV2的输出端作为输出缓冲单元的输出端，也即上电复位电路的输出端，用于输出上电复位信号POR，其中，上电复位信号POR有两种状态，复位状态和非复位状态，当POR＝0时，为上电复位信号POR的复位状态，当POR＝1时，为上电复位信号POR的非复位状态。

在实施中，PMOS管P1导电沟道的宽度大于PMOS管导电沟道的长度，也可以说，PMOS管P1导电沟道的宽度远小于PMOS管导电沟道的长度，使PMOS管P1等效为一个阻值较大的电阻。

下面基于图5，对本申请实施例提供的上电复位电路的工作原理进行详细说明：

在为集成电路提供电源电压之前，电源端VDD输出的电源电压为0V，如果电容C的一端的电压Vcap大于0，则由于电容C的一端与第二NMOS管N2的漏极电连接，且，第二NMOS管N2的漏极与接地端Gnd之间存在一个寄生反向PN结，因此，电容C的一端的电荷将被该反向PN结的漏电流缓慢泄放掉，最终电容C的一端的电荷变为0，即Vcap为0。

在为集成电路提供电源电压的过程中，电源端VDD输出的电源电压从0V上升到正常工作电压，也就是集成电路正常工作时的电压，此时，第一NMOS管N1的栅极为高电平，第一NMOS管N1导通；PMOS管P1的栅极与接地端Gnd电连接，即，PMOS管P1的栅极为低电平，PMOS管P1的源极为高电平，因此，PMOS管P1导通，且等效为一个阻值较大的电阻。此时，会有一个流经PMOS管P1和第一NMOS管N1的充电电流为电容C进行充电，使电容C的一端的电压Vcap从0V开始慢慢上升。当Vcap上升到第一反相器INV1的翻转阈值电压之前，第一反相器INV1输出高电平，第二反相器INV2输出低电平，即上电复位信号POR＝0，上电复位信号处于复位状态，对集成电路进行复位，使得集成电路中的模拟模块和数字模块被初始化至初始状态。当Vcap上升至高于第一反相器INV1的翻转阈值电压之后，第一反相器INV1输出低电平，第二反相器INV2输出高电平，即上电复位信号POR＝1，上电复位信号处于非复位状态，复位结束，集成电路开始正常工作。最终，Vcap将被充电到Vdd-Vthn，其中，Vdd为电源端VDD输出的电压，Vthn为第一NMOS管N1的阈值电压。

需要说明的是，本申请实施例中的翻转阈值电压即上述实施例中的电压阈值。

当电源端VDD输出的电源电压受到干扰而出现一个向下的毛刺时，第一NMOS管N1的栅极电压降低，第一NMOS管N1截止，电容C的一端与PMOS管的漏极之间的通路断开，即使此时Vcap大于Vdd，由于第一NMOS管N1截止，Vcap上的电荷将无法通过第一PMOS管P1泄露流走，而第二NMOS管N2的控制端一直接地，所以一直不导通，而通过其寄生的反向PN结的漏电流很小，所以Vcap仅仅只是非常缓慢的下降，从而Vcap基本保持不变，由于第二NMOS管N2漏极的寄生反向PN结存在一个非常微小的反向漏电流，所以Vcap仅仅只是会非常缓慢的下降，只要保证在电源毛刺结束之前，即，电源电压Vdd恢复到正常之前，漏电流不足以将Vcap泄放到第一反相器INV1的翻转阈值电压之下，第一反相器INV1和第二反相器INV2均不会发生翻转，即上电复位信号POR将一直保持高电平，不会影响电源毛刺的影响。

如图6所示，为本申请实施例提供的一种电压变化的曲线示意图。图6中，V1为第一反相器INV1和第二反相器INV2的翻转阈值电压。

在t1时刻，电源端VDD开始提供电源电压Vdd，电容C的电容电压Vcap由0V开始上升，第一反相器INV1输出高电平，上电复位信号POR为低电平，在t2时刻，电源电压Vdd达到稳定状态，在t1到t2时刻之间，第一反相器INV1输出电压跟随电源电压Vdd的上升而上升，在t2到t3时刻之间，电源电压达到稳定，则第一反相器INV1稳定输出高电平，在t3时刻，Vcap大于第一反相器INV1的翻转阈值电压，第一反相器INV1输出低电平，上电复位信号POR为高电平。

在t4时刻，电源电压出现向下的毛刺，即电源电压小于集成电路正常工作的工作电压，此时Vcap缓慢下降，Vcap虽然在缓慢下降，但是只要Vcap大于第一反相器INV1的翻转阈值电压，则第一反相器INV1保持输出低电平，因此，上电复位信号POR保持输出高电平，在t5时刻，电源电压向下的毛刺小时，即，电源电压恢复到集成电路正常工作的工作电压，由于此时Vcap依旧大于第一反相器INV1的翻转阈值电压，因此，在整个毛刺期间，上电复位信号一直为高电平。其中，在t4到t5时刻之间，由于电源电压减小，所以，第一反相器INV1的输入电压跟随电源电压出现小范围的波动，使上电复位信号也出现小范围的下降，但是整体上还是维持在高电平。

基于相同的构思，本申请实施例还提供一种集成电路，该集成电路包括如上述人鱼所述的上电复位电路。该集成电路解决问题的原理和本申请实施例提供的上电复位电路解决问题的原理相同，重复之处不再赘述。

在具体实施中，如图7所示，本申请实施例提供的一种集成电路除了包括上述所述的上电复位电路81外，还可以包括模拟模块82和数字模块83，其中，上电复位电路81向模拟模块82和数字模块83提供上电复位信号POR。

模拟模块82和数字模块83的具体结构可以参照现有技术中提供的电路结构，主要说明的是，在相关技术中，在集成电路中，需要上电复位信号的模拟模块和数字模块均适用本申请实施例，此处不再一一列举。

尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。

显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。

Claims (12)

1.一种上电复位电路，其特征在于，所述上电复位电路包括：第一控制单元、第二控制单元、充电单元以及输出缓冲单元；

所述第一控制单元、所述第二控制单元和所述充电单元依次串联连接在电源端和接地端之间，在所述电源端正常供电时，所述第一控制单元导通，所述第二控制单元导通，所述充电单元充电；在所述电源端正常供电的过程中，若电源电压小于正常工作电压，所述第二控制单元不导通，断开所述电源端到所述充电单元之间的通路，充电单元停止充电；

所述输出缓冲单元的输入端与所述充电单元的第一端电连接，所述输出缓冲单元的输出端输出上电复位信号；在所述充电单元的第一端的电压低于预设的电压阈值时，输出处于复位状态的上电复位信号；在所述充电单元的第一端的电压不低于所述电压阈值时，输出处于非复位状态的上电复位信号。

2.如权利要求1所述的电路，其特征在于，所述充电单元停止充电后，所述第二控制单元断开所述充电单元的第一端到所述电源端的回灌通路，所述输出缓冲单元保持输出所述处于非复位状态的上电复位信号。

3.如权利要求1所述的电路，其特征在于，所述第一控制单元包括第一开关管；

所述第一开关管的第一端作为所述第一控制单元的第一端，与所述电源端电连接，所述第一开关管的第二端作为所述第一控制单元的第二端，与所述第二控制单元的第一端电连接，所述第一开关管的控制端作为所述第一控制单元的控制端，与所述接地端电连接。

4.如权利要求3所述的电路，其特征在于，所述第一开关管为PMOS管；

所述PMOS管的源极作为所述第一开关管的第一端，所述PMOS管的漏极作为所述第一开关管的第二端，所述PMOS管的栅极作为所述第一开关管的控制端。

5.如权利要求3所述的电路，其特征在于，所述第二控制单元包括第二开关管；

所述第二开关管的第一端作为所述第二控制单元的第一端，所述第二开关管的第二端作为所述第二控制单元的第二端，与所述充电单元的第一端和所述输出缓冲单元的输入端连接，所述第二开关管的控制端作为所述第二控制单元的控制端，与所述电源端连接。

6.如权利要求5所述的电路，其特征在于，所述第二开关管为第一NMOS管；

所述第一NMOS管的漏极作为所述第二开关管的第一端，所述第一NMOS管的源极作为所述第二开关管的第二端，所述第一NMOS管的栅极作为所述第二开关管的控制端。

7.如权利要求5所述的电路，其特征在于，所述充电单元包括电容；

所述电容的一端作为所述充电单元的第一端，所述电容的另一端作为所述充电单元的第二端，与所述接地端连接。

8.如权利要求1所述的电路，其特征在于，所述输出缓冲单元包括第一反相器和第二反相器；

所述第一反相器的输入端作为所述输出缓冲单元的输入端，所述第一反相器的输出端与所述第二反相器的输入端电连接；

所述第二反相器的输出端作为所述输出缓冲单元的输出端。

9.如权利要求1～8任一所述的电路，其特征在于，所述电路还包括第三控制单元；

所述第三控制单元的第一端与所述充电单元的第一端电连接，所述第三控制单元的第二端与所述第三控制单元的控制端和所述充电单元的第二端电连接，所述第三控制单元，用于为所述充电单元放电。

10.如权利要求9所述的电路，其特征在于，所述第三控制单元包括第三开关管；

所述第三开关管的第一端作为所述第三控制单元的第一端，所述第三开关管的第二端作为所述第三控制单元的第二端，所述第三开关管的控制端作为所述第三控制单元的控制端。

11.如权利要求10所述的电路，其特征在于，所述第三开关管为第二NMOS管；

所述第二NMOS管的漏极作为所述第三开关管的第一端，所述第二NMOS管的源极作为所述第三开关管的第二端，所述第二NMOS管的栅极作为所述第三开关管的控制端。

12.一种集成电路，其特征在于，包括如权利要求1～11任一所述的上电复位电路。