KR100453084B1

KR100453084B1 - 반도체 집적회로장치

Info

Publication number: KR100453084B1
Application number: KR10-2001-0053284A
Authority: KR
Inventors: 도카이요이치
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-09-05
Filing date: 2001-08-31
Publication date: 2004-10-22
Also published as: US20020027450A1; KR20040060881A; TW503612B; KR100535346B1; KR20020019390A; JP3702159B2; US6696858B2; JP2002076882A

Abstract

본 발명은, 레벨시프트 전의 전압(Vdd)과 레벨시프트 후의 전압(Vcc)의 전압비 "Vcc/Vdd"를 크게 한 경우에도 충분히 동작하는 것이 가능한 레벨시프트회로를 구비한 반도체 집적회로장치를 제공하는 것이다.

본 발명은, Vss-Vdd 레벨의 진폭을 갖는 입력신호(D)가 입력되는 입력노드 및 Vss-Vcc 레벨의 진폭을 갖는 출력신호(Q)가 출력되는 출력노드를 갖춘 레벨시프트회로(f1~f4)와, 출력노드를 충전하는 커런트미러회로(f9~f12), 입력신호(D)가 반전할 때부터 출력신호(Q)가 반전할 때까지의 동안 커런트미러회로를 동작시키는 스위치회로(f5~f8)를 구비하는 것을 특징으로 하고 있다.

Description

반도체 집적회로장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은 반도체 집적회로장치, 특히 레벨시프트회로에 관한 것이다.

도 24는 종래의 레벨시프트회로(4트랜지스터형)를 나타낸 회로도이다.

도 24에 나타낸 바와 같이, 레벨시프트회로는 입력신호(D,ND:ND는 D의 상보신호)를 받는 입력측 NMOS(f1 및 f3)와, NMOS(f1)에 캐스케이드 접속된 출력측 PMOS(f4) 및, NMOS(f3)에 캐스케이드 접속된 출력측 PMOS(f2)로 구성된다.

이와 같은 레벨시프트회로의 반전동작은 NMOS(f3)의 드레인 전압(출력신호(Q)) 및 NMOS(f1)의 드레인 전압(출력신호(NQ):NQ는 Q의 상보신호))을 각각 반전시켜 출력신호(Q)를 받는 PMOS(f4)와, 반전출력신호(NQ)를 게이트로 받는 PMOS(f2)의 온/오프가 반전하는 것으로 종료한다. 이 반전동작, 특히 그 초기의 단계에서는 NMOS(f1,f3)의 드레인전류 중 반전하여 온으로 되는 쪽의 드레인전류를 PMOS(f2, f4) 중 반전하여 오프로 되는 쪽으로 흐르는 드레인전류보다도 충분히 크게 할 필요가 있다.

구체적으로는, 반전동작의 초기단계에서 NMOS(f1 혹은 f3)의 드레인전류(Id1)와, 이에 캐스케이드 접속된 PMOS(f4 혹은 f2)의 드레인전류(Id2)의 사이에는 적어도 하기 조건 (1)이 필요하게 된다.

｜Id1(Vgs=Vdd-Vss)｜≥｜Id2(Vgs=Vss-Vcc)｜ ...(1)

환언하면, 하기 조건 (2)에서는 레벨시프트회로는 동작하지 않는다.

｜Id1(Vgs=Vdd-Vss)｜<｜Id2(Vgs=Vss-Vcc)｜ ...(2)

예컨대, 입력신호(D,ND)의 최고전압(Vdd)을 NMOS(f1,f3)의 문턱전압 부근까지 떨어뜨린 경우에는 NMOS(f1 혹은 f3)의 드레인전류(Id1)가 감소하여, 상기 조건 (1)을 만족하기 어렵게 되어, 레벨시프트회로가 동작하지 않게 된다.

이와 같이, 레벨시프트회로를 충분히 동작시키기 위해서는 상기 조건 (1)을 만족할 필요가 있다.

또한, 출력신호(Q,NQ)의 최고전압(Vcc:Vcc>Vdd)을 높인 경우에는 PMOS(f4 혹은 f2)의 드레인전류(Id2)가 증가하여, 마찬가지로 상기 조건 (1)을 만족하기 어렵게 되어, 레벨시프트회로가 동작하지 않게 된다.

여기서, 종래에는 상기 조건 (1)을 만족시키기 위해, NMOS(f1,f3), PMOS(f2,f4)의 소자 사이즈를 크게 한다는 방법이 실시되고 있다. 예컨대, NMOS(f1,f3)에서는 그 게이트 폭(W)을 넓히고, PMOS(f2,f4)에서는 그 게이트 길이(L)를 길게 한다. 이에 의해, NMOS(f1,f3)의 구동능력이 높아지고, 드레인전류(Id1)는 크게 된다. 반대로 드레인전류(Id2)는 작게 할 수 있다.

또한, 상기 조건 (1)을 만족시키기 위해, 도 25에 나타낸 바와 같은 6트랜지스터형의 레벨시프트회로도 고려되고 있다.

도 25에 나타낸 6트랜지스터형의 레벨시프트회로에서는 PMOS(f13) 혹은 PMOS(f14)가 반전동작의 초기단계에서 PMOS(f2 혹은 f4)의 소스에 대한 전위의 공급을 억제한다. 이에 따라, 도 24에 나타낸 4트랜지스터형의 레벨시프트회로에 비해서 반전동작의 초기단계에서 드레인전류(Id2)를 작게 할 수 있도록 되어 있다.

종래의 레벨시프트회로에서는 입력신호(D,ND)의 전압(Vdd)을 낮게, 또는 출력신호(Q,NQ)의 전압(Vcc)을 높게 하는 등으로 하여 레벨시프트 전의 전압(Vdd)과 레벨시프트 후의 전압(Vcc)의 전압비 "Vcc/Vdd"를 크게 한 경우, 레벨시프트회로가 동작되지 않게 된다는 문제가 있다.

여기서, 이 문제를 해결하기 위해서 레벨시프트회로를 구성하는 MOSFET의 소자 사이즈를 크게 하는 방법을 실시하고 있다.

그러나, 반도체 집적회로장치의 분야에서는 미세화나 고집적화라는 요구가 있어, MOSFET의 소자 사이즈를 크게 한다는 방법만으로 상기 조건 (1)을 만족시키는 것에는 한계가 있다.

또한, 6트랜지스터형의 레벨시프트회로도 고려되고 있다. 이 6트랜지스터형의 레벨시프트회로에서는 4트랜지스터형의 레벨시프트회로에 비해서 반전동작의 초기단계에서 드레인전류(Id2)를 작게 할 수 있어, 상기 조건 (1)을 만족하기 쉽게 된다.

그러나, 6트랜지스터형의 레벨시프트회로는, 기본적으로 반전동작의 초기단계에서 PMOS(f4 혹은 f2)의 소스에 대한 전류의 공급을 억제할 뿐이므로, 한계는 남아 있게 된다.

본 발명은 상기 문제를 감안하여 이루어진 것으로, 그 목적은 레벨시프트 전의 전압과 레벨시프트 후의 전압의 전압비를 크게 한 경우에도 충분히 동작하는 것이 가능한 레벨시프트회로를 구비한 반도체 집적회로장치를 제공하는 것이다.

도 1은 본 발명의 제1실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 2는 본 발명의 제1실시형태에 따른 레벨시프트회로에 의한 효과를 나타낸 도면,

도 3a~ 도 3b는 각각 신호 파형도,

도 4는 본 발명의 제2실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 5는 본 발명의 제3실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 6은 본 발명의 제3실시형태에 따른 레벨시프트회로에 의한 효과를 나타낸 도면,

도 7은 본 발명의 제4실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 8은 본 발명의 제5실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 9는 본 발명의 제6실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 10은 본 발명의 제7실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 11은 본 발명의 제8실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 12는 본 발명의 제9실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 13은 본 발명의 제10실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 14는 본 발명의 제11실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 15는 본 발명의 제12실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 16은 본 발명의 제13실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 17은 본 발명의 제14실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 18은 본 발명의 제15실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 19는 본 발명의 제16실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 20은 본 발명의 제17실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 21은 본 발명의 제18실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 22는 본 발명의 제19실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 23은 본 발명의 제20실시형태에 따른 레벨시프트회로를 나타낸 회로도,

도 24는 종래의 레벨시프트회로(4트랜지스터형)를 나타낸 회로도,

도 25는 종래의 레벨시프트회로(6트랜지스터형)를 나타낸 회로도,

도 26은 종래의 레벨시프트회로(4트랜지스터형)를 나타낸 회로도,

도 27은 종래의 레벨시프트회로(6트랜지스터형)를 나타낸 회로도이다.

<참조부호의 설명>

f1~f14 - 트랜지스터,

D - 입력신호(Vss-Vdd 레벨),

ND - 반전(상보)입력신호(Vss-Vdd 레벨),

Q - 출력신호(Vss-Vcc 레벨),

ND - 반전(상보)출력신호(Vss-Vcc 레벨).

상기 목적을 달성하기 위한 본 발명에 따른 반도체 집적회로장치는, 입력노드에 입력된 제1진폭을 가진 입력신호를, 상기 제1진폭과 다른 제2진폭을 가진 출력신호로 레벨시프트해서 출력노드로부터 출력하는 레벨시프트회로와; 상기 출력노드를 충전 혹은 방전하는 커런트미러회로 및; 상기 입력신호가 반전할 때부터 상기 출력신호가 반전할 때까지의 동안에 상기 커런트미러회로에 의한 불필요한 소비전류를 적게 하면서 상기 입력신호가 작은 영역에서도 동작할 수 있도록 하기 위해, 상기 입력신호의 반전을 검지해서 온되는 제1스위치와, 상기 출력신호의 반전을 검지해서 오프되는 제2스위치를 포함하는 스위치회로;를 구비하여 구성된 것을 특징으로 하고 있다.

(실시형태)

이하, 본 발명의 1실시형태를 도면을 참조로 설명한다. 설명에 있어서, 도면에 걸쳐서 동일한 부분에는 동일한 참조부호를 붙인다.

(제1실시형태)

도 1은 본 발명의 제1실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 1에 나타낸 바와 같이, 트랜지스터(f1,f2,f3,f4)는 Vss-Vdd 레벨의 진폭을 갖는 입력신호(D,ND)를 Vss-Vcc 레벨의 진폭을 갖는 출력신호(Q,NQ)로 레벨시프트하는 레벨시프트회로를 구성한다. 전위(Vcc)는 고전위전원, 전위(Vss)는 저전위전원(예컨대, 0V), 전위(Vdd)는 전위(Vcc)와 전위(Vss)의 중간 전위이다. 또한, 입력신호(ND)는 입력신호(D)에 상보한 상보입력신호, 예컨대 입력신호(D)의 역상신호 또는 입력신호(D)를 인버터에 의해 반전시킨 반전신호이다. 또한, 출력신호(NQ)는 출력신호(Q)에 상보한 상보출력신호, 예컨대 출력신호(Q)의 역상신호이다.

본 제1실시형태에서는 트랜지스터(f1,f3)는 각각 N채널형 MOSFET(이하, NMOS로 약칭함)로 구성되고, 트랜지스터(f2,f4)는 각각 P채널형 MOSFET(이하, PMOS로 약칭함)로 구성된다.

구체적으로는 도 1에 나타낸 바와 같이, NMOS(f1)의 소스에는저전위전원(Vss)이 공급되고, 그 게이트에는 입력신호(D)가 공급된다. 또한, 그 드레인은 상보출력신호(NQ)가 출력되는 상보출력노드(이하, 편의상 상보출력노드(NQ)라 함)에 전기적으로 접속되어 있다.

NMOS(f3)의 소스에는 저전위전원(Vss)이 공급되고, 그 게이트에는 상보입력신호(ND)가 공급된다. 또한, 그 드레인은 출력신호(Q)가 출력되는 출력노드(이하, 편의상 출력노드(Q)라 함)에 전기적으로 접속되어 있다.

PMOS(f2)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트는 출력노드(Q)에 전기적으로 접속되며, 그 드레인은 상보출력노드(NQ)에 접속되어 있다.

PMOS(f4)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트는 상보출력노도(NQ)에 전기적으로 접속되며, 그 드레인은 출력노드(Q)에 접속되어 있다.

트랜지스터(f9,f10)는 출력노드(Q)를 충전하는 커런트미러회로를 구성한다. 동일하게, 트랜지스터(f11,f12)는 상보출력노드(NQ)를 충전하는 커런트미러회로를 구성한다.

본 제1실시형태에서는, 트랜지스터(f9~f12)는 각각 PMOS로 구성된다.

구체적으로는, 도 1에 나타낸 바와 같이, PMOS(f9)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트와 그 드레인은 서로 단락되어 있다.

PMOS(f10)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트는 PMOS(f9)의 게이트에 전기적으로 접속되며, 그 드레인은 출력노드(Q)에 전기적으로 접속되어 있다.

PMOS(f11)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트와 그 드레인은 서로 단락되어 있다.

PMOS(f12)의 소스에는 고전위전원(Vcc)이 공급되고, 그 게이트는 PMOS(f11)의 게이트에 전기적으로 접속되며, 그 드레인은 상보출력노드(NQ)에 전기적으로 접속되어 있다.

트랜지스터(f5,f6)는 입력신호(D)가 Vss로부터 Vdd로 반전하고 나서 상보출력신호(NQ)가 Vcc로부터 Vss로 반전할 때까지의 동안 PMOS(f9), PMOS(f10)로 구성된 커런트미러회로를 동작시키는 스위치회로를 구성한다.

동일하게, 트랜지스터(f7,f8)는 상보입력신호(ND)가 Vss로부터 Vdd로 반전하고 나서 출력신호(Q)가 Vcc로부터 Vss로 반전할 때까지의 동안 PMOS(f11), PMOS(f12)로 구성된 커런트미러회로를 동작시키는 스위치회로를 구성한다.

본 제1실시형태에서는, 트랜지스터(f5~f8)는 각각 NMOS로 구성된다.

구체적으로는 도 1에 나타낸 바와 같이, NMOS(f5)의 소스에는 저전위전원(Vss)이 공급되고, 그 게이트에는 입력신호(D)가 공급된다.

NMOS(f6)의 소스는 NMOS(f5)의 드레인에 전기적으로 접속되고, 그 게이트는 상보출력노드(NQ)에 전기적으로 접속되며, 그 드레인은 PMOS(f9)의 드레인에 전기적으로 접속되어 있다.

NMOS(f7)의 소스에는 저전위전원(Vss)이 공급되고, 그 게이트에는 상보입력신호(ND)가 공급된다.

NMOS(f8)의 소스는 NMOS(f7)의 드레인에 전기적으로 접속되고, 그 게이트는 출력노드(Q)에 전기적으로 접속되며, 그 드레인은 PMOS(f11)의 드레인에 전기적으로 접속되어 있다.

다음에, 그 기본적인 동작을 설명한다.

우선, 초기상태로서, 입력신호(D)의 전위가 "Vss", 상보입력신호(ND)의 전위가 "Vdd"인 상태를 고려한다. 이 초기상태에서는 레벨시프트회로의 NMOS(f1)는 "오프", NMOS(f3)는 "온"이다. 이에 따라, 출력노드(Q)의 전위는 대략 "Vss", 상보출력노드(NQ)의 전위는 "Vcc"로 된다. 또한, 스위치회로의 NMOS(f5)는 "오프", NMOS(f6)는 "온", NMOS(f7)는 "온", NMOS(f8)은 "오프"이다.

이 초기상태로부터 입력신호(D,ND)의 전위를 각각 반전시킨다.

그러면, 우선 스위치회로의 NMOS(f5)가 "온"된다. 여기서, 반전동작의 초기단계에서는 상보출력노드(NQ)의 전위는 거의 "Vcc"를 유지하고 있지만, 스위치회로의 NMOS(f6)는 "온"된 그대로이다.

이와 같이, NMOS(f5,f6)가 함께 "온"하는 것에 의해 커런트미러회로의 PMOS(f9,f10)가 "온"되어, 커런트미러회로가 동작을 개시한다. 커런트미러회로가 동작하는 것에 의해서, 출력노드(Q)가 충전된다. 이를 받아서, 레벨시프트회로의 PMOS(f2)가 "오프"된다.

이때, 레벨시프트회로의 NMOS(f1)는 "온"되어 있으므로, 상보출력노드(NQ)가 방전되고, 상보출력노드(NQ)의 전위는 "Vss"를 향해서 저하한다. 이를 받아서, 레벨시프트회로의 PMOS(f4)가 "온"되어, 출력노드(Q)를 충전한다. 이에 의해, 노드(Q)의 전위는 "Vcc"를 향해서 상승한다.

더욱이, 상보출력노드(NQ)의 전위가 스위치회로의 NMOS(f6)의 문턱값 이하로저하되면, 이 NMOS(f6)가 "오프"되어, 커런트미러회로의 PMOS(f9,f10)를 각각 "오프"시킨다. 이에 의해, 커런트미러회로의 동작이 정지한다.

또한, 상기 동작 설명에서는 입력신호(D)의 전위를 "Vss"로부터 "Vdd"로 반전시킨 경우를 고려했지만, 입력신호(D)의 전위를 "Vdd"로부터 "Vss"로 반전시킨 경우에는 NMOS(f7,f8)로 구성된 스위치회로가 "온"되고, PMOS(f11,f12)로 구성된 커런트미러회로가 동작하여, 상보출력노드(NQ)를 "Vcc"로 충전한다. 따라서, 출력노드(Q)의 전위가 스위치회로의 NMOS(f8)의 문턱값 이하로 저하하면, 이 NMOS(f8)가 "오프"되어, PMOS(f11,f12)로 구성된 커런트미러회로의 동작을 정지시킨다.

이와 같은 제1실시형태에 따른 레벨시프트회로이면, 반전동작의 초기단계에서 커런트미러회로에 의해 출력노드(Q) 혹은 상보출력노드(NQ)를 충전한다. 이에 의해, 레벨시프트회로의 PMOS(f2 혹은 f4)를 "오프"시킨다. 이에 의해, 레벨시프트 전의 전압(Vdd-Vss)과 레벨시프트 후의 전압(Vdd-Vss)의 전압비 "(Vcc-Vss)/(Vdd-Vss)"를 크게 한 경우에도 충분히 동작시키는 것이 가능하게 된다.

더욱이, 커런트미러회로는 출력노드(Q) 및 상보출력노드(NQ)의 전위가 각각 반전한 후, 스위치회로에 의해 그 동작이 정지된다. 이에 의해, 커런트미러회로를 설치한 것에 의한 소비전류의 증가를 억제할 수 있다.

도 2는 본 발명의 제1실시형태에 따른 레벨시프트회로의 특성과, 도 24, 도 25에 나타낸 종래 레벨시프트회로의 특성을 비교하여 나타낸 도면이다.

도 2에 나타낸 바와 같이, 본 발명에 따른 레벨시프트회로에서는 레벨시프트 전의 전압(Vdd-Vss)을 NMOS(f1,f3)의 문턱전압 부근까지 떨어진 경우에도 충분히동작한다.

또한, 제1실시형태에서는 입력신호(D)를 NMOS(f1,f5)의 게이트 각각에 공급했지만, NMOS(f1)의 게이트에는 입력신호(D)를 지연시킨 지연입력신호를 공급하도록 하여도 된다. 동일하게, NMOS(f3)의 게이트에는 상보입력신호(ND)를 지연시킨 지연상보입력신호를 공급하도록 하여도 된다.

이에 의한 효과는, 예컨대 스위치회로의 NMOS(f5,f7)의 "온" 보다도 레벨시프트회로의 NMOS(f1,f3)의 "온"을 지연시키는 것이므로, 특히 반전동작의 초기단계에서 NMOS(f6,f8)를 보다 확실하게 "온"시키고, 커런트미러회로를 보다 확실하게 동작시킬 수 있는 것이 된다.

또한, 입력신호(D) 및 상보입력신호(ND)의 지연에서, Vss로부터 Vdd로 반전할 때까지의 지연시간을 Vdd로부터 Vss로 반전할 때까지의 지연시간 보다도 길게 하여도 된다.

이와 같이 하면, 입력신호(D) 및 상보입력신호(ND)가 각각 동시에 Vss로 되는 기간이 얻어지고, 예컨대 NMOS(f1,f3)가 동시에 "오프"되는 기간을 얻을 수 있다. 이에 따라, 예컨대 NMOS(f1,f3)가 동시에 "온"되는 기간을 없게 할 수 있고, 이와 동시에 "온"되어 있는 기간 중에 흐르는 관통전류를 감소시킬 수 있다. 관통전류가 감소되는 것에 의해 집적회로의 소비전력의 증가가 억제되고, 집적회로의 저소비전력화에 기여한다.

도 3a에 NMOS(f1,f3)가 동시에 "온"하는 기간을 갖는 레벨시프트회로의 전형적인 신호 파형을 나타낸다.

도 3a에 나타낸 바와 같이, 입력신호(D) 및 상보입력신호(ND)에는 각각 지연시간이 없는 것으로 한다. 이때, NMOS(f1,f3)가 각각 턴오프시간(Toff)이 턴온시간(Ton) 보다도 길다는 특성을 갖고 있으면, NMOS(f1,f3)가 동시에 "온"하는 기간이 생긴다. 이 기간에, 관통전류가 흐르고, 무용한 전류가 소비되어 버린다.

이에 대해서, 도 3b에 나타낸 바와 같이, 입력신호(D) 및 상보입력신호(ND)에 Vss로부터 Vdd로 반전할 때까지의 지연시간(TDon) 및 Vdd로부터 Vss로 반전할 때까지의 지연시간(TDoff)을 각각, 하기 식을 만족하도록 설정한다.

TDon+Ton-(TDoff+Toff)>0

이와 같이, 입력신호(D) 및 상보입력신호(ND)에 지연시간(TDon, TDoff)을 설정하는 것으로, 도 3b에 나타낸 바와 같이 NMOS(f1,f3)가 동시에 "온"하는 기간을 없게 할 수 있어, 불필요한 전류의 소비를 억제할 수 있다.

(제2실시형태)

도 4는 본 발명의 제2실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 4에 나타낸 바와 같이, 제2실시형태가 도 1에 나타낸 제1실시형태와 다른 점은 스위치회로를 구성하는 NMOS(f5,f6,f7,f8)의 접속상태이다. 제1실시형태에서는 NMOS(f5,f7)를 저전위전원(Vss)측에 접속한 것이지만, 본 제2실시형태와 같이 NMOS(f6,f8)를 저전위전원(Vss)측에 접속한 것도 가능하다.

이와 같은 제2실시형태에서도 제1실시형태와 동일한 효과를 얻을 수 있다.

(제3실시형태)

도 5는 본 발명의 제3실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 5에 나타낸 바와 같이, 제3실시형태가 도 1에 나타낸 제1실시형태와 다른 점은 트랜지스터(f1~f12)의 도전형을 전부 변경하고, 고전위전원(Vcc)을 Vdd로, 저전위전원(Vss)을 Vbb(Vbb<Vss:Vbb는, 예컨대 부전위)로 한 것이다. 본 예의 레벨시프트회로는 Vss-Vdd 레벨의 진폭을 갖는 입력신호(D,ND)를 Vbb-Vdd 레벨의 진폭을 갖는 출력신호(Q,NQ)로 레벨시프트 한다.

구체적으로는 도 5에 나타낸 바와 같이, PMOS(f1)의 소스에는 고전위전원(Vdd)이 공급되고, 그 게이트에는 입력신호(D)가 공급된다. 또한, 그 드레인은 상보출력노드(NQ)에 전기적으로 접속되어 있다.

PMOS(f3)의 소스에는 고전위전원(Vdd)이 공급되고, 그 게이트에는 상보입력신호(ND)가 공급된다. 또한, 그 드레인은 출력노드(Q)에 전기적으로 접속되어 있다.

NMOS(f2)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트는 출력노드(Q)에 전기적으로 접속되며, 그 드레인은 출력노드(NQ)에 접속되어 있다.

NMOS(f4)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트는 상보출력노드(NQ)에 전기적으로 접속되며, 그 드레인은 출력노드(Q)에 접속되어 있다.

NMOS(f9)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트와 그 드레인과는 서로 단락되어 있다.

NMOS(f10)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트는 NMOS(f9)의 게이트에 전기적으로 접속되며, 그 드레인은 출력노드(Q)에 전기적으로 접속되어 있다.

NMOS(f11)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트와 그 드레인은 서로 단락되어 있다.

NMOS(f12)의 소스에는 저전위전원(Vbb)이 공급되고, 그 게이트는 NMOS(f11)의 게이트에 전기적으로 접속되며, 그 드레인은 상보출력노드(NQ)에 전기적으로 접속되어 있다.

PMOS(f5)의 소스에는 고전위전원(Vdd)이 공급되고, 그 게이트에는 입력신호(D)가 공급된다.

PMOS(f6)의 소스는 PMOS(f5)의 드레인에 전기적으로 접속되고, 그 게이트는 상보출력노드(NQ)에 전기적으로 접속되며, 그 드레인은 NMOS(f9)의 드레인에 전기적으로 접속되어 있다.

PMOS(f7)의 소스에는 고전위전원(Vdd)이 공급되고, 그 게이트에는 상보입력신호(ND)가 공급된다.

PMOS(f8)의 소스는 PMOS(f7)의 드레인에 전기적으로 접속되고, 그 게이트는 출력노드(Q)에 전기적으로 접속되며, 그 드레인은 NMOS(f11)의 드레인에 전기적으로 접속되어 있다.

다음에, 그 기본적인 동작을 설명한다.

우선, 초기상태로서, 입력신호(D)의 전위가 "Vdd", 상보입력신호(ND)의 전위가 "Vss"인 상태를 고려한다. 이 초기상태에서는 레벨시프트회로의 PMOS(f1)는 "오프", PMOS(f3)는 "온"이다. 이에 따라, 출력노드(Q)의 전위는 "Vdd", 상보출력노드(NQ)의 전위는 "Vbb"로 된다. 또한, 스위치회로의 PMOS(f5)는 "오프",PMOS(f6)는 "온", PMOS(f7)는 "온", PMOS(f8)는 "오프"이다.

그러면, 우선 스위치회로의 PMOS(f5)가 "온"된다. 여기서, 반전동작의 초기단계에서는 상보출력노드(NQ)의 전위는 거의 "Vbb"를 유지하고 있으므로, 스위치회로의 PMOS(f6)는 "온"된 그대로 이다.

이와 같이, PMOS(f5,f6)와 함께 "온"하는 것에 의해, 커런트미러회로의 PMOS(f9,f10)가 "온"되어, 커런트미러회로가 동작을 개시한다. 커런트미러회로가 동작하는 것에 의해서 출력노드(Q)가 방전된다. 이를 받아서, 레벨시프트회로의 NMOS(f2)가 "오프"된다.

이때, 레벨시프트회로의 PMOS(f1)는 "온"되어 있으므로, 상보출력노드(NQ)가 충전되고, 상보출력노드(NQ)의 전위는 "Vdd"를 향해서 상승한다. 이를 받아서, 레벨시프트회로의 NMOS(f4)가 "온"되어, 출력노드(Q)를 방전하다. 이에 의해, 노드(Q)의 전위는 "Vbb"를 향해서 저하한다.

더욱이, 상보출력노드(NQ)의 전위가 상승하고, 스위치회로의 PMOS(f6)의 게이트~소스간 전압｜Vgs｜가, 그 PMOS(f6)의 문턱값의 절대값 이하로 되면, PMOS(f6)가 "오프"되어, 커런트미러회로의 NMOS(f9,f10)를 각각 "오프"시킨다. 이에 의해, 커런트미러회로의 동작이 정지한다.

또한, 상기 동작설명에서는 입력신호(D)의 전위를 "Vdd"로부터 "Vss"로 반전한 경우를 고려했지만, 입력신호(D)의 전위를 "Vss"로부터 "Vdd"로 반전시킨 경우에는 PMOS(f7,f8)로 구성된 스위치회로가 "온"되고, NMOS(f11,f12)로 구성된 커런트미러회로가 동작하며, 상보출력노드(NQ)를 "Vbb"로 방전한다. 따라서, 출력노드(Q)의 전위가 상승하고, 스위치회로의 PMOS(f8)의 게이트~소스간 전압｜Vgs｜가 이 PMOS(f8)의 문턱값의 절대값 이하로 되면, PMOS(f8)가 "오프"하고, NMOS(f11,f12)로 구성된 커런트미러회로의 동작을 정지시킨다.

이와 같은 제3실시형태에 따른 레벨시프트회로이면, 반전동작의 초기단계에서, 커런트미러회로에 의해 출력노드(Q) 혹은 상보출력노드(NQ)를 방전한다. 이에 의해, 레벨시프트회로의 NMOS(f2 혹은 f4)를 "오프"시킨다. 이에 의해, 레벨시프트 전의 전압(Vss-Vdd)과, 레벨시프트 후의 전압(Vbb-Vdd)의 전압비 "(Vbb-Vdd)/(Vss-Vdd)"를 충분히 크게 한 경우에도 충분히 동작시키는 것이 가능하게 된다.

도 6은 본 발명의 제3실시형태에 따른 레벨시프트회로의 특성과, 도 26에 나타낸 종래의 레벨시프트회로(4트랜지스터형), 도 27에 나타낸 종래의 레벨시프트회로(6트랜지스터형)의 특성을 비교하여 나타낸 도면이다.

도 6에 나타낸 바와 같이, 본 발명에 따른 레벨시프트회로에서는 레벨시프트 전의 전압｜Vss-Vdd｜를 PMOS(f1,f3)의 문턱값의 절대값 부근까지 떨어뜨린 경우에도 충분히 동작한다.

(제4실시형태)

도 7은 본 발명의 제4실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 7에 나타낸 바와 같이, 제4실시형태가 도 5에 나타낸 제3실시형태와 다른 점은 PMOS(f5,f6,f7,f8)의 접속상태이다. 제3실시형태에서는 PMOS(f5,f7)를 고전위전원(Vdd)측에 접속했지만, 본 제4실시형태와 같이 PMOS(f6,f8)를 고전위전원(Vdd)측에 접속하는 것도 가능하다.

이와 같은 제4실시형태에서도, 제3실시형태와 동일한 효과를 얻을 수 있다.

(제5실시형태)

도 8은 본 발명의 제5실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 8에 나타낸 바와 같이, 제5실시형태가 도 1에 나타낸 제1실시형태와 다른 점은 PMOS(f9,f10)를 PNP바이폴라트랜지스터로 한 것이다.

이와 같이, PMOS(f9,f10)를 PNP바이폴라트랜지스터로 한 경우에는, 예컨대 커런트미러회로의 구동능력이 향상되고, 출력노드(Q)의 충전능력이 향상된다는 효과를 기대할 수 있다.

(제6실시형태)

도 9는 본 발명의 제6실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 9에 나타낸 바와 같이, 제6실시형태가 도 1에 나타낸 제1실시형태와 다른 점은 PMOS(f9,f10,f11,f12)를 PNP바이폴라트랜지스터로 한 것이다.

이 경우에도, 제5실시형태와 동일하게, 예컨대 커런트미러회로의 구동능력이 향상되고, 출력노드(Q), 상보출력노드(NQ)의 충전능력이 향상한다는 효과를 기대할 수 있다.

(제7실시형태)

도 10은 본 발명의 제7실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 10에 나타낸 바와 같이, 제7실시형태가 도 5에 나타낸 제3실시형태와 다른 점은 NMOS(f9,f10)를 NPN바이폴라트랜지스터로 한 것이다.

이와 같이, NMOS(f9,f10)를 NPN바이폴라트랜지스터로 한 경우에는, 예컨대 커런트미러회로의 구동능력이 향상되고, 출력노드(Q)의 방전능력이 향상된다는 효과를 기대할 수 있다.

(제8실시형태)

도 11은 본 발명의 제8실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 11에 나타낸 바와 같이, 제8실시형태가 도 5에 나타낸 제3실시형태와 다른 점은 NMOS(f9,f10,f11,f12)를 NPN바이폴라트랜지스터로 한 것이다.

이 경우에도, 제7실시형태와 동일하게, 예컨대 커런트미러회로의 구동능력이 향상되고, 출력노드(Q), 상보출력노드(NQ)의 방전능력이 향상된다는 효과를 기대할 수 있다.

(제9실시형태)

도 12는 본 발명의 제9실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 12에 나타낸 바와 같이, 제9실시형태가 도 4에 나타낸 제2실시형태와 다른 점은 PMOS(f9,f10)를 PNP바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제10실시형태)

도 13은 본 발명의 제10실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 13에 나타낸 바와 같이, 제10실시형태가 도 4에 나타낸 제2실시형태와 다른 점은 PMOS(f9,f10,f11,f12)를 PNP바이폴라트랜지스터로 한 것이다. 이와 같이하여도 물론 된다.

(제11실시형태)

도 14는 본 발명의 제11실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 14에 나타낸 바와 같이, 제11실시형태가 도 7에 나타낸 제4실시형태와 다른 점은 NMOS(f9,f10)를 NPN바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제12실시형태)

도 15는 본 발명의 제12실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 15에 나타낸 바와 같이, 제12실시형태가 도 7에 나타낸 제4실시형태와 다른 점은 NMOS(f9,f10,f11,f12)를 NPN바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제13실시형태)

도 16은 본 발명의 제13실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 16에 나타낸 바와 같이 제13실시형태가 도 1에 나타낸 제1실시형태와 다른 점은 NMOS(f5,f6)의 접속상태이다. 제1실시형태에서는 NMOS(f5)를 저전위전원(Vss)측에 접속했지만, 본 제13실시형태에서와 같이 NMOS(f6)를 저전위전원(Vss)측에 접속하는 것도 가능하다.

(제14실시형태)

도 17은 본 발명의 제14실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 17에 나타낸 바와 같이, 제14실시형태가 도 16에 나타낸 제13실시형태와 다른 점은 PMOS(f9,f10)를 PNP바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제15실시형태)

도 18은 본 발명의 제15실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 18에 나타낸 바와 같이, 제15실시형태가 도 16에 나타낸 제13실시형태와 다른 점은 PMOS(f11,f12)를 PNP바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제16실시형태)

도 19는 본 발명의 제16실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 19에 나타낸 바와 같이, 제16실시형태가 도 16에 나타낸 제13실시형태와 다른 점은 PMOS(f9,f10,f11,f12)를 PNP바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제17실시형태)

도 20은 본 발명의 제17실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 20에 나타낸 바와 같이, 제17실시형태가 도 5에 나타낸 제3실시형태와 다른 점은 PMOS(f5,f6)의 접속상태이다. 제3실시형태에서는 PMOS(f5)를 고전위전원(Vcc)측에 접속했지만, 본 제17실시형태와 같이 PMOS(f6)를 고전위전원(Vcc)측에 접속하는 것도 가능하다.

(제18실시형태)

도 21은 본 발명의 제18실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 21에 나타낸 바와 같이, 제18실시형태가 도 20에 나타낸 제17실시형태와 다른 점은, NMOS(f9,f10)를 NPN바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제19실시형태)

도 22는 본 발명의 제19실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 22에 나타낸 바와 같이, 제19실시형태가 도 20에 나타낸 제17실시형태와 다른 점은 NMOS(f11,f12)를 NPN바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

(제20실시형태)

도 23은 본 발명의 제20실시형태에 따른 레벨시프트회로를 나타낸 회로도이다.

도 23에 나타낸 바와 같이, 제20실시형태가 도 20에 나타낸 제17실시형태와 다른 점은 NMOS(f9,f10,f11,f12)를 NPN바이폴라트랜지스터로 한 것이다. 이와 같이 하여도 물론 된다.

이상, 본 발명을 제1~제20실시형태에 의해 설명했지만, 본 발명은 이들 실시형태 각각에 한정되는 것이 아니라 그 실시에 있어서는 발명의 요지를 일탈하지 않는 범위에서 다양하게 변형하는 것이 가능하다.

예컨대, 상기 실시형태에서는 커런트미러회로를 구성하는 트랜지스터를 절연게이트형FET, 예컨대 MOSFET로부터 바이폴라트랜지스터로 변경하는 예를 나타냈지만, 그 밖의 트랜지스터를 바이폴라트랜지스터로 변경하는 것도 가능하다. 특히 충분한 구동능력을 필요로 하는 레벨시프트회로의 트랜지스터(f1,f3)나 스위치회로의 f5, f7을 바이폴라트랜지스터로 변경하는 것은 유용하다. 이들 트랜지스터(f1,f3,f5,f7)의 구동능력을 높임으로써 레벨시프트 전의 전압(Vdd)을 낮게 하여도, 레벨시프트회로를 충분히 동작시킨다는 목적 달성에 유리하게 작용하기 때문이다.

또한, 상기 각 실시형태는, 단독 혹은 적절히 조합해서 실시하는 것도 물론 가능하다.

더욱이, 상기 각 실시형태에는 다양한 단계의 발명이 포함되어 있고, 각 실시형태에서 개시된 복수의 구성요건을 적절히 조합시키는 것에 의해 다양한 단계의 발명을 추출하는 것도 가능하다.

이상 설명한 바와 같이 본 발명에 의하면, 레벨시프트 전의 전압과 레벨시프트 후의 전압의 전압비가 큰 경우에도 충분히 동작하는 것이 가능한 레벨시프트회로를 구비한 반도체 집적회로장치를 제공할 수 있다.

Claims

입력노드에 입력된 제1진폭을 가진 입력신호를, 상기 제1진폭과 다른 제2진폭을 가진 출력신호로 레벨시프트해서 출력노드로부터 출력하는 레벨시프트회로와;

상기 출력노드를 충전 혹은 방전하는 커런트미러회로 및;

상기 입력신호가 반전할 때부터 상기 출력신호가 반전할 때까지의 동안에 상기 커런트미러회로에 의한 불필요한 소비전류를 적게 하면서 상기 입력신호가 작은 영역에서도 동작할 수 있도록 하기 위해, 상기 입력신호의 반전을 검지해서 온되는 제1스위치와, 상기 출력신호의 반전을 검지해서 오프되는 제2스위치를 포함하는 스위치회로;를 구비하여 구성된 것을 특징으로 하는 반도체 집적회로장치.
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제1항에 있어서, 상기 입력노드에는 상기 입력신호를 지연시킨 지연입력신호가 입력되는 것을 특징으로 하는 반도체 집적회로장치.
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