JP4075617B2 - レベルシフト回路 - Google Patents
レベルシフト回路 Download PDFInfo
- Publication number
- JP4075617B2 JP4075617B2 JP2003005865A JP2003005865A JP4075617B2 JP 4075617 B2 JP4075617 B2 JP 4075617B2 JP 2003005865 A JP2003005865 A JP 2003005865A JP 2003005865 A JP2003005865 A JP 2003005865A JP 4075617 B2 JP4075617 B2 JP 4075617B2
- Authority
- JP
- Japan
- Prior art keywords
- control
- transistor
- load
- circuit
- level shift
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Read Only Memory (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩ（大規模集積回路）内に作成されるレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば１．３Ｖ（ボルト）とかなり低くなってきている。しかし、特に、フラッシュメモリを内蔵する回路等においては、１０Ｖという高い電圧が必要であり、このため、電源電圧をチャージポンプ回路によって昇圧し、また、制御信号をレベルシフト回路によって昇圧して使用している。
【０００３】
ところで、ＬＳＩの設計工程においては、電源電圧の変更を指示される場合がある。例えば、電源電圧１．８Ｖで設計されたＬＳＩを電源電圧１．３Ｖに変更するよう顧客から指示される場合がある。このような場合、従来はレベルシフト回路を構成するＦＥＴ（電界効果トランジスタ）のチャネル寸法を変更することによって対応していた。
【０００４】
図３は、従来のレベルシフト回路の変更を説明するための図であり、（イ）は電源電圧１．８Ｖのレベルシフト回路を示し、（ロ）は電源電圧１．３Ｖのレベルシフト回路を示す。図３（イ）において、符号１，２はＰチャネルＦＥＴ、３，４はＮチャネルＦＥＴ、５はインバータであり、ＦＥＴ１，２のソースがハイ電圧ＨＶ（１０Ｖ）に接続され、ＦＥＴ３，４のソースが接地されている。この回路において、入力端子ＩＮに１．８Ｖが入力されると、ＦＥＴ３、ＦＥＴ２がオン、ＦＥＴ１、ＦＥＴ４がオフとなり、出力端子ＯＵＴから１０Ｖの電圧が出力される。一方、入力端子ＩＮに０（接地電位）が入力されると、ＦＥＴ３、ＦＥＴ２がオフ、ＦＥＴ１、ＦＥＴ４がオンとなり、出力端子ＯＵＴから０が出力される。
【０００５】
このレベルシフト回路において、ＦＥＴ２のチャネル幅（μｍ）およびチャネル長さ（μｍ）はそれぞれ、
であり、ＦＥＴ４のチャネル幅およびチャネル長さはそれぞれ、
である。
【０００６】
このレベルシフト回路を電源１．３Ｖの回路に変更するには、同図（ロ）に示すように、ＦＥＴ２およびＦＥＴ４のチャネル寸法を次のように変更し、これによってＰチャネルＦＥＴ２とＮチャネルＦＥＴ４のオン抵抗の比を変える必要がある。
【０００７】
しかしながら、上述したようにＦＥＴのチャネル寸法を変更する作業には次の問題がある。
(1)ＬＳＩ内の全てのレベルシフト回路について変更を要するため、変更に膨大な時間が掛かる。
(2)上記の数値から明らかなように、電源電圧の低下に対応するためには、変更後のＦＥＴのチャネル面積が大きくなり、このため、変更前は収納できた回路が変更後は１つのＬＳＩ内に収納できなくなる。
なお、従来の技術として特許文献１、２に記載されるものが知られている。
【０００８】
【特許文献１】
特開2002-26716号公報
【特許文献２】
特開2002-84184号公報
【０００９】
【発明が解決しようとする課題】
本発明は上記事情を考慮してなされたもので、その目的は、電源変更に簡単に対応することができ、しかも、電源変更に際して回路面積が大きくなることがないレベルシフト回路を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１の制御トランジスタと、該第１の制御トランジスタとシリーズに接続されて前記第１の制御トランジスタの負荷となる第１の負荷トランジスタと、第２の制御トランジスタと、該第２の制御トランジスタとシリーズに接続されて前記第２の制御トランジスタの負荷となる第２の負荷トランジスタとを具備し、前記第１の制御トランジスタの制御電極が入力端子に接続され、前記第２の制御トランジスタの制御電極と入力端子との間にインバータが設けられ、前記第１の負荷トランジスタの制御電極が前記第２の負荷トランジスタ及び前記第２の制御トランジスタの接続点に接続され、前記第２の負荷トランジスタの制御電極が前記第１の負荷トランジスタ及び前記第１の制御トランジスタの接続点に接続されており、前記第１の制御トランジスタの制御電極に前記入力端子を介して供給される電圧レベルを所定幅シフトして前記第２の制御トランジスタおよび前記第２の負荷トランジスタの接続点から出力するレベルシフト回路において、前記第１の負荷トランジスタにシリーズに接続された第１の負荷抵抗制御用トランジスタと、前記第２の負荷トランジスタにシリーズに接続された第２の負荷抵抗制御用トランジスタと、前記第１及び第２の負荷抵抗制御用トランジスタの抵抗値を制御する制御回路とを設けたことを特徴とするレベルシフト回路である。
【００１１】
請求項２に記載の発明は、請求項１に記載のレベルシフト回路において、前記制御回路は、シリーズ接続され一端が高電圧に、他端が低電圧に接続された複数の抵抗によって構成され、前記抵抗の接続点の電圧を前記第１及び第２の負荷抵抗制御用トランジスタへ供給することを特徴とする。
請求項３に記載の発明は、請求項１に記載のレベルシフト回路において、前記制御回路は、複数の抵抗およびトランジスタをシリーズ接続してなる第１の回路と、前記第１の回路とカレントミラー回路を構成する第２の回路とからなり、前記第２の回路の電流によって前記第１及び第２の負荷抵抗制御用トランジスタの電流を制御することを特徴とする。
請求項４に記載の発明は、請求項３に記載のレベルシフト回路において、前記複数の抵抗各々と並列接続されたスイッチを有し、該スイッチをオンオフすることにより、前記トランジスタに流れる電流を制御し、前記第１及び第２の負荷抵抗制御用トランジスタに流れる電流を制御することを特徴とする。
請求項５に記載の発明は、請求項１から請求項４のいずれかに記載のレベルシフト回路において、前記制御回路が複数のレベルシフト回路に共通に用いられることを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるレベルシフト回路の構成を示す回路図である。この図において、符号１１はＮチャネルＦＥＴであり、ＦＥＴ１１のゲートは入力端子ＩＮに接続され、ソースは接地され、ドレインはＰチャネルＦＥＴ１３のドレインおよびＰチャネルＦＥＴ１４のゲートに接続されている。１７は入力端子ＩＮの電圧を反転してＮチャネルＦＥＴ１２のゲートへ出力するインバータである。ＦＥＴ１２はそのソースが接地され、ドレインがＦＥＴ１４のドレイン、ＦＥＴ１３のゲートおよび出力端子ＯＵＴに接続されている。１５、１６はＰチャネルＦＥＴであり、各ソースが共にハイ電圧ＨＶ（１０Ｖ）に接続され、各ドレインがそれぞれＦＥＴ１３、１４の各ソースに接続されている。１８、１９はＬＳＩ内部に設けられた調整用抵抗であり、抵抗１８の一端がハイ電圧ＨＶ（または電源電圧Ｖcc）に接続され、抵抗１８の他端が抵抗１９の一端に接続され、抵抗１９の他端が接地されている。そして、抵抗１８、１９の接続点の電圧ＶＢがＦＥＴ１５、１６の各ゲートへ入力されている。
【００１３】
このような構成において、入力端子ＩＮに電源電圧Ｖccが入力されると、ＦＥＴ１１、ＦＥＴ１４がオン、ＦＥＴ１２、ＦＥＴ１３がオフとなり、ハイ電圧ＨＶがＦＥＴ１６、１４を介して出力端子ＯＵＴから出力される。一方、入力端子ＩＮに０（接地電位）が入力されると、ＦＥＴ１１、ＦＥＴ１４がオフ、ＦＥＴ１２、ＦＥＴ３がオンとなり、出力端子ＯＵＴから０が出力される。
この回路において、ＦＥＴ１５、１６は共に抵抗として動作し、その抵抗値は各ゲートへ供給される電圧ＶＢに応じて変化する。すなわち、抵抗１８、１９の値を調整することによって、ＦＥＴ１４、１６の合成抵抗を変えることができ、言い換えれば、ＦＥＴ１４のオン抵抗を変えることができる。これにより、電源電圧が変更になった場合に、ＦＥＴ１２、１４のチャネル面積を変えなくても、抵抗１８、１９の抵抗値を調整することによってＦＥＴ１４のオン抵抗を変更することができ、電源電圧変更に簡単に対応することができる。
【００１４】
また、この回路におけるＦＥＴ１６、１４、１２の各チャネル寸法は次の通りである。
【００１５】
この寸法から、ＦＥＴ１６，１４，１２の合計チャネル面積を計算すると、
１×２．５＋１×２．５＋８×２＝２１
となる。これに対し、図３（イ）の基本回路におけるＦＥＴ２、４の合計チャネル面積は、
１×１．１＋１２×２＝２５．１
となり、図３（ロ）のチャネル面積変更後の回路におけるＦＥＴ２、４の合計チャネル面積は、
１×１．３＋３２×２＝６５．１
となる。すなわち、従来の回路によれば、電源電圧を１．８Ｖから１．３Ｖに変更する場合、チャネル面積が、６５．１／２５．１＝２．６倍大きくなったが、第１の実施形態によれば、チャネル面積は変更なく、しかも、その面積は基本回路の、２１／２５．１＝０．８４倍で済む。
【００１６】
図２はこの発明の第２の実施形態の構成を示す回路図であり、この図において、図１の各部と対応する部分には同一の符号が付してある。この図に示す実施形態が図１に示すものと異なる点は、図１の抵抗１８、１９に代えて、抵抗２１−１〜２１−ｎ、半導体スイッチ２２−１〜２２−（ｎ−１）、ＮチャネルＦＥＴ２３、２４、ＰチャネルＦＥＴ２５、２６がそれぞれＬＳＩ内に設けられている点である。すなわち、抵抗２１−１〜２１−ｎは直列接続され、抵抗２１−ｎの一端がハイ電圧ＨＶに接続され、抵抗２１ー１の一端がＦＥＴ２３のドレインに接続されている。
【００１７】
スイッチ２２−１〜２２−（ｎ−１）はそれぞれ抵抗２１−１〜２１−（ｎ−１）の両端に並列接続されている。ＦＥＴ２３のソースは接地され、ゲートはドレインおよびＦＥＴ２４のゲートに接続されている。ＦＥＴ２４のソースは接地され、ドレインはＦＥＴ２５のドレインに接続されている。ＦＥＴ２５のゲートは接地され、ソースはＦＥＴ２６のソースに接続されている。ＦＥＴ２６のゲートはソースに接続されると共に、ＦＥＴ１５のゲートに接続され、ドレインがハイ電圧ＨＶに接続されている。
【００１８】
このような構成において、抵抗２１−１〜２１−ｎおよびＦＥＴ２３の回路と、ＦＥＴ２４，２５，２６の回路はカレントミラー回路を構成しており、したがって、ＦＥＴ２３のソース−ドレイン電流と、ＦＥＴ２４のソース−ドレイン電流は同一の電流となる。また、ＦＥＴ１４、２５、２６の回路とＦＥＴ１１、１３、１５の回路もカレントミラー回路を構成しており、したがって、ＦＥＴ２６のソース−ドレイン電流と、ＦＥＴ１５のソース−ドレイン電流は同一の電流となる。同様に、ＦＥＴ１４、２５、２６の回路とＦＥＴ１２、１４、１６の回路もカレントミラー回路を構成しており、したがって、ＦＥＴ２６のソース−ドレイン電流と、ＦＥＴ１６のソース−ドレイン電流は同一の電流となる。
【００１９】
以上の結果、スイッチ２２−１〜２２−（ｎ−１）をオン／オフ制御することにより、ＦＥＴ２３のソースドレイン電流を変えれば、ＦＥＴ１５、１６の各ソース−ドレイン電流を変えることができ、言い換えれば、スイッチ２２−１〜２２−（ｎ−１）のオン／オフ制御によりＦＥＴ１４のオン抵抗を変えることができる。すなわち、スイッチ２２−１〜２２−（ｎ−１）のオン／オフ制御により、電源電圧変更に容易に対処することができる。
【００２０】
また、この第２の実施形態においても、前述した第１の実施形態と同様に、ＦＥＴ１２、１４、１６の合計チャネル面積が基本回路の０．８４倍で済む利点がある。
【００２１】
なお、上記第１、第２の実施形態はレベルシフト回路を１回路しか図示していないが、実際のＬＳＩには多数のレベルシフト回路が設けられる。それに対し、図１の抵抗１８、１９、あるいは、図２の抵抗、スイッチおよびＦＥＴの回路は１組設けられるだけであり、図１の回路の場合は抵抗１８、１９の接続点の電圧ＶＢが全部のレベルシフト回路のＦＥＴ１５、１６の各ベースへ供給される。したがって、抵抗１８、１９を一度調整するだけで、ＬＳＩ内の全てのレベルシフト回路の電源電圧変更に対する処理が終了する。図２の回路の場合も同様である。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、電源変更に簡単に対応することができ、しかも、電源変更に際して回路面積が大きくなることがない利点が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態によるレベルシフト回路の構成を示す回路図である。
【図２】 この発明の第２の実施形態によるレベルシフト回路の構成を示す回路図である。
【図３】 従来のレベルシフト回路の構成例を示す回路図である。
【符号の説明】
１１〜１６、２３〜２６…ＦＥＴ
１８、１９…抵抗
２１−１〜２１−ｎ…抵抗
２２−１〜２２−（ｎ−１）…スイッチ
【発明の属する技術分野】
この発明は、ＬＳＩ（大規模集積回路）内に作成されるレベルシフト回路に関する。
【０００２】
【従来の技術】
近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば１．３Ｖ（ボルト）とかなり低くなってきている。しかし、特に、フラッシュメモリを内蔵する回路等においては、１０Ｖという高い電圧が必要であり、このため、電源電圧をチャージポンプ回路によって昇圧し、また、制御信号をレベルシフト回路によって昇圧して使用している。
【０００３】
ところで、ＬＳＩの設計工程においては、電源電圧の変更を指示される場合がある。例えば、電源電圧１．８Ｖで設計されたＬＳＩを電源電圧１．３Ｖに変更するよう顧客から指示される場合がある。このような場合、従来はレベルシフト回路を構成するＦＥＴ（電界効果トランジスタ）のチャネル寸法を変更することによって対応していた。
【０００４】
図３は、従来のレベルシフト回路の変更を説明するための図であり、（イ）は電源電圧１．８Ｖのレベルシフト回路を示し、（ロ）は電源電圧１．３Ｖのレベルシフト回路を示す。図３（イ）において、符号１，２はＰチャネルＦＥＴ、３，４はＮチャネルＦＥＴ、５はインバータであり、ＦＥＴ１，２のソースがハイ電圧ＨＶ（１０Ｖ）に接続され、ＦＥＴ３，４のソースが接地されている。この回路において、入力端子ＩＮに１．８Ｖが入力されると、ＦＥＴ３、ＦＥＴ２がオン、ＦＥＴ１、ＦＥＴ４がオフとなり、出力端子ＯＵＴから１０Ｖの電圧が出力される。一方、入力端子ＩＮに０（接地電位）が入力されると、ＦＥＴ３、ＦＥＴ２がオフ、ＦＥＴ１、ＦＥＴ４がオンとなり、出力端子ＯＵＴから０が出力される。
【０００５】
このレベルシフト回路において、ＦＥＴ２のチャネル幅（μｍ）およびチャネル長さ（μｍ）はそれぞれ、
【０００６】
このレベルシフト回路を電源１．３Ｖの回路に変更するには、同図（ロ）に示すように、ＦＥＴ２およびＦＥＴ４のチャネル寸法を次のように変更し、これによってＰチャネルＦＥＴ２とＮチャネルＦＥＴ４のオン抵抗の比を変える必要がある。
しかしながら、上述したようにＦＥＴのチャネル寸法を変更する作業には次の問題がある。
(1)ＬＳＩ内の全てのレベルシフト回路について変更を要するため、変更に膨大な時間が掛かる。
(2)上記の数値から明らかなように、電源電圧の低下に対応するためには、変更後のＦＥＴのチャネル面積が大きくなり、このため、変更前は収納できた回路が変更後は１つのＬＳＩ内に収納できなくなる。
なお、従来の技術として特許文献１、２に記載されるものが知られている。
【０００８】
【特許文献１】
特開2002-26716号公報
【特許文献２】
特開2002-84184号公報
【０００９】
【発明が解決しようとする課題】
本発明は上記事情を考慮してなされたもので、その目的は、電源変更に簡単に対応することができ、しかも、電源変更に際して回路面積が大きくなることがないレベルシフト回路を提供することにある。
【００１０】
【課題を解決するための手段】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、第１の制御トランジスタと、該第１の制御トランジスタとシリーズに接続されて前記第１の制御トランジスタの負荷となる第１の負荷トランジスタと、第２の制御トランジスタと、該第２の制御トランジスタとシリーズに接続されて前記第２の制御トランジスタの負荷となる第２の負荷トランジスタとを具備し、前記第１の制御トランジスタの制御電極が入力端子に接続され、前記第２の制御トランジスタの制御電極と入力端子との間にインバータが設けられ、前記第１の負荷トランジスタの制御電極が前記第２の負荷トランジスタ及び前記第２の制御トランジスタの接続点に接続され、前記第２の負荷トランジスタの制御電極が前記第１の負荷トランジスタ及び前記第１の制御トランジスタの接続点に接続されており、前記第１の制御トランジスタの制御電極に前記入力端子を介して供給される電圧レベルを所定幅シフトして前記第２の制御トランジスタおよび前記第２の負荷トランジスタの接続点から出力するレベルシフト回路において、前記第１の負荷トランジスタにシリーズに接続された第１の負荷抵抗制御用トランジスタと、前記第２の負荷トランジスタにシリーズに接続された第２の負荷抵抗制御用トランジスタと、前記第１及び第２の負荷抵抗制御用トランジスタの抵抗値を制御する制御回路とを設けたことを特徴とするレベルシフト回路である。
【００１１】
請求項２に記載の発明は、請求項１に記載のレベルシフト回路において、前記制御回路は、シリーズ接続され一端が高電圧に、他端が低電圧に接続された複数の抵抗によって構成され、前記抵抗の接続点の電圧を前記第１及び第２の負荷抵抗制御用トランジスタへ供給することを特徴とする。
請求項３に記載の発明は、請求項１に記載のレベルシフト回路において、前記制御回路は、複数の抵抗およびトランジスタをシリーズ接続してなる第１の回路と、前記第１の回路とカレントミラー回路を構成する第２の回路とからなり、前記第２の回路の電流によって前記第１及び第２の負荷抵抗制御用トランジスタの電流を制御することを特徴とする。
請求項４に記載の発明は、請求項３に記載のレベルシフト回路において、前記複数の抵抗各々と並列接続されたスイッチを有し、該スイッチをオンオフすることにより、前記トランジスタに流れる電流を制御し、前記第１及び第２の負荷抵抗制御用トランジスタに流れる電流を制御することを特徴とする。
請求項５に記載の発明は、請求項１から請求項４のいずれかに記載のレベルシフト回路において、前記制御回路が複数のレベルシフト回路に共通に用いられることを特徴とする。
【００１２】
【発明の実施の形態】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の第１の実施の形態によるレベルシフト回路の構成を示す回路図である。この図において、符号１１はＮチャネルＦＥＴであり、ＦＥＴ１１のゲートは入力端子ＩＮに接続され、ソースは接地され、ドレインはＰチャネルＦＥＴ１３のドレインおよびＰチャネルＦＥＴ１４のゲートに接続されている。１７は入力端子ＩＮの電圧を反転してＮチャネルＦＥＴ１２のゲートへ出力するインバータである。ＦＥＴ１２はそのソースが接地され、ドレインがＦＥＴ１４のドレイン、ＦＥＴ１３のゲートおよび出力端子ＯＵＴに接続されている。１５、１６はＰチャネルＦＥＴであり、各ソースが共にハイ電圧ＨＶ（１０Ｖ）に接続され、各ドレインがそれぞれＦＥＴ１３、１４の各ソースに接続されている。１８、１９はＬＳＩ内部に設けられた調整用抵抗であり、抵抗１８の一端がハイ電圧ＨＶ（または電源電圧Ｖcc）に接続され、抵抗１８の他端が抵抗１９の一端に接続され、抵抗１９の他端が接地されている。そして、抵抗１８、１９の接続点の電圧ＶＢがＦＥＴ１５、１６の各ゲートへ入力されている。
【００１３】
このような構成において、入力端子ＩＮに電源電圧Ｖccが入力されると、ＦＥＴ１１、ＦＥＴ１４がオン、ＦＥＴ１２、ＦＥＴ１３がオフとなり、ハイ電圧ＨＶがＦＥＴ１６、１４を介して出力端子ＯＵＴから出力される。一方、入力端子ＩＮに０（接地電位）が入力されると、ＦＥＴ１１、ＦＥＴ１４がオフ、ＦＥＴ１２、ＦＥＴ３がオンとなり、出力端子ＯＵＴから０が出力される。
この回路において、ＦＥＴ１５、１６は共に抵抗として動作し、その抵抗値は各ゲートへ供給される電圧ＶＢに応じて変化する。すなわち、抵抗１８、１９の値を調整することによって、ＦＥＴ１４、１６の合成抵抗を変えることができ、言い換えれば、ＦＥＴ１４のオン抵抗を変えることができる。これにより、電源電圧が変更になった場合に、ＦＥＴ１２、１４のチャネル面積を変えなくても、抵抗１８、１９の抵抗値を調整することによってＦＥＴ１４のオン抵抗を変更することができ、電源電圧変更に簡単に対応することができる。
【００１４】
また、この回路におけるＦＥＴ１６、１４、１２の各チャネル寸法は次の通りである。
この寸法から、ＦＥＴ１６，１４，１２の合計チャネル面積を計算すると、
１×２．５＋１×２．５＋８×２＝２１
となる。これに対し、図３（イ）の基本回路におけるＦＥＴ２、４の合計チャネル面積は、
１×１．１＋１２×２＝２５．１
となり、図３（ロ）のチャネル面積変更後の回路におけるＦＥＴ２、４の合計チャネル面積は、
１×１．３＋３２×２＝６５．１
となる。すなわち、従来の回路によれば、電源電圧を１．８Ｖから１．３Ｖに変更する場合、チャネル面積が、６５．１／２５．１＝２．６倍大きくなったが、第１の実施形態によれば、チャネル面積は変更なく、しかも、その面積は基本回路の、２１／２５．１＝０．８４倍で済む。
【００１６】
図２はこの発明の第２の実施形態の構成を示す回路図であり、この図において、図１の各部と対応する部分には同一の符号が付してある。この図に示す実施形態が図１に示すものと異なる点は、図１の抵抗１８、１９に代えて、抵抗２１−１〜２１−ｎ、半導体スイッチ２２−１〜２２−（ｎ−１）、ＮチャネルＦＥＴ２３、２４、ＰチャネルＦＥＴ２５、２６がそれぞれＬＳＩ内に設けられている点である。すなわち、抵抗２１−１〜２１−ｎは直列接続され、抵抗２１−ｎの一端がハイ電圧ＨＶに接続され、抵抗２１ー１の一端がＦＥＴ２３のドレインに接続されている。
【００１７】
スイッチ２２−１〜２２−（ｎ−１）はそれぞれ抵抗２１−１〜２１−（ｎ−１）の両端に並列接続されている。ＦＥＴ２３のソースは接地され、ゲートはドレインおよびＦＥＴ２４のゲートに接続されている。ＦＥＴ２４のソースは接地され、ドレインはＦＥＴ２５のドレインに接続されている。ＦＥＴ２５のゲートは接地され、ソースはＦＥＴ２６のソースに接続されている。ＦＥＴ２６のゲートはソースに接続されると共に、ＦＥＴ１５のゲートに接続され、ドレインがハイ電圧ＨＶに接続されている。
【００１８】
このような構成において、抵抗２１−１〜２１−ｎおよびＦＥＴ２３の回路と、ＦＥＴ２４，２５，２６の回路はカレントミラー回路を構成しており、したがって、ＦＥＴ２３のソース−ドレイン電流と、ＦＥＴ２４のソース−ドレイン電流は同一の電流となる。また、ＦＥＴ１４、２５、２６の回路とＦＥＴ１１、１３、１５の回路もカレントミラー回路を構成しており、したがって、ＦＥＴ２６のソース−ドレイン電流と、ＦＥＴ１５のソース−ドレイン電流は同一の電流となる。同様に、ＦＥＴ１４、２５、２６の回路とＦＥＴ１２、１４、１６の回路もカレントミラー回路を構成しており、したがって、ＦＥＴ２６のソース−ドレイン電流と、ＦＥＴ１６のソース−ドレイン電流は同一の電流となる。
【００１９】
以上の結果、スイッチ２２−１〜２２−（ｎ−１）をオン／オフ制御することにより、ＦＥＴ２３のソースドレイン電流を変えれば、ＦＥＴ１５、１６の各ソース−ドレイン電流を変えることができ、言い換えれば、スイッチ２２−１〜２２−（ｎ−１）のオン／オフ制御によりＦＥＴ１４のオン抵抗を変えることができる。すなわち、スイッチ２２−１〜２２−（ｎ−１）のオン／オフ制御により、電源電圧変更に容易に対処することができる。
【００２０】
また、この第２の実施形態においても、前述した第１の実施形態と同様に、ＦＥＴ１２、１４、１６の合計チャネル面積が基本回路の０．８４倍で済む利点がある。
【００２１】
なお、上記第１、第２の実施形態はレベルシフト回路を１回路しか図示していないが、実際のＬＳＩには多数のレベルシフト回路が設けられる。それに対し、図１の抵抗１８、１９、あるいは、図２の抵抗、スイッチおよびＦＥＴの回路は１組設けられるだけであり、図１の回路の場合は抵抗１８、１９の接続点の電圧ＶＢが全部のレベルシフト回路のＦＥＴ１５、１６の各ベースへ供給される。したがって、抵抗１８、１９を一度調整するだけで、ＬＳＩ内の全てのレベルシフト回路の電源電圧変更に対する処理が終了する。図２の回路の場合も同様である。
【００２２】
【発明の効果】
以上説明したように、この発明によれば、電源変更に簡単に対応することができ、しかも、電源変更に際して回路面積が大きくなることがない利点が得られる。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態によるレベルシフト回路の構成を示す回路図である。
【図２】 この発明の第２の実施形態によるレベルシフト回路の構成を示す回路図である。
【図３】 従来のレベルシフト回路の構成例を示す回路図である。
【符号の説明】
１１〜１６、２３〜２６…ＦＥＴ
１８、１９…抵抗
２１−１〜２１−ｎ…抵抗
２２−１〜２２−（ｎ−１）…スイッチ
Claims (5)
- 第１の制御トランジスタと、該第１の制御トランジスタとシリーズに接続されて前記第１の制御トランジスタの負荷となる第１の負荷トランジスタと、第２の制御トランジスタと、該第２の制御トランジスタとシリーズに接続されて前記第２の制御トランジスタの負荷となる第２の負荷トランジスタとを具備し、前記第１の制御トランジスタの制御電極が入力端子に接続され、前記第２の制御トランジスタの制御電極と入力端子との間にインバータが設けられ、前記第１の負荷トランジスタの制御電極が前記第２の負荷トランジスタ及び前記第２の制御トランジスタの接続点に接続され、前記第２の負荷トランジスタの制御電極が前記第１の負荷トランジスタ及び前記第１の制御トランジスタの接続点に接続されており、前記第１の制御トランジスタの制御電極に前記入力端子を介して供給される電圧レベルを所定幅シフトして前記第２の制御トランジスタおよび前記第２の負荷トランジスタの接続点から出力するレベルシフト回路において、
前記第１の負荷トランジスタにシリーズに接続された第１の負荷抵抗制御用トランジスタと、
前記第２の負荷トランジスタにシリーズに接続された第２の負荷抵抗制御用トランジスタと、
前記第１及び第２の負荷抵抗制御用トランジスタの抵抗値を制御する制御回路と、
を設けたことを特徴とするレベルシフト回路。 - 前記制御回路は、シリーズ接続され一端が高電圧に、他端が低電圧に接続された複数の抵抗によって構成され、前記抵抗の接続点の電圧を前記第１及び第２の負荷抵抗制御用トランジスタへ供給することを特徴とする請求項１に記載のレベルシフト回路。
- 前記制御回路は、複数の抵抗およびトランジスタをシリーズ接続してなる第１の回路と、前記第１の回路とカレントミラー回路を構成する第２の回路とからなり、前記第２の回路の電流によって前記第１及び第２の負荷抵抗制御用トランジスタの電流を制御することを特徴とする請求項１に記載のレベルシフト回路。
- 前記複数の抵抗各々と並列接続されたスイッチを有し、該スイッチをオンオフすることにより、前記トランジスタに流れる電流を制御し、前記第１及び第２の負荷抵抗制御用トランジスタに流れる電流を制御することを特徴とする請求項３記載のレベルシフト回路。
- 前記制御回路が複数のレベルシフト回路に共通に用いられることを特徴とする請求項１から請求項４のいずれかに記載のレベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005865A JP4075617B2 (ja) | 2003-01-14 | 2003-01-14 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003005865A JP4075617B2 (ja) | 2003-01-14 | 2003-01-14 | レベルシフト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004221865A JP2004221865A (ja) | 2004-08-05 |
| JP4075617B2 true JP4075617B2 (ja) | 2008-04-16 |
Family
ID=32896416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003005865A Expired - Fee Related JP4075617B2 (ja) | 2003-01-14 | 2003-01-14 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4075617B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5045730B2 (ja) * | 2009-11-02 | 2012-10-10 | 富士通セミコンダクター株式会社 | レベル変換回路 |
| JP2012065185A (ja) * | 2010-09-16 | 2012-03-29 | Toshiba Corp | レベルシフト回路 |
| KR102432460B1 (ko) * | 2015-10-26 | 2022-08-17 | 삼성전자주식회사 | 동작 오류를 감소시키는 레벨 변환 회로 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204617A (ja) * | 1982-05-24 | 1983-11-29 | Toshiba Corp | 信号レベル変換回路 |
| JPH01226218A (ja) * | 1988-03-07 | 1989-09-08 | Canon Inc | レベルシフト用集積回路 |
| JPH0548430A (ja) * | 1991-08-20 | 1993-02-26 | Hitachi Ltd | 半導体回路 |
| JP3695967B2 (ja) * | 1998-11-16 | 2005-09-14 | 株式会社東芝 | 半導体集積回路装置 |
| JP4063982B2 (ja) * | 1998-12-04 | 2008-03-19 | 松下電器産業株式会社 | レベルシフタ回路およびそれを用いた半導体装置 |
| JP3702159B2 (ja) * | 2000-09-05 | 2005-10-05 | 株式会社東芝 | 半導体集積回路装置 |
| JP3603769B2 (ja) * | 2000-09-06 | 2004-12-22 | セイコーエプソン株式会社 | レベルシフト回路及びそれを用いた半導体装置 |
| JP3999460B2 (ja) * | 2000-12-22 | 2007-10-31 | 富士通株式会社 | レベルシフト回路及び半導体装置 |
| JP3524515B2 (ja) * | 2001-05-10 | 2004-05-10 | 沖電気工業株式会社 | レベルシフタ |
| JP2003101405A (ja) * | 2001-07-16 | 2003-04-04 | Matsushita Electric Ind Co Ltd | レベルシフト回路 |
-
2003
- 2003-01-14 JP JP2003005865A patent/JP4075617B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004221865A (ja) | 2004-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6661260B2 (en) | Output circuit of semiconductor circuit with power consumption reduced | |
| KR970707637A (ko) | 비휘발성 메모리 집적 회로의 고전압 스위칭용 고전압 레벨 시프터(high voltage level shifter for switching high voltage in non-volatile memory integrated circuits) | |
| KR20070049073A (ko) | 레귤레이터 회로 | |
| KR20190114810A (ko) | 전원 공급 회로 | |
| JP2007116653A (ja) | スイッチ回路 | |
| US7084697B2 (en) | Charge pump circuit capable of completely cutting off parasitic transistors | |
| JP2933070B2 (ja) | チャ−ジポンプ回路 | |
| JP4075617B2 (ja) | レベルシフト回路 | |
| KR940003448A (ko) | 반도체 기억장치 | |
| EP0986167A2 (en) | H Bridge circuit | |
| JP2679495B2 (ja) | 半導体回路 | |
| JP4941045B2 (ja) | カレントミラー回路 | |
| US6400192B2 (en) | Electronic circuit provided with a digital driver for driving a capacitive load | |
| JP2004248451A (ja) | チャージポンプ回路 | |
| JPH0955470A (ja) | 半導体回路及び半導体回路装置 | |
| US20210344339A1 (en) | Device for charging and discharging a capacitor | |
| JP2607304B2 (ja) | 半導体集積回路装置 | |
| JP5016425B2 (ja) | 電気回路 | |
| JP2889327B2 (ja) | 発振回路 | |
| JP2005045934A (ja) | チャージポンプ回路 | |
| JPS63114319A (ja) | 出力回路 | |
| JP2004110574A5 (ja) | ||
| JPH01228319A (ja) | 半導体集積回路 | |
| KR960015319B1 (ko) | 반도체 메모리 장치의 전압 변환회로 | |
| JP4501497B2 (ja) | ゲート駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051220 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071203 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080108 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080121 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 Ref document number: 4075617 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110208 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120208 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130208 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140208 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |