JPH0548430A - 半導体回路 - Google Patents
半導体回路Info
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- JPH0548430A JPH0548430A JP3207809A JP20780991A JPH0548430A JP H0548430 A JPH0548430 A JP H0548430A JP 3207809 A JP3207809 A JP 3207809A JP 20780991 A JP20780991 A JP 20780991A JP H0548430 A JPH0548430 A JP H0548430A
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- input
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- input signal
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Abstract
(57)【要約】 （修正有）
【目的】半導体回路の低振幅入力信号を高振幅出力信号
に変換するレベル変換回路に関し、ＥＣＬ，ＴＴＬ等の
複数の入力信号論理レベルを１つの回路で受けられ、電
源電圧の低下に対しても、高速に動作するＣＭＯＳ回路
を提供する。 【構成】第１のＰＭＯＳトランジスタMP1、第２のＰＭ
ＯＳトランジスタMP2、それらのドレインに接続された
第１の負荷回路L1及び第１の電流源CG1からなるＰＭＯ
Ｓ差動回路DPと、第１のＮＭＯＳトランジスタMN1、第
２のＮＭＯＳトランジスタMN2、それらのドレインに接
続された第２の負荷回路L2及び第２の電流源CG2からな
るＮＭＯＳ差動回路DNを有し、ＰＭＯＳ差動回路とＮＭ
ＯＳ差動回路の各第１のトランジスタのゲートを接続し
て共通の入力信号を印加し、ＰＭＯＳ差動回路とＮＭＯ
Ｓ差動回路の各第２のトランジスタのゲートを接続して
共通の参照電圧VREFを供給し、ＰＭＯＳとＮＭＯＳの差
動回路の互いに同相の出力を接続し、負荷容量を加算的
に駆動する。
に変換するレベル変換回路に関し、ＥＣＬ，ＴＴＬ等の
複数の入力信号論理レベルを１つの回路で受けられ、電
源電圧の低下に対しても、高速に動作するＣＭＯＳ回路
を提供する。 【構成】第１のＰＭＯＳトランジスタMP1、第２のＰＭ
ＯＳトランジスタMP2、それらのドレインに接続された
第１の負荷回路L1及び第１の電流源CG1からなるＰＭＯ
Ｓ差動回路DPと、第１のＮＭＯＳトランジスタMN1、第
２のＮＭＯＳトランジスタMN2、それらのドレインに接
続された第２の負荷回路L2及び第２の電流源CG2からな
るＮＭＯＳ差動回路DNを有し、ＰＭＯＳ差動回路とＮＭ
ＯＳ差動回路の各第１のトランジスタのゲートを接続し
て共通の入力信号を印加し、ＰＭＯＳ差動回路とＮＭＯ
Ｓ差動回路の各第２のトランジスタのゲートを接続して
共通の参照電圧VREFを供給し、ＰＭＯＳとＮＭＯＳの差
動回路の互いに同相の出力を接続し、負荷容量を加算的
に駆動する。
Description
【０００１】
【産業上の利用分野】本発明は半導体回路に係り、特に
該半導体装置内部において低振幅入力信号を高振幅出力
信号に変換するレベル変換回路に関する。
該半導体装置内部において低振幅入力信号を高振幅出力
信号に変換するレベル変換回路に関する。
【０００２】
【従来の技術】従来、大容量メモリやＭＰＵなどの半導
体装置では、低電力化、高集積化に適したＣＭＯＳが多
用され、一部ではさらなる高速化のためＢｉＣＭＯＳが
用いられている。ＢｉＣＭＯＳを用いれば、ＥＣＬとＴ
ＴＬの両入出力インタフェースが可能だが、製造プロセ
スが複雑となる。そこで、プロセス簡略化のために、Ｅ
ＣＬインターフェースをＣＭＯＳ回路で実現する方法が
検討されている。これに関しては、例えば、アイ・イー
・イー・イー ジャーナル・オブ・ソリッドーステート
・サーキッツ，第２３巻，第１，１９８８，２月（ＩＥ
ＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．１，ＦＥＢＲ
ＵＡＲＹ １９８８，ｐｐ５９−６７）に記述されてい
る。
体装置では、低電力化、高集積化に適したＣＭＯＳが多
用され、一部ではさらなる高速化のためＢｉＣＭＯＳが
用いられている。ＢｉＣＭＯＳを用いれば、ＥＣＬとＴ
ＴＬの両入出力インタフェースが可能だが、製造プロセ
スが複雑となる。そこで、プロセス簡略化のために、Ｅ
ＣＬインターフェースをＣＭＯＳ回路で実現する方法が
検討されている。これに関しては、例えば、アイ・イー
・イー・イー ジャーナル・オブ・ソリッドーステート
・サーキッツ，第２３巻，第１，１９８８，２月（ＩＥ
ＥＥＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ
ＣＩＲＣＵＩＴＳ，ＶＯＬ．２３，ＮＯ．１，ＦＥＢＲ
ＵＡＲＹ １９８８，ｐｐ５９−６７）に記述されてい
る。
【０００３】図７に示した回路は、上記文献記載の例
で、ＥＣＬレベルの入力信号ＶＩＮをＮＭＯＳ差動回路
で増幅し、その後段のＣＭＯＳインバータ（Ｑ６、Ｑ
７）によりチップ内部ＣＭＯＳレベルの信号ＶＯＵＴに
変換する回路である。この回路構成では、ＥＣＬレベル
の入力信号に対してバイポーラより劣るものの、かなり
高速に動作する。しかし、ＴＴＬレベルの入力信号に対
しては動作が遅い。その理由を次に述べる。ＮＭＯＳ差
動回路では、電源電圧に対する相対入力信号レベルと、
ＶＩＮからＶＯＵＴまでの遅延時間ｔｐｄとの関係は図
８のようになる。すなわち、高電位側電源電圧（ＶＣ
Ｃ）に相対的に近いＥＣＬ入力信号論理レベルに対して
は、ＶＩＮからＶＯＵＴまでの信号遅延は小さい。一
方、低電位側電源電圧（ＶＥＥ）に相対的に近いＴＴＬ
入力信号論理レベルに対しては、動作電流が少なくな
り、遅延時間は大きくなる。逆にＰＭＯＳ差動回路の場
合は、ＴＴＬレベルで速く、ＥＣＬレベルでは遅くな
る。従って、ＥＣＬとＴＴＬのような入力信号論理レベ
ルが異なる入力信号を１種類の回路（ＮＭＯＳ差動入力
回路、あるいはＰＭＯＳ差動入力の回路）で受けようと
すると、どちらか一方の入力信号論理レベルに対して遅
くなるという問題が生じる。
で、ＥＣＬレベルの入力信号ＶＩＮをＮＭＯＳ差動回路
で増幅し、その後段のＣＭＯＳインバータ（Ｑ６、Ｑ
７）によりチップ内部ＣＭＯＳレベルの信号ＶＯＵＴに
変換する回路である。この回路構成では、ＥＣＬレベル
の入力信号に対してバイポーラより劣るものの、かなり
高速に動作する。しかし、ＴＴＬレベルの入力信号に対
しては動作が遅い。その理由を次に述べる。ＮＭＯＳ差
動回路では、電源電圧に対する相対入力信号レベルと、
ＶＩＮからＶＯＵＴまでの遅延時間ｔｐｄとの関係は図
８のようになる。すなわち、高電位側電源電圧（ＶＣ
Ｃ）に相対的に近いＥＣＬ入力信号論理レベルに対して
は、ＶＩＮからＶＯＵＴまでの信号遅延は小さい。一
方、低電位側電源電圧（ＶＥＥ）に相対的に近いＴＴＬ
入力信号論理レベルに対しては、動作電流が少なくな
り、遅延時間は大きくなる。逆にＰＭＯＳ差動回路の場
合は、ＴＴＬレベルで速く、ＥＣＬレベルでは遅くな
る。従って、ＥＣＬとＴＴＬのような入力信号論理レベ
ルが異なる入力信号を１種類の回路（ＮＭＯＳ差動入力
回路、あるいはＰＭＯＳ差動入力の回路）で受けようと
すると、どちらか一方の入力信号論理レベルに対して遅
くなるという問題が生じる。
【０００４】また電源電圧が低下しても高速に動作する
回路が必要である。周知のように素子の微細化に伴う素
子耐圧の低下と、高集積化に伴う消費電力の増加に対処
するため、電源電圧の低下が進みつつある。例えば現在
の主流である５Ｖ（ＴＴＬ）、−４.５Ｖ（ＥＣＬ１０
０Ｋシリーズ）などから、３Ｖ付近への低電圧化が進ん
でいる。このような低電源電圧下においても、１つの回
路で多様な信号論理レベルに対して高速に動作できる回
路方式が望まれる。
回路が必要である。周知のように素子の微細化に伴う素
子耐圧の低下と、高集積化に伴う消費電力の増加に対処
するため、電源電圧の低下が進みつつある。例えば現在
の主流である５Ｖ（ＴＴＬ）、−４.５Ｖ（ＥＣＬ１０
０Ｋシリーズ）などから、３Ｖ付近への低電圧化が進ん
でいる。このような低電源電圧下においても、１つの回
路で多様な信号論理レベルに対して高速に動作できる回
路方式が望まれる。
【０００５】
【発明が解決しようとする課題】上記従来技術では、多
様な入力信号論理レベルに対して１つの回路で受ける立
場をとっていなかった。しかしＥＣＬ、ＴＴＬの両論理
レベルの入力信号を１つの回路で受ける入力インターフ
ェースがあれば、各々の信号論理レベルに応じて２つの
専用回路を同一チップ上に配置する必要はなく、レイア
ウト面積を小さくできる。また、電源電圧が低下した場
合にも高速に動作しうる入力インターフェース回路方式
が望まれる。
様な入力信号論理レベルに対して１つの回路で受ける立
場をとっていなかった。しかしＥＣＬ、ＴＴＬの両論理
レベルの入力信号を１つの回路で受ける入力インターフ
ェースがあれば、各々の信号論理レベルに応じて２つの
専用回路を同一チップ上に配置する必要はなく、レイア
ウト面積を小さくできる。また、電源電圧が低下した場
合にも高速に動作しうる入力インターフェース回路方式
が望まれる。
【０００６】本発明の目的はＥＣＬ、ＴＴＬなどの多様
な入力信号論理レベルを広範囲の電源電圧下で、１つの
回路で受けられるＣＭＯＳ回路を提供することにある。
な入力信号論理レベルを広範囲の電源電圧下で、１つの
回路で受けられるＣＭＯＳ回路を提供することにある。
【０００７】
【課題を解決するための手段】上記目的はＮＭＯＳ差動
回路とＰＭＯＳ差動回路を並列に接続し、両差動回路を
加算的に動作させることにより達成される。
回路とＰＭＯＳ差動回路を並列に接続し、両差動回路を
加算的に動作させることにより達成される。
【０００８】
【作用】チップに入力される信号がＥＣＬレベルのよう
にＶＣＣ側に近い場合は、入力インターフェース回路の
ＮＭＯＳ回路が主に動作し、ＴＴＬレベルのようにＶＥ
Ｅに近い場合は、ＰＭＯＳ回路が主に動作する。そのた
め、多様な入力信号論理レベルに対して参照電圧を変え
てやれば一つの回路で対応できるので、チップ占有面積
を低減できる。電源電圧が低下した場合にも、入力信号
論理レベルが高いうちはＮＭＯＳ回路が主に動作し、入
力信号論理レベルが低くなるとＰＭＯＳ回路が主に動作
するようになるので、入力信号の変化を広範囲に応答す
ることができる。
にＶＣＣ側に近い場合は、入力インターフェース回路の
ＮＭＯＳ回路が主に動作し、ＴＴＬレベルのようにＶＥ
Ｅに近い場合は、ＰＭＯＳ回路が主に動作する。そのた
め、多様な入力信号論理レベルに対して参照電圧を変え
てやれば一つの回路で対応できるので、チップ占有面積
を低減できる。電源電圧が低下した場合にも、入力信号
論理レベルが高いうちはＮＭＯＳ回路が主に動作し、入
力信号論理レベルが低くなるとＰＭＯＳ回路が主に動作
するようになるので、入力信号の変化を広範囲に応答す
ることができる。
【０００９】
【実施例】以下、実施例を用いて本発明を詳細に説明す
る。図１は本発明の基本実施例である。図１において、
ＩＦＣは本発明の入力インターフェース回路全体を示
し、ＰＭＯＳ差動回路ＤＰ、ＮＭＯＳ差動回路ＤＮ、ド
ライバＣＯから成る。ＰＭＯＳ差動回路ＤＰはＭＰ１、
ＭＰ２、電流源ＣＧ１、負荷回路Ｌ１から成り、ＮＭＯ
Ｓ差動回路ＤＮはＭＮ１、ＭＮ２、電流源ＣＧ２、負荷
回路Ｌ２から成る。負荷回路Ｌ１はＰＭＯＳ差動トラン
ジスタのドレインとＶＳＳ間に接続される。また負荷回
路Ｌ２はＮＭＯＳ差動トランジスタのドレインとＶＣＣ
間に接続される。ＤＰ、ＤＮのトランジスタＭＰ１、Ｍ
Ｎ１のゲートに同じ入力信号が印加され、ＭＰ２、ＭＮ
２のゲートに同じ参照電圧ＶＲＥＦが供給される。Ｄ
Ｐ、ＤＮの各回路から出た互いに同相の出力信号を接続
したのがＶＯで、ドライバＣＯに入る。ＶＯの振幅はＶ
ＩＮより大きいがまだ電源電圧のフル振幅ではないので
さらにＣＯでフル振幅としつつ、内部回路ＣＩに対して
十分な負荷駆動能力を持たせる。ＣＯの出力回路は、例
えば、ＣＭＯＳインバータ列で構成する。図２は図１の
回路を動作させるためのＶＩＮとＶＲＥＦのレベル関係
を示す。参照電圧ＶＲＥＦは入力信号ＶＩＮのレベルに
よって変更し、入力信号ＶＩＮの高低の中間電圧を与え
る必要がある。例えば、ＴＴＬレベルの信号（ＶＣＣ＝
５Ｖ、ＶＩＨ＝２．４Ｖ、ＶＩＬ＝０．８Ｖ）の場合、
図２（ａ）に示すように、ＶＲＥＦはＶＩＨとＶＩＬの
中間レベル１.６Ｖである。また、入力信号ＶＩＮがＥ
ＣＬレベルの場合（ＶＥＥ＝−４.５Ｖ、ＶＩＨ＝−０.
９Ｖ、ＶＩＬ＝−１.７Ｖ）は、図３（ｂ）に示すよう
に、ＶＲＥＦはＶＩＨとＶＩＬの中間レベル−１.３Ｖ
に設定する。なお本発明のチップでは、ＴＴＬで用いる
ときはＶＣＣに正の電源電圧（例えば＋５Ｖ）、ＶＳＳ
に０Ｖを印加する。ＥＣＬで用いるときはＶＣＣに０
Ｖ、ＶＳＳ端子に負の電圧（−４．５Ｖ）を印加し、こ
れをＶＥＥと呼ぶ。後続の実施例でもこのような電源電
圧の印加を前提とする。
る。図１は本発明の基本実施例である。図１において、
ＩＦＣは本発明の入力インターフェース回路全体を示
し、ＰＭＯＳ差動回路ＤＰ、ＮＭＯＳ差動回路ＤＮ、ド
ライバＣＯから成る。ＰＭＯＳ差動回路ＤＰはＭＰ１、
ＭＰ２、電流源ＣＧ１、負荷回路Ｌ１から成り、ＮＭＯ
Ｓ差動回路ＤＮはＭＮ１、ＭＮ２、電流源ＣＧ２、負荷
回路Ｌ２から成る。負荷回路Ｌ１はＰＭＯＳ差動トラン
ジスタのドレインとＶＳＳ間に接続される。また負荷回
路Ｌ２はＮＭＯＳ差動トランジスタのドレインとＶＣＣ
間に接続される。ＤＰ、ＤＮのトランジスタＭＰ１、Ｍ
Ｎ１のゲートに同じ入力信号が印加され、ＭＰ２、ＭＮ
２のゲートに同じ参照電圧ＶＲＥＦが供給される。Ｄ
Ｐ、ＤＮの各回路から出た互いに同相の出力信号を接続
したのがＶＯで、ドライバＣＯに入る。ＶＯの振幅はＶ
ＩＮより大きいがまだ電源電圧のフル振幅ではないので
さらにＣＯでフル振幅としつつ、内部回路ＣＩに対して
十分な負荷駆動能力を持たせる。ＣＯの出力回路は、例
えば、ＣＭＯＳインバータ列で構成する。図２は図１の
回路を動作させるためのＶＩＮとＶＲＥＦのレベル関係
を示す。参照電圧ＶＲＥＦは入力信号ＶＩＮのレベルに
よって変更し、入力信号ＶＩＮの高低の中間電圧を与え
る必要がある。例えば、ＴＴＬレベルの信号（ＶＣＣ＝
５Ｖ、ＶＩＨ＝２．４Ｖ、ＶＩＬ＝０．８Ｖ）の場合、
図２（ａ）に示すように、ＶＲＥＦはＶＩＨとＶＩＬの
中間レベル１.６Ｖである。また、入力信号ＶＩＮがＥ
ＣＬレベルの場合（ＶＥＥ＝−４.５Ｖ、ＶＩＨ＝−０.
９Ｖ、ＶＩＬ＝−１.７Ｖ）は、図３（ｂ）に示すよう
に、ＶＲＥＦはＶＩＨとＶＩＬの中間レベル−１.３Ｖ
に設定する。なお本発明のチップでは、ＴＴＬで用いる
ときはＶＣＣに正の電源電圧（例えば＋５Ｖ）、ＶＳＳ
に０Ｖを印加する。ＥＣＬで用いるときはＶＣＣに０
Ｖ、ＶＳＳ端子に負の電圧（−４．５Ｖ）を印加し、こ
れをＶＥＥと呼ぶ。後続の実施例でもこのような電源電
圧の印加を前提とする。
【００１０】この実施例の特徴は、１つの入力信号ＶＩ
ＮをＰＭＯＳトランジスタの差動回路と、ＮＭＯＳトラ
ンジスタの差動回路の両方のゲートに入力していること
にある。従って、入力信号論理レベルがＥＣＬレベルの
ように高電位側にあっても、ＴＴＬレベルのように低電
位側にあっても、少なくとも一方の差動回路は正常に動
作する。また動作しない他方の回路は自動的に電流が減
少するので消費電流が増加することはない。電源電圧の
低下時も、入力信号がいかなるレベルの時もＰＭＯＳ、
ＮＭＯＳどちらかの回路が動作するので全領域にわたっ
て高速動作が可能である。なお、以下の説明でも入力信
号論理レベルをＥＣＬとＴＴＬの２つの場合を考える
が、これに限定されず他の入力信号論理レベルに対応で
きることはいうまでもない。
ＮをＰＭＯＳトランジスタの差動回路と、ＮＭＯＳトラ
ンジスタの差動回路の両方のゲートに入力していること
にある。従って、入力信号論理レベルがＥＣＬレベルの
ように高電位側にあっても、ＴＴＬレベルのように低電
位側にあっても、少なくとも一方の差動回路は正常に動
作する。また動作しない他方の回路は自動的に電流が減
少するので消費電流が増加することはない。電源電圧の
低下時も、入力信号がいかなるレベルの時もＰＭＯＳ、
ＮＭＯＳどちらかの回路が動作するので全領域にわたっ
て高速動作が可能である。なお、以下の説明でも入力信
号論理レベルをＥＣＬとＴＴＬの２つの場合を考える
が、これに限定されず他の入力信号論理レベルに対応で
きることはいうまでもない。
【００１１】参照電圧ＶＲＥＦはチップ外部から与える
場合とチップ内部で発生する場合とがある。チップ外部
から与える場合はインタフェースに応じて外部から電圧
を与えれば良い。ここではチップ内部で発生する場合を
示す。図３は参照電圧ＶＲＥＦをチップ内部で発生させ
る回路ＶＲＥＦＧの構成例である。ＴＴＬ、ＥＣＬの２
種類の入力インタフェースに対応するため、基準電圧Ｖ
ＲＥＦは２値が必要である。ＴＴＬレベルの入力信号を
受ける場合、同図上の基準電圧発生回路ＧＶＲ１と出力
回路ＯＴを動作させる。一方、ＥＣＬレベルの入力信号
を受ける場合、同図下の基準電圧発生回路ＧＶＲ２と出
力回路ＯＥを動作させる。ＯＴは基準電圧ＶＲ１を抵抗
Ｒ１、Ｒ２、増幅器ＡＭＰ１で増幅してＴＴＬ用参照電
圧ＶＲＥＦを発生する。ＯＥは基準電圧ＶＲ２を抵抗Ｒ
６、Ｒ７、増幅器ＡＭＰ２で増幅してＴＴＬ用参照電圧
ＶＲＥＦを発生する。
場合とチップ内部で発生する場合とがある。チップ外部
から与える場合はインタフェースに応じて外部から電圧
を与えれば良い。ここではチップ内部で発生する場合を
示す。図３は参照電圧ＶＲＥＦをチップ内部で発生させ
る回路ＶＲＥＦＧの構成例である。ＴＴＬ、ＥＣＬの２
種類の入力インタフェースに対応するため、基準電圧Ｖ
ＲＥＦは２値が必要である。ＴＴＬレベルの入力信号を
受ける場合、同図上の基準電圧発生回路ＧＶＲ１と出力
回路ＯＴを動作させる。一方、ＥＣＬレベルの入力信号
を受ける場合、同図下の基準電圧発生回路ＧＶＲ２と出
力回路ＯＥを動作させる。ＯＴは基準電圧ＶＲ１を抵抗
Ｒ１、Ｒ２、増幅器ＡＭＰ１で増幅してＴＴＬ用参照電
圧ＶＲＥＦを発生する。ＯＥは基準電圧ＶＲ２を抵抗Ｒ
６、Ｒ７、増幅器ＡＭＰ２で増幅してＴＴＬ用参照電圧
ＶＲＥＦを発生する。
【００１２】入力インターフェース回路をＴＴＬレベル
を受ける回路として用いる時は、ＥＣＬ用の出力回路Ｏ
ＥはＴＴＬ用ＶＲＥＦの電圧に影響を与えないように非
動作状態にしておく。逆に、入力インターフェース回路
をＥＣＬレベルを受ける回路として用いる時は、出力回
路ＯＴを非動作状態にしておく。出力回路ＯＴ、ＯＥな
どを動作／非動作にする方法についてはＭＯＳスイッチ
を用いるか、配線マスクのマスタスライスを用いれば容
易に実現できる。
を受ける回路として用いる時は、ＥＣＬ用の出力回路Ｏ
ＥはＴＴＬ用ＶＲＥＦの電圧に影響を与えないように非
動作状態にしておく。逆に、入力インターフェース回路
をＥＣＬレベルを受ける回路として用いる時は、出力回
路ＯＴを非動作状態にしておく。出力回路ＯＴ、ＯＥな
どを動作／非動作にする方法についてはＭＯＳスイッチ
を用いるか、配線マスクのマスタスライスを用いれば容
易に実現できる。
【００１３】なお、基準電圧発生回路ＧＶＲ１はＭＯＳ
トランジスタのしきい値電圧Ｖｔ差を利用して基準出圧
ＶＲ１を発生する方式の回路である。この回路方式につ
いては、特開平１−２９６４９１で詳しく述べられてい
る。また、基準電圧発生回路ＧＶＲ２はバンドギャップ
型基準電圧発生回路の例で、この回路方式については
Ｐ.Ｒ.グレイ、Ｒ.Ｇ.メイヤー共著、永田譲監訳『半導
体集積回路設計技術（上巻）』第２７０頁〜第２７６頁
に詳しく述べられている。図中のダイオードはＣＭＯＳ
プロセスでもラテラルバイポーラを用いて実現できる。
図３の例では、入力インタフェース回路はＴＴＬ、ＥＣ
Ｌと２つの信号論理レベルを考えたものであるが、これ
に限定されずＶＲＥＦの値によって、多様な信号論理レ
ベルを受けることができることは言うまでもない。
トランジスタのしきい値電圧Ｖｔ差を利用して基準出圧
ＶＲ１を発生する方式の回路である。この回路方式につ
いては、特開平１−２９６４９１で詳しく述べられてい
る。また、基準電圧発生回路ＧＶＲ２はバンドギャップ
型基準電圧発生回路の例で、この回路方式については
Ｐ.Ｒ.グレイ、Ｒ.Ｇ.メイヤー共著、永田譲監訳『半導
体集積回路設計技術（上巻）』第２７０頁〜第２７６頁
に詳しく述べられている。図中のダイオードはＣＭＯＳ
プロセスでもラテラルバイポーラを用いて実現できる。
図３の例では、入力インタフェース回路はＴＴＬ、ＥＣ
Ｌと２つの信号論理レベルを考えたものであるが、これ
に限定されずＶＲＥＦの値によって、多様な信号論理レ
ベルを受けることができることは言うまでもない。
【００１４】図４に本発明をメモリのアドレスバッファ
に適用するとともに、図１の回路構成をより具体化した
実施例を示す。図４では図１の電流源ＣＧ１、ＣＧ２を
ＭＯＳトランジスタＭＰ１２、ＭＮ１２によるパルス制
御電流源にし、負荷回路Ｌ１、Ｌ２をＭＯＳトランジス
タによるカレントミラー型の能動負荷にしている。本実
施例の特徴は、電流をチップの動作期間（／ＣＥで指
示）だけ流すことにより、回路数が多いアドレスバッフ
ァでの消費電力を低減できることにある。また、１種の
アドレスバッファ回路で多様な入力信号論理レベルを受
けることができるので、チップ占有面積を低減できる。
に適用するとともに、図１の回路構成をより具体化した
実施例を示す。図４では図１の電流源ＣＧ１、ＣＧ２を
ＭＯＳトランジスタＭＰ１２、ＭＮ１２によるパルス制
御電流源にし、負荷回路Ｌ１、Ｌ２をＭＯＳトランジス
タによるカレントミラー型の能動負荷にしている。本実
施例の特徴は、電流をチップの動作期間（／ＣＥで指
示）だけ流すことにより、回路数が多いアドレスバッフ
ァでの消費電力を低減できることにある。また、１種の
アドレスバッファ回路で多様な入力信号論理レベルを受
けることができるので、チップ占有面積を低減できる。
【００１５】図５のタイミング図で動作を説明する。チ
ップイネーブル入力信号（／ＣＥ）が、高電位から低電
位になり、チップが動作状態になったとする。このと
き、ＣＥバッファＣＥＢによりφＡＢが高電位（インバ
ータＣＧＣにより／φＡＢが低電位）になり、アドレス
バッファ回路の電流源トランジシタＭＮ１２、ＭＰ１２
をそれぞれ導通させる。差動回路ＤＰ、ＤＮの同相出力
が接続されａｉとなる。ＡｉがＶＲＥＦより低電位の時
はＭＮ２、ＭＮ４がオン、ＭＰ２、ＭＰ４がオフとなり
ａｉがＶＳＳに向かって放電される。一方、ＡｉがＶＲ
ＥＦより高電位の時はＭＮ２、ＭＮ４がオフ、ＭＰ２、
ＭＰ４がオンとなりａｉがＶＣＣに向かって充電され
る。このようにして入力アドレス信号Ａｉに応じたａｉ
が出力回路ＣＯに入る。出力回路ＣＯは内部回路ＣＩを
駆動するのに十分な駆動能力を持つ信号電圧Ｂｉを発生
する。電流源ＣＧ１、ＣＧ２は、φＡＢ（／φＡＢ）が
高電位（低電位）の期間だけ電流ＩＰ、ＩＮが流れ、そ
の他の期間では電流は流れない。従って、低消費電力化
が可能である。アドレス入力はこの期間でチップに取り
込まれ、図４では省略したが後段のＣＯまたはＣＩ回路
内でラッチされる。本実施例はパワースイッチによる低
電力化に加え、次の利点が生まれる。第１に、低電源電
圧動作時に、あらゆるレベルの信号に対して高速動作が
可能となる、第２に、１つの回路でＥＣＬレベル、ＴＴ
Ｌレベルの両信号論理レベルを扱うことができるため、
各信号論理レベルに応じた専用回路を設ける必要がな
く、回路の占有面積低減の効果がある。
ップイネーブル入力信号（／ＣＥ）が、高電位から低電
位になり、チップが動作状態になったとする。このと
き、ＣＥバッファＣＥＢによりφＡＢが高電位（インバ
ータＣＧＣにより／φＡＢが低電位）になり、アドレス
バッファ回路の電流源トランジシタＭＮ１２、ＭＰ１２
をそれぞれ導通させる。差動回路ＤＰ、ＤＮの同相出力
が接続されａｉとなる。ＡｉがＶＲＥＦより低電位の時
はＭＮ２、ＭＮ４がオン、ＭＰ２、ＭＰ４がオフとなり
ａｉがＶＳＳに向かって放電される。一方、ＡｉがＶＲ
ＥＦより高電位の時はＭＮ２、ＭＮ４がオフ、ＭＰ２、
ＭＰ４がオンとなりａｉがＶＣＣに向かって充電され
る。このようにして入力アドレス信号Ａｉに応じたａｉ
が出力回路ＣＯに入る。出力回路ＣＯは内部回路ＣＩを
駆動するのに十分な駆動能力を持つ信号電圧Ｂｉを発生
する。電流源ＣＧ１、ＣＧ２は、φＡＢ（／φＡＢ）が
高電位（低電位）の期間だけ電流ＩＰ、ＩＮが流れ、そ
の他の期間では電流は流れない。従って、低消費電力化
が可能である。アドレス入力はこの期間でチップに取り
込まれ、図４では省略したが後段のＣＯまたはＣＩ回路
内でラッチされる。本実施例はパワースイッチによる低
電力化に加え、次の利点が生まれる。第１に、低電源電
圧動作時に、あらゆるレベルの信号に対して高速動作が
可能となる、第２に、１つの回路でＥＣＬレベル、ＴＴ
Ｌレベルの両信号論理レベルを扱うことができるため、
各信号論理レベルに応じた専用回路を設ける必要がな
く、回路の占有面積低減の効果がある。
【００１６】図６は、本発明をメモリに適用した実施例
である。メモリは大容量化、高集積化するにつれて、低
消費電力化と素子耐圧の確保のために電源電圧は低電圧
化せざるを得ない。入出力インタフェースも低電源電圧
化に対応して従来のＥＣＬ、あるいはＴＴＬから変化す
る。本発明の入力インターフェース回路は、どのような
入力レベルの変化にも対応できる。図６に示したメモリ
装置はＣＥバッファＣＥＢ、アドレスバッファＡＢ０〜
ＡＢ１９、ライトイネーブル信号入力バッファＷＥＢ、
書き込みデータ入力バッファＤＩＢ、メモリセルアレー
ＭＣを駆動して記憶情報の書き込みと読み出しなどを行
うアレー周辺回路ＰＲＣ、メモリセルからの読み出しデ
ータをチップ外に出力する出力バッファＤＯＢなどから
なる。ここで、ＣＥＢ、ＡＢ０〜ＡＢ１９、ＷＥＢ、Ｄ
ＩＢの入力バッファに本発明による入力インタフェース
回路を用いることによって、次のような効果がある。例
えば、１Ｍｂの記憶容量をもつ従来のスタティックＲＡ
Ｍを想定する。単一の入力信号論理レベルの場合、アド
レスバッファの数だけで２０個必要である（ＡＢ０〜Ａ
Ｂ１９）。もし、ＴＴＬとＥＣＬの２種類の信号論理レ
ベルを受ける場合は、４０個のアドレスバッファが必要
となる。しかし、本発明による入力インターフェース回
路を上記入力バッファに用いることによって、半分の回
路数で済む。記憶容量が大きく入力インターフェース回
路数が大きい場合には特に効果がある。同様のことは、
ダイナミックＲＡＭやその他の半導体装置にも適用でき
ることはいうまでもない。
である。メモリは大容量化、高集積化するにつれて、低
消費電力化と素子耐圧の確保のために電源電圧は低電圧
化せざるを得ない。入出力インタフェースも低電源電圧
化に対応して従来のＥＣＬ、あるいはＴＴＬから変化す
る。本発明の入力インターフェース回路は、どのような
入力レベルの変化にも対応できる。図６に示したメモリ
装置はＣＥバッファＣＥＢ、アドレスバッファＡＢ０〜
ＡＢ１９、ライトイネーブル信号入力バッファＷＥＢ、
書き込みデータ入力バッファＤＩＢ、メモリセルアレー
ＭＣを駆動して記憶情報の書き込みと読み出しなどを行
うアレー周辺回路ＰＲＣ、メモリセルからの読み出しデ
ータをチップ外に出力する出力バッファＤＯＢなどから
なる。ここで、ＣＥＢ、ＡＢ０〜ＡＢ１９、ＷＥＢ、Ｄ
ＩＢの入力バッファに本発明による入力インタフェース
回路を用いることによって、次のような効果がある。例
えば、１Ｍｂの記憶容量をもつ従来のスタティックＲＡ
Ｍを想定する。単一の入力信号論理レベルの場合、アド
レスバッファの数だけで２０個必要である（ＡＢ０〜Ａ
Ｂ１９）。もし、ＴＴＬとＥＣＬの２種類の信号論理レ
ベルを受ける場合は、４０個のアドレスバッファが必要
となる。しかし、本発明による入力インターフェース回
路を上記入力バッファに用いることによって、半分の回
路数で済む。記憶容量が大きく入力インターフェース回
路数が大きい場合には特に効果がある。同様のことは、
ダイナミックＲＡＭやその他の半導体装置にも適用でき
ることはいうまでもない。
【００１７】なお、電源電圧の低下時には、出力バッフ
ァＤＯＢも従来とは異なる回路方式が必要になるがこれ
に関しては、例えば、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔｏｆ ’９１ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｓｙｍ
ｐ．，ｐｐ．９７−９８に記載されている。
ァＤＯＢも従来とは異なる回路方式が必要になるがこれ
に関しては、例えば、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓ
ｔｏｆ ’９１ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｓｙｍ
ｐ．，ｐｐ．９７−９８に記載されている。
【００１８】以上の実施例では本発明を入力インタフェ
ース回路に適用したが、その他の回路にも適用できる。
例えばメモリのメインアンプに適用し、メモリセルから
の低振幅の読出し信号を高振幅信号に高速に変換するこ
とができる。
ース回路に適用したが、その他の回路にも適用できる。
例えばメモリのメインアンプに適用し、メモリセルから
の低振幅の読出し信号を高振幅信号に高速に変換するこ
とができる。
【００１９】
【発明の効果】本発明の入力インターフェース回路によ
れば、入力信号論理レベルが電源電圧の高電位側にある
場合は主としてＮＭＯＳ回路が、電源電圧の低電位側に
ある場合は主としてＰＭＯＳ回路が動作するので、多様
な入力信号論理レベルに対しても高速に動作し、電源の
低電圧化に対しても安定に動作する。また、１つの回路
で多様な入力信号論理レベルに対応できるので、回路の
チップ占有面積を低減できる。
れば、入力信号論理レベルが電源電圧の高電位側にある
場合は主としてＮＭＯＳ回路が、電源電圧の低電位側に
ある場合は主としてＰＭＯＳ回路が動作するので、多様
な入力信号論理レベルに対しても高速に動作し、電源の
低電圧化に対しても安定に動作する。また、１つの回路
で多様な入力信号論理レベルに対応できるので、回路の
チップ占有面積を低減できる。
【図１】本発明の第１の実施例を示す図
【図２】入力信号レベルと参照電圧ＶＲＥＦの関係を示
す図
す図
【図３】参照電圧ＶＲＥＦ発生回路の構成例
【図４】本発明をアドレスバッファに適用した例
【図５】アドレスバッファの動作説明図
【図６】本発明をメモリ装置に適用した実施例
【図７】ＣＭＯＳを用いた従来ＥＣＬインタフェース回
路
路
【図８】入力レベルと遅延時間の関係
ＶＩＮ…入力信号、ＶＯ…入力インターフェース回路内
部信号、ＶＯＵＴ…入力インターフェース回路出力信
号、ＶＲＥＦ…参照電圧、ＶＣＣ，ＶＥＥ，ＶＳＳ…電
源電圧、／ＣＥ…チップイネーブル入力信号、φＡＢ，
／φＡＢ…電流源駆動パルス信号、Ａｉ…アドレス入力
信号、ＩＰ，ＩＮ…電流源電流、／ＷＥ…ライトイネー
ブル入力信号、ＤＩＮ…書き込みデータ入力信号、ＤＯ
ＵＴ…読み出しデータ出力信号、ｔｐｄ…遅延時間。
部信号、ＶＯＵＴ…入力インターフェース回路出力信
号、ＶＲＥＦ…参照電圧、ＶＣＣ，ＶＥＥ，ＶＳＳ…電
源電圧、／ＣＥ…チップイネーブル入力信号、φＡＢ，
／φＡＢ…電流源駆動パルス信号、Ａｉ…アドレス入力
信号、ＩＰ，ＩＮ…電流源電流、／ＷＥ…ライトイネー
ブル入力信号、ＤＩＮ…書き込みデータ入力信号、ＤＯ
ＵＴ…読み出しデータ出力信号、ｔｐｄ…遅延時間。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｆ 1/50 7239−5Ｊ 3/45 7328−5Ｊ (72)発明者 川尻 良樹 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 河原 尊之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 秋葉 武定 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 加藤 至誠 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 立花 利一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内
Claims (5)
- 【請求項１】第１のＰＭＯＳトランジスタ、第２のＰＭ
ＯＳトランジスタ、それらのドレインに接続された第１
の負荷回路、第１の電流源からなるＰＭＯＳ差動回路
と、第１のＮＭＯＳトランジスタ、第２のＮＭＯＳトラ
ンジスタ、それらのドレインに接続された第２の負荷回
路、第２の電流源からなるＮＭＯＳ差動回路を有し、該
ＰＭＯＳ差動回路と該ＮＭＯＳ差動回路の各第１のトラ
ンジスタのゲートを接続して共通の入力信号を印加し、
該ＰＭＯＳ差動回路と該ＮＭＯＳ差動回路の各第２のト
ランジスタのゲートを接続して共通の参照電圧を供給
し、該ＰＭＯＳ差動回路と該ＮＭＯＳ差動回路の互いに
同相の出力を接続し、該出力の信号振幅は該２組のＭＯ
Ｓ差動回路の入力信号振幅より大きいことを特徴とする
半導体回路。 - 【請求項２】請求項１に記載の半導体回路において、該
半導体回路をチップの入力回路に用い、該参照電圧を変
えることにより、ＴＴＬやＥＣＬ等、複数のインタフェ
ース仕様に対して同一入力回路を使用することを特徴と
する請求項１記載の半導体回路。 - 【請求項３】入力信号と、参照電圧と、該入力信号を内
部信号に変換する入力回路とからなる半導体回路におい
て、該入力回路は上記参照電圧によって上記入力信号の
論理値を決定し、上記参照電圧は上記入力信号の論理レ
ベルに対応して変化されることを特徴とする半導体回
路。 - 【請求項４】請求項３に記載の半導体回路において、上
記入力信号がＴＴＬレベルの時は上記参照電圧はＴＴＬ
レベルの論理しきい値あたりに設定され、上記入力信号
がＥＣＬレベルの時は上記参照電圧をＥＣＬレベルの論
理しきい値あたりに設定されることを特徴とする半導体
回路。 - 【請求項５】請求項３又は請求項４の何れかに記載の半
導体回路において、上記入力回路は第１の回路と第２の
回路とを有し、上記第１の回路はＴＴＬレベルの信号が
入力されてから上記内部信号が出力されるまでの遅延時
間がＥＣＬレベルの信号が入力されてから上記内部信号
が出力されるまでの遅延時間より短く、上記第２の回路
はＥＣＬレベルの信号が入力されてから上記内部信号が
出力されるまでの遅延時間がＴＴＬレベルの信号が入力
されてから上記内部信号が出力されるまでの遅延時間よ
り短いことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207809A JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207809A JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548430A true JPH0548430A (ja) | 1993-02-26 |
Family
ID=16545862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207809A Pending JPH0548430A (ja) | 1991-08-20 | 1991-08-20 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0548430A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
| US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| JP2004221865A (ja) * | 2003-01-14 | 2004-08-05 | Toppan Printing Co Ltd | レベルシフト回路 |
| JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
| WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1991
- 1991-08-20 JP JP3207809A patent/JPH0548430A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194920B1 (en) | 1997-09-11 | 2001-02-27 | Nec Corporation | Semiconductor circuit |
| US6339344B1 (en) | 1999-02-17 | 2002-01-15 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US6483349B2 (en) | 1999-02-17 | 2002-11-19 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2002171164A (ja) * | 2000-11-30 | 2002-06-14 | Mitsubishi Electric Corp | 半導体装置の入力バッファ |
| JP2004221865A (ja) * | 2003-01-14 | 2004-08-05 | Toppan Printing Co Ltd | レベルシフト回路 |
| JP2005244354A (ja) * | 2004-02-24 | 2005-09-08 | Fujitsu Ltd | 差動増幅器及び半導体装置 |
| WO2014189050A1 (ja) * | 2013-05-23 | 2014-11-27 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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