JPH1186543A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1186543A JPH1186543A JP9238474A JP23847497A JPH1186543A JP H1186543 A JPH1186543 A JP H1186543A JP 9238474 A JP9238474 A JP 9238474A JP 23847497 A JP23847497 A JP 23847497A JP H1186543 A JPH1186543 A JP H1186543A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 半導体記憶装置の微細化、大容量化に適した
回路構成で非選択状態で任意の負電圧をメモリセルに接
続されたワード線に供給し、選択状態で選択されたワー
ド線のみハイレベルにすることのできる半導体記憶装置
を提供する。 【解決手段】 メインワード線１０５を制御するメイン
ローデコーダ回路１０１、サブワード選択線１０６を制
御するサブローデコーダ回路１０３、そして、メインワ
ード線１０５、サブワード選択線１０６により制御され
メモリセル選択用のサブワード線１０７の駆動するサブ
ワード線駆動回路１０３により構成される階層型ワード
線方式を適用する。メインワード線１０５、サブワード
選択線１０６の制御により、非選択状態では、負電位発
生回路１０４から発生する任意の負電圧をサブワード線
１０７に供給し、選択状態では、選択されたサブワード
線のみをハイレベルにする。
回路構成で非選択状態で任意の負電圧をメモリセルに接
続されたワード線に供給し、選択状態で選択されたワー
ド線のみハイレベルにすることのできる半導体記憶装置
を提供する。 【解決手段】 メインワード線１０５を制御するメイン
ローデコーダ回路１０１、サブワード選択線１０６を制
御するサブローデコーダ回路１０３、そして、メインワ
ード線１０５、サブワード選択線１０６により制御され
メモリセル選択用のサブワード線１０７の駆動するサブ
ワード線駆動回路１０３により構成される階層型ワード
線方式を適用する。メインワード線１０５、サブワード
選択線１０６の制御により、非選択状態では、負電位発
生回路１０４から発生する任意の負電圧をサブワード線
１０７に供給し、選択状態では、選択されたサブワード
線のみをハイレベルにする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメインローデコーダ回路により制御されるメイ
ンワード線およびサブローデコーダ回路により制御され
るサブワード選択線にしたがってメモリセル選択用のサ
ブワード線を駆動するサブワード線駆動回路を有する半
導体記憶装置に関する。
し、特にメインローデコーダ回路により制御されるメイ
ンワード線およびサブローデコーダ回路により制御され
るサブワード選択線にしたがってメモリセル選択用のサ
ブワード線を駆動するサブワード線駆動回路を有する半
導体記憶装置に関する。
【０００２】
【従来の技術】近年、半導体微細加工技術の進歩によ
り、半導体記憶装置の高集積化、大容量化が著しい。特
に、半導体記憶装置の中でも記憶保持動作の必要なダイ
ナミックランダムアクセスメモリ（以下ＤＲＡＭと略
す）では、メモリセルが１トランジスタ１キャパシタの
２素子のみで構成されるため、高集積化、大容量化が容
易であり、学会レベルではＧｂ級のＤＲＡＭが発表され
ている。
り、半導体記憶装置の高集積化、大容量化が著しい。特
に、半導体記憶装置の中でも記憶保持動作の必要なダイ
ナミックランダムアクセスメモリ（以下ＤＲＡＭと略
す）では、メモリセルが１トランジスタ１キャパシタの
２素子のみで構成されるため、高集積化、大容量化が容
易であり、学会レベルではＧｂ級のＤＲＡＭが発表され
ている。
【０００３】図１９にＤＲＡＭメモリセルの回路図を示
す。ＤＲＡＭのメモリセルキャパシタＣ１にはメモリセ
ルトランジスタＭ１を介して電源電圧Ｖｃｃもしくは接
地電位ＧＮＤが書き込まれる。そして、メモリセルトラ
ンジスタＭ１のしきい値電圧Ｖｔｎは、サブスレッショ
ルドリークを低減するため周辺のトランジスタのしきい
値電圧より高い値となっている。そのため、メモリセル
キャパシタＣ１にデータを書き込むとき、メモリセルト
ランジスタＭ１の接続されたワード線ＷＬには、「メモ
リセルトランジスタＭ１のしきい値電圧Ｖｔｎ＋書き込
み電圧Ｖｃｃ」以上の電圧を印加する必要がある。よっ
て、電源電圧Ｖｃｃより高く昇圧された昇圧電位Ｖｐｐ
がメモリセルトランジスタＭ１のゲートに印加される。
す。ＤＲＡＭのメモリセルキャパシタＣ１にはメモリセ
ルトランジスタＭ１を介して電源電圧Ｖｃｃもしくは接
地電位ＧＮＤが書き込まれる。そして、メモリセルトラ
ンジスタＭ１のしきい値電圧Ｖｔｎは、サブスレッショ
ルドリークを低減するため周辺のトランジスタのしきい
値電圧より高い値となっている。そのため、メモリセル
キャパシタＣ１にデータを書き込むとき、メモリセルト
ランジスタＭ１の接続されたワード線ＷＬには、「メモ
リセルトランジスタＭ１のしきい値電圧Ｖｔｎ＋書き込
み電圧Ｖｃｃ」以上の電圧を印加する必要がある。よっ
て、電源電圧Ｖｃｃより高く昇圧された昇圧電位Ｖｐｐ
がメモリセルトランジスタＭ１のゲートに印加される。
【０００４】一方、ＤＲＡＭの大容量化が進むにつれ、
外部から供給される電源電圧は低電圧化される。例え
ば、６４，２５６ＭＤＲＡＭでは３．３Ｖ、１ＧＤＲＡ
Ｍクラスでは２．５Ｖ付近の電源電圧になると思われ
る。
外部から供給される電源電圧は低電圧化される。例え
ば、６４，２５６ＭＤＲＡＭでは３．３Ｖ、１ＧＤＲＡ
Ｍクラスでは２．５Ｖ付近の電源電圧になると思われ
る。
【０００５】ところが、低電圧化されたＤＲＡＭにおい
て高速動作を行う場合、トランジスタのしきい値電圧を
低くして駆動能力を大きくすればよいが、逆にサブスレ
ッショルドリーク特性を劣化させてしまうことが問題に
なる。
て高速動作を行う場合、トランジスタのしきい値電圧を
低くして駆動能力を大きくすればよいが、逆にサブスレ
ッショルドリーク特性を劣化させてしまうことが問題に
なる。
【０００６】特に、メモリセルトランジスタのしきい値
電圧はサブスレッショルドリークを小さくするため低く
できず、電源電圧に対してスケーリングすることはでき
ない。
電圧はサブスレッショルドリークを小さくするため低く
できず、電源電圧に対してスケーリングすることはでき
ない。
【０００７】そのため、メモリセルトランジスタのゲー
トに印加される昇圧電位は十分低くすることができず、
低電圧化の進む電源電圧から昇圧電位を発生させること
が困難になる。
トに印加される昇圧電位は十分低くすることができず、
低電圧化の進む電源電圧から昇圧電位を発生させること
が困難になる。
【０００８】このような問題に対して、メモリセルに接
続されたワード線を負電圧にする方法が提案されてい
る。
続されたワード線を負電圧にする方法が提案されてい
る。
【０００９】図２０に第一従来例（特開平６−８４３５
５）の回路図、図２１にそのタイミングチャートを示
す。
５）の回路図、図２１にそのタイミングチャートを示
す。
【００１０】ワード線ＷＬ０，ＷＬ１は、メモリセルト
ランジスタＭ４９のゲート入力信号になっている。
ランジスタＭ４９のゲート入力信号になっている。
【００１１】非選択状態では、ワードデコーダ５２にお
いて、選択トランジスタＮ６６のゲート電圧はＧＮＤ電
位となり、トランジスタＮ６６は非導通状態、非選択ト
ランジスタＮ６８のゲート電圧Ｖｃｃ電位となり、トラ
ンジスタＮ６８は導通状態にある。また、下位アドレス
プリデコーダからのワード線選択信号５０ａはＧＮＤ電
位となっている。そして、ワード線ＷＬ０，ＷＬ１はロ
ウレベルである負電圧電位ＶＬ（ｎチャンネルトランジ
スタＮ６６のしきい値電圧Ｖｔｎの絶対値より小さい
値）となっている。
いて、選択トランジスタＮ６６のゲート電圧はＧＮＤ電
位となり、トランジスタＮ６６は非導通状態、非選択ト
ランジスタＮ６８のゲート電圧Ｖｃｃ電位となり、トラ
ンジスタＮ６８は導通状態にある。また、下位アドレス
プリデコーダからのワード線選択信号５０ａはＧＮＤ電
位となっている。そして、ワード線ＷＬ０，ＷＬ１はロ
ウレベルである負電圧電位ＶＬ（ｎチャンネルトランジ
スタＮ６６のしきい値電圧Ｖｔｎの絶対値より小さい
値）となっている。
【００１２】選択状態では、ワードデコーダ５２におい
て、時刻ｔ１におけるアドレス入力によりＮＡＮＤゲー
ト６０の出力はＶｃｃ電位からロウレベルであるＶＬ電
位に変化し、トランジスタＮ６６のゲート電位はＶｃｃ
−Ｖｔｎとなり導通状態、トランジスタＮ６８のゲート
電位はＶＬ電位となり非導通状態となる。
て、時刻ｔ１におけるアドレス入力によりＮＡＮＤゲー
ト６０の出力はＶｃｃ電位からロウレベルであるＶＬ電
位に変化し、トランジスタＮ６６のゲート電位はＶｃｃ
−Ｖｔｎとなり導通状態、トランジスタＮ６８のゲート
電位はＶＬ電位となり非導通状態となる。
【００１３】そのため、導通したトランジスタＮ６６が
接続されている全てのワード線はＶＬ電位からＧＮＤま
で引き上げられる。
接続されている全てのワード線はＶＬ電位からＧＮＤま
で引き上げられる。
【００１４】また、下位アドレスプリデコーダ５３にお
いて、アドレス入力によりワード線選択信号５０ａのう
ち選択された信号線のみが昇圧された電位であるＶＨ電
位に変化し、所望のワード線ＷＬ０をＶＨ電位レベルま
で引き上げる。
いて、アドレス入力によりワード線選択信号５０ａのう
ち選択された信号線のみが昇圧された電位であるＶＨ電
位に変化し、所望のワード線ＷＬ０をＶＨ電位レベルま
で引き上げる。
【００１５】図２２に第２の従来例(Yamagata, T., et
al.,“Circuit Design Techniquesfor Low-Voltage Ope
rating and/or Giga-Scale DRAMs ”, ISSCC Digest of
Technical Papers, pp. 248-249, Feb., 1955)の回路
図を示す。
al.,“Circuit Design Techniquesfor Low-Voltage Ope
rating and/or Giga-Scale DRAMs ”, ISSCC Digest of
Technical Papers, pp. 248-249, Feb., 1955)の回路
図を示す。
【００１６】非選択状態において、ＮＡＮＤゲート７１
の出力はＶｃｃ電位となっている。そのため、トランジ
スタＮ７２のゲート電圧はＶｃｃ電位となり、トランジ
スタＮ７２は導通状態である。また、トランジスタＰ７
２のゲート電位は昇圧電位Ｖｐｐとなり、トランジスタ
Ｐ７２は非導通状態である。ワード線ＷＬは負電圧であ
るＶｂｂ電位となっている。
の出力はＶｃｃ電位となっている。そのため、トランジ
スタＮ７２のゲート電圧はＶｃｃ電位となり、トランジ
スタＮ７２は導通状態である。また、トランジスタＰ７
２のゲート電位は昇圧電位Ｖｐｐとなり、トランジスタ
Ｐ７２は非導通状態である。ワード線ＷＬは負電圧であ
るＶｂｂ電位となっている。
【００１７】そして、アドレス入力により選択状態にな
ると、ＮＡＮＤゲート７１の出力はＧＮＤ電位となる。
そのため、トランジスタＮ７２のゲート電圧はＶｂｂ電
位でトランジスタＮ７２が非導通状態、トランジスタＰ
７２のゲート電位はＧＮＤ電位となりトランジスタＰ７
２が導通状態となり、ワード線ＷＬはＶｂｂ電位からＶ
ｐｐ電位へ変化する。
ると、ＮＡＮＤゲート７１の出力はＧＮＤ電位となる。
そのため、トランジスタＮ７２のゲート電圧はＶｂｂ電
位でトランジスタＮ７２が非導通状態、トランジスタＰ
７２のゲート電位はＧＮＤ電位となりトランジスタＰ７
２が導通状態となり、ワード線ＷＬはＶｂｂ電位からＶ
ｐｐ電位へ変化する。
【００１８】
【発明が解決しようとする課題】上述した従来例では、
以下の問題がある。
以下の問題がある。
【００１９】第１の従来例では、負電圧電位はｎチャン
ネルトランジスタのしきい値電圧より小さい絶対値で設
定されており、ワード線電位を十分下げることができな
いという欠点がある。また、ワードデコーダ５２が活性
化されワード線選択信号５０ａで選ばれなかったワード
線群は、負電位からＧＮＤ電位に変化してしまうという
欠点もある。
ネルトランジスタのしきい値電圧より小さい絶対値で設
定されており、ワード線電位を十分下げることができな
いという欠点がある。また、ワードデコーダ５２が活性
化されワード線選択信号５０ａで選ばれなかったワード
線群は、負電位からＧＮＤ電位に変化してしまうという
欠点もある。
【００２０】第２の従来例では、ワード線ＷＬの負電圧
であるロウレベルは、トランジスタのしきい値電圧に関
係なく設定できるが、微細化が進むにつれ、ワード線の
ピッチで配線遅延低減のためのメタル配線によるワード
線裏打ちを行うことが困難になる。これは第１の従来例
でも同様であり、半導体記憶装置の微細化、大容量化を
行う上で大きな問題となっている。
であるロウレベルは、トランジスタのしきい値電圧に関
係なく設定できるが、微細化が進むにつれ、ワード線の
ピッチで配線遅延低減のためのメタル配線によるワード
線裏打ちを行うことが困難になる。これは第１の従来例
でも同様であり、半導体記憶装置の微細化、大容量化を
行う上で大きな問題となっている。
【００２１】本発明の目的は、半導体記憶装置の微細
化、大容量化に適した回路構成で非選択状態で任意の負
電圧をメモリセルに接続されたワード線に供給し、選択
状態で選択されたワード線のみハイレベルにすることの
できる半導体記憶装置を提供することである。
化、大容量化に適した回路構成で非選択状態で任意の負
電圧をメモリセルに接続されたワード線に供給し、選択
状態で選択されたワード線のみハイレベルにすることの
できる半導体記憶装置を提供することである。
【００２２】
【課題を解決するための手段】本発明は、メインワード
線を制御するメインローデコーダ回路、サブワード選択
線を制御するサブローデコーダ回路、そしてメインワー
ド線、サブワード選択線により制御されメモリセル選択
用のサブワード線を駆動するサブワード線駆動回路によ
り構成され、メタル配線によるワード線裏打ちを行う必
要のない階層型ワード線方式を適用し、メインワード
線、サブワード選択線の制御により、非選択状態では、
負電位発生回路から発生する任意の負電圧をサブワード
線に供給し、選択状態では、選択されたサブワード線の
みをハイレベルにすることを特徴とする。
線を制御するメインローデコーダ回路、サブワード選択
線を制御するサブローデコーダ回路、そしてメインワー
ド線、サブワード選択線により制御されメモリセル選択
用のサブワード線を駆動するサブワード線駆動回路によ
り構成され、メタル配線によるワード線裏打ちを行う必
要のない階層型ワード線方式を適用し、メインワード
線、サブワード選択線の制御により、非選択状態では、
負電位発生回路から発生する任意の負電圧をサブワード
線に供給し、選択状態では、選択されたサブワード線の
みをハイレベルにすることを特徴とする。
【００２３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２４】図１を参照すると、本発明の一実施形態の
半導体記憶装置は、メインローデコーダ回路１０１と、
サブローデコーダ回路１０２と、メインデコーダ回路１
０１により制御されるメインワード線１０５とサローブ
デコーダ回路１０２により制御されるサブワード選択線
１０６によりサブワード選択線１０６にしたがってメモ
リセル選択用のサブワード線１０７を駆動するサブワー
ド線駆動回路１０３と、サブワード線１０７の非選択時
にサブワード線１０７を負電位にする負電位発生回路１
０４を有している。本発明では階層型ワード線方式を使
用している。
半導体記憶装置は、メインローデコーダ回路１０１と、
サブローデコーダ回路１０２と、メインデコーダ回路１
０１により制御されるメインワード線１０５とサローブ
デコーダ回路１０２により制御されるサブワード選択線
１０６によりサブワード選択線１０６にしたがってメモ
リセル選択用のサブワード線１０７を駆動するサブワー
ド線駆動回路１０３と、サブワード線１０７の非選択時
にサブワード線１０７を負電位にする負電位発生回路１
０４を有している。本発明では階層型ワード線方式を使
用している。
【００２５】内部アドレスが入力されることによりメイ
ンローデコーダ回路１０１、サブローデコーダ回路１０
２が活性化され、所望のサブワード線駆動回路１０３が
選択される。そして、選択されたサブワード線駆動回路
１０３のサブワード線１０７はハイレベルとなる。ま
た、負電位発生回路１０４からの負電位は各回路１０１
〜１０３に供給され、選択されないサブワード線駆動回
路１０３のサブワード線１０７はロウレベルである負電
位となっている。ここで、負電位を生成する負電位発生
回路１０４は半導体記憶装置上で低電圧を発生する一般
的によく知られた回路が使用可能である。例えば、負電
圧レベル検出回路により制御され、一定レベルの負電位
を供給するチャージポンプ回路等で構成することが好適
である。
ンローデコーダ回路１０１、サブローデコーダ回路１０
２が活性化され、所望のサブワード線駆動回路１０３が
選択される。そして、選択されたサブワード線駆動回路
１０３のサブワード線１０７はハイレベルとなる。ま
た、負電位発生回路１０４からの負電位は各回路１０１
〜１０３に供給され、選択されないサブワード線駆動回
路１０３のサブワード線１０７はロウレベルである負電
位となっている。ここで、負電位を生成する負電位発生
回路１０４は半導体記憶装置上で低電圧を発生する一般
的によく知られた回路が使用可能である。例えば、負電
圧レベル検出回路により制御され、一定レベルの負電位
を供給するチャージポンプ回路等で構成することが好適
である。
【００２６】図２のＤＲＡＭのレイアウト例を示す。
【００２７】サブローデコーダ回路１０２はカラムデコ
ーダ回路１０８側に配置されている。メインローデコー
ダ回路１０１のメインワード線１０５とサブローデコー
ダ回路１０２のサブワード選択線１０６が活性化される
ことによりサブワード線駆動回路列１０９内の所望のサ
ブワード線駆動回路１０３が選ばれ、サブワード線１０
７を駆動する。
ーダ回路１０８側に配置されている。メインローデコー
ダ回路１０１のメインワード線１０５とサブローデコー
ダ回路１０２のサブワード選択線１０６が活性化される
ことによりサブワード線駆動回路列１０９内の所望のサ
ブワード線駆動回路１０３が選ばれ、サブワード線１０
７を駆動する。
【００２８】図３に詳細な回路ブロック例を示す。
【００２９】メモリセルアレイ内のメモリセルトランジ
スタのゲートは、サブワード線駆動回路１０３からのサ
ブワード線１０７に接続されている。また、メインロー
デコーダ回路１０１からの１つのメインワード線１０５
はサブワード線駆動回路列１０９内の複数個のサブワー
ド線駆動回路１０３と接続されている（図では４個接続
されている）。そして、サブローデコーダ回路１０２か
らのサブワード選択線１０６により１つのメインワード
線１０５に接続された複数個のサブワード線駆動回路１
０３のうちの一つが選択され（図では４個のうちの１個
が選択される）、所望のサブワード線１０７が活性化さ
れる。
スタのゲートは、サブワード線駆動回路１０３からのサ
ブワード線１０７に接続されている。また、メインロー
デコーダ回路１０１からの１つのメインワード線１０５
はサブワード線駆動回路列１０９内の複数個のサブワー
ド線駆動回路１０３と接続されている（図では４個接続
されている）。そして、サブローデコーダ回路１０２か
らのサブワード選択線１０６により１つのメインワード
線１０５に接続された複数個のサブワード線駆動回路１
０３のうちの一つが選択され（図では４個のうちの１個
が選択される）、所望のサブワード線１０７が活性化さ
れる。
【００３０】なお、メインローデコーダ回路１０１、サ
ブローデコーダ回路１０２で使用されるレベル変換回路
は、サブワード線駆動回路１０３への入力制御線である
メインワード線１０５、サブワード選択線１０６の論理
レベルの振幅によって、図４〜７のようなものが使われ
る。
ブローデコーダ回路１０２で使用されるレベル変換回路
は、サブワード線駆動回路１０３への入力制御線である
メインワード線１０５、サブワード選択線１０６の論理
レベルの振幅によって、図４〜７のようなものが使われ
る。
【００３１】ハイレベルが電源電位Ｖｃｃで、ロウレベ
ルが接地電位ＧＮＤである入力信号に対して、ハイレベ
ルが昇圧電位Ｖｐｐで、ロウレベルがＧＮＤである出力
信号に変換する場合は図４の回路例、ハイレベルが電源
電位Ｖｃｃで、ロウレベルが負電位Ｖｎｂである出力信
号に変換する場合は図５の回路例、ハイレベルが昇圧電
位Ｖｐｐで、ロウレベルが負電位Ｖｎｂである出力信号
に変換する場合は、第２の従来例の図６の回路例や図７
の回路例が考えられる。ここに挙げたのはそれぞれの１
つの回路例であるが他のどのような形式のレベル変換回
路でも本発明に適用できる。
ルが接地電位ＧＮＤである入力信号に対して、ハイレベ
ルが昇圧電位Ｖｐｐで、ロウレベルがＧＮＤである出力
信号に変換する場合は図４の回路例、ハイレベルが電源
電位Ｖｃｃで、ロウレベルが負電位Ｖｎｂである出力信
号に変換する場合は図５の回路例、ハイレベルが昇圧電
位Ｖｐｐで、ロウレベルが負電位Ｖｎｂである出力信号
に変換する場合は、第２の従来例の図６の回路例や図７
の回路例が考えられる。ここに挙げたのはそれぞれの１
つの回路例であるが他のどのような形式のレベル変換回
路でも本発明に適用できる。
【００３２】図９に別の詳細な回路ブロック接続例を示
す。
す。
【００３３】構成は図３とほぼ同じであるが、本接続例
では、サブローデコーダ回路１０２からのロウレベルの
論理出力を接地電位であるＧＮＤレベルとしている。そ
して、サブワード線駆動回路１０３の近くに配置された
レベル変換回路１１０は、サブローデコーダ回路１０２
からの出力と、メモリセルアレイ列を選択する信号ＢＳ
ＥＬとの論理により活性化される。レベル変換回路１１
０によりサブワード選択線１０６のロウレベルの論理出
力を負電位であるＶｎｂに変換している。
では、サブローデコーダ回路１０２からのロウレベルの
論理出力を接地電位であるＧＮＤレベルとしている。そ
して、サブワード線駆動回路１０３の近くに配置された
レベル変換回路１１０は、サブローデコーダ回路１０２
からの出力と、メモリセルアレイ列を選択する信号ＢＳ
ＥＬとの論理により活性化される。レベル変換回路１１
０によりサブワード選択線１０６のロウレベルの論理出
力を負電位であるＶｎｂに変換している。
【００３４】なお、レベル変換回路１１０は図２のレイ
アウト例のサブワード線駆動回路列１０９とセンス系回
路列の交点であるＳＷＣＲＯＳＳ部等に配置され、メイ
ンローデコーダ回路１０１方向からセンス系回路列沿い
に走るブロック選択信号線ＢＳＥＬにより選択されたメ
モリセルアレイ単位列を駆動するもののみを動作する。
アウト例のサブワード線駆動回路列１０９とセンス系回
路列の交点であるＳＷＣＲＯＳＳ部等に配置され、メイ
ンローデコーダ回路１０１方向からセンス系回路列沿い
に走るブロック選択信号線ＢＳＥＬにより選択されたメ
モリセルアレイ単位列を駆動するもののみを動作する。
【００３５】この接続例の利点は、サブローデコーダ回
路１０２からの出力線のロウレベルが負電位ではなくＧ
ＮＤであるため、サブワード選択線１０６による負電位
発生回路１０４の充放電負荷を減らせることである。
路１０２からの出力線のロウレベルが負電位ではなくＧ
ＮＤであるため、サブワード選択線１０６による負電位
発生回路１０４の充放電負荷を減らせることである。
【００３６】このとき、メインローデコーダ回路１０１
で使用されるレベル変換回路は図４〜７で説明したもの
が使われ、サブローデコーダ回路１０２のレベル変換回
路には、ハイレベルが昇圧電位Ｖｐｐで、ロウレベルが
ＧＮＤである出力信号に変換する図４の回路、レベル変
換回路１１０では、図５や図８のような変換回路が使わ
れる。なお、本発明においては、他のどのような形式の
レベル変換回路でも使用できる。
で使用されるレベル変換回路は図４〜７で説明したもの
が使われ、サブローデコーダ回路１０２のレベル変換回
路には、ハイレベルが昇圧電位Ｖｐｐで、ロウレベルが
ＧＮＤである出力信号に変換する図４の回路、レベル変
換回路１１０では、図５や図８のような変換回路が使わ
れる。なお、本発明においては、他のどのような形式の
レベル変換回路でも使用できる。
【００３７】以下、サブワード線駆動回路１０３の例に
ついて示す。サブワード線駆動回路１０３の各制御線は
メインローデコーダ回路１０１、サブローデコーダ回路
１０２等でレベル変換されてサブワード線駆動回路１０
３に入力されている。
ついて示す。サブワード線駆動回路１０３の各制御線は
メインローデコーダ回路１０１、サブローデコーダ回路
１０２等でレベル変換されてサブワード線駆動回路１０
３に入力されている。
【００３８】図１０（１），（２）にサブワード線駆動
回路１０３の第１の例を示す。
回路１０３の第１の例を示す。
【００３９】このサブワード線駆動回路１０３は、３つ
のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなってお
り、トランジスタＮ１はサブワード選択線ＲＡとサブワ
ード線ＳＷＬの間に接続され、そのゲートには、メイン
ワード線ＭＷＬからの電位が供給される。トランジスタ
Ｎ２は負電位供給線とサブワード線の間に接続され、そ
のゲートには相補メインワード線ＭＷＬＢが入力してい
る。そして、メインワード線ＭＷＬとトランジスタＮ１
のゲートの間にはゲート部に電源電位Ｖｃｃもしくは昇
圧電位Ｖｐｐが入力されたトランジスタＮ３が接続され
ている。
のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなってお
り、トランジスタＮ１はサブワード選択線ＲＡとサブワ
ード線ＳＷＬの間に接続され、そのゲートには、メイン
ワード線ＭＷＬからの電位が供給される。トランジスタ
Ｎ２は負電位供給線とサブワード線の間に接続され、そ
のゲートには相補メインワード線ＭＷＬＢが入力してい
る。そして、メインワード線ＭＷＬとトランジスタＮ１
のゲートの間にはゲート部に電源電位Ｖｃｃもしくは昇
圧電位Ｖｐｐが入力されたトランジスタＮ３が接続され
ている。
【００４０】非選択状態では、メインワード線ＭＷＬは
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
【００４１】アドレス入力により選択されたメインワー
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ、相補メインワ
ード線ＭＷＬＢはＶｃｃからＶｎｂレベルへ変化する。
そして、トランジスタＮ１のゲート部には、「トランジ
スタＮ３のゲート電位−トランジスタＮ３のしきい値電
位」レベルが入力される。次に、選択されたサブワード
選択線ＲＡがＶｎｂからＶｐｐに変化すると、トランジ
スタＮ１のゲート電位は容量カップリングにより、「ト
ランジスタＮ３のゲート電位−トランジスタＮ３のしき
い値電位＋Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、サ
ブワード選択線ＲＡの電位をレベル落ちすることなくサ
ブワード線ＳＷＬに伝達する。
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ、相補メインワ
ード線ＭＷＬＢはＶｃｃからＶｎｂレベルへ変化する。
そして、トランジスタＮ１のゲート部には、「トランジ
スタＮ３のゲート電位−トランジスタＮ３のしきい値電
位」レベルが入力される。次に、選択されたサブワード
選択線ＲＡがＶｎｂからＶｐｐに変化すると、トランジ
スタＮ１のゲート電位は容量カップリングにより、「ト
ランジスタＮ３のゲート電位−トランジスタＮ３のしき
い値電位＋Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、サ
ブワード選択線ＲＡの電位をレベル落ちすることなくサ
ブワード線ＳＷＬに伝達する。
【００４２】アクセス終了後、サブワード駆動線ＲＡは
ＶｐｐからＶｎｂへ変化し、サブワード線ＳＷＬの電位
をＶｐｐからＶｎｂへ引き抜く。そして、メインワード
線ＭＷＬはＶｐｐからＶｎｂへ、相補メインワード線Ｍ
ＷＬＢはＶｎｂからＶｃｃへ変化することにより非選択
状態へ戻る。
ＶｐｐからＶｎｂへ変化し、サブワード線ＳＷＬの電位
をＶｐｐからＶｎｂへ引き抜く。そして、メインワード
線ＭＷＬはＶｐｐからＶｎｂへ、相補メインワード線Ｍ
ＷＬＢはＶｎｂからＶｃｃへ変化することにより非選択
状態へ戻る。
【００４３】図１１（１），（２）にサブワード線駆動
回路の第２の例を示す。
回路の第２の例を示す。
【００４４】このサブワード線駆動回路１０３は３つの
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなってお
り、トランジスタＮ１はメインワード線ＭＷＬとサブワ
ード線ＳＷＬの間に接続され、そのゲートには、サブワ
ード選択線ＲＡからの電位が供給される。トランジスタ
Ｎ２は負電位供給線とサブワード線の間の接続され、そ
のゲートには相補サブワード選択線ＲＡＢが入力してい
る。そして、サブワード選択線ＲＡとトランジスタＮ１
のゲート部に電源電位Ｖｃｃもしくは昇圧電位Ｖｐｐが
入力されたトランジスタＮ３が接続されている。
ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３からなってお
り、トランジスタＮ１はメインワード線ＭＷＬとサブワ
ード線ＳＷＬの間に接続され、そのゲートには、サブワ
ード選択線ＲＡからの電位が供給される。トランジスタ
Ｎ２は負電位供給線とサブワード線の間の接続され、そ
のゲートには相補サブワード選択線ＲＡＢが入力してい
る。そして、サブワード選択線ＲＡとトランジスタＮ１
のゲート部に電源電位Ｖｃｃもしくは昇圧電位Ｖｐｐが
入力されたトランジスタＮ３が接続されている。
【００４５】非選択状態では、サブワード選択線ＲＡは
負電位Ｖｎｂ、相補サブワード選択線ＲＡＢは電源電位
Ｖｃｃ、メインワード線ＭＷＬは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、相補サブワード選択線ＲＡＢは電源電位
Ｖｃｃ、メインワード線ＭＷＬは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
【００４６】アドレス入力により選択されたサブワード
選択線ＲＡはＶｎｂからＶｐｐレベルへ、相補サブワー
ド選択線ＲＡＢはＶｃｃからＶｎｂレベルへ変化する。
そして、トランジスタＮ１のゲート部には、「トランジ
スタＮ３のゲート電位−トランジスタＮ３のしきい値電
位」レベルが入力される。次に、選択されたメインワー
ド線ＭＷＬがＶｎｂからＶｐｐに変化すると、トランジ
スタＮ１のゲート電位は容量カップリングにより「トラ
ンジスタＮ３のゲート電位−トランジスタＮ３のしきい
値電位Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、メイン
ワード線ＭＷＬの電位をレベル落ちすることなくサブワ
ード線ＳＷＬに伝達する。
選択線ＲＡはＶｎｂからＶｐｐレベルへ、相補サブワー
ド選択線ＲＡＢはＶｃｃからＶｎｂレベルへ変化する。
そして、トランジスタＮ１のゲート部には、「トランジ
スタＮ３のゲート電位−トランジスタＮ３のしきい値電
位」レベルが入力される。次に、選択されたメインワー
ド線ＭＷＬがＶｎｂからＶｐｐに変化すると、トランジ
スタＮ１のゲート電位は容量カップリングにより「トラ
ンジスタＮ３のゲート電位−トランジスタＮ３のしきい
値電位Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、メイン
ワード線ＭＷＬの電位をレベル落ちすることなくサブワ
ード線ＳＷＬに伝達する。
【００４７】アクセス終了後、メインワード線ＭＷＬは
ＶｐｐからＶｎｂへ変化し、サブワード線ＳＷＬの電位
をＶｐｐからＶｎｂへ引き抜く。そして、サブワード選
択線ＲＡはＶｐｐからＶｎｂへ、相補サブワード選択線
ＲＡＢはＶｎｂからＶｃｃへ変化することにより非選択
状態へ戻る。
ＶｐｐからＶｎｂへ変化し、サブワード線ＳＷＬの電位
をＶｐｐからＶｎｂへ引き抜く。そして、サブワード選
択線ＲＡはＶｐｐからＶｎｂへ、相補サブワード選択線
ＲＡＢはＶｎｂからＶｃｃへ変化することにより非選択
状態へ戻る。
【００４８】図１２（１），（２）にサブワード線駆動
回路の第３の例を示す。
回路の第３の例を示す。
【００４９】このサブワード線駆動回路１０３は、４つ
のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４からな
っており、トランジスタＮ１はサブワード選択線ＲＡと
サブワード線ＳＷＬの間に接続され、そのゲートには、
メインワード線ＭＷＬからの電位が供給される。トラン
ジスタＮ２は負電位供給線とサブワード線ＳＷＬの間に
接続され、そのゲートには相補サブワード選択線ＲＡＢ
が入力している。そして、メインワード線ＭＷＬとトラ
ンジスタＮ１のゲート間にはゲート部に電源電位Ｖｃｃ
もしくは昇圧電位Ｖｐｐが入力されたトランジスタＮ３
が接続されている。また、メインワード線ＭＷＬとサブ
ワード線ＳＷＬの間にはトランジスタＮ４が接続されて
おり、そのゲートにはサブワード選択線ＲＡが入力され
ている。
のＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４からな
っており、トランジスタＮ１はサブワード選択線ＲＡと
サブワード線ＳＷＬの間に接続され、そのゲートには、
メインワード線ＭＷＬからの電位が供給される。トラン
ジスタＮ２は負電位供給線とサブワード線ＳＷＬの間に
接続され、そのゲートには相補サブワード選択線ＲＡＢ
が入力している。そして、メインワード線ＭＷＬとトラ
ンジスタＮ１のゲート間にはゲート部に電源電位Ｖｃｃ
もしくは昇圧電位Ｖｐｐが入力されたトランジスタＮ３
が接続されている。また、メインワード線ＭＷＬとサブ
ワード線ＳＷＬの間にはトランジスタＮ４が接続されて
おり、そのゲートにはサブワード選択線ＲＡが入力され
ている。
【００５０】非選択状態では、サブワード選択線ＲＡは
負電位Ｖｎｂ、相補サブワード選択線ＲＡＢは電源電位
Ｖｃｃ、メインワード線ＭＷＬは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、相補サブワード選択線ＲＡＢは電源電位
Ｖｃｃ、メインワード線ＭＷＬは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
【００５１】アドレス入力により選択されたメインワー
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ変化する。そし
て、トランジスタＮ１のゲート部には「トランジスタＮ
３のゲート電位−トランジスタＮ３のしきい値電位」レ
ベルが入力される。次に、選択されたサブワード選択線
ＲＡがＶｎｂからＶｐｐに変化すると、トランジスタＮ
１のゲート電位は容量カップリングにより「トランジス
タＮ３のゲート電位−トランジスタＮ３のしきい値電位
＋Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、サブワード
選択線ＲＡの電位をレベル落ちすることなくサブワード
線ＳＷＬに伝達する。ここで、トランジスタＮ４にはメ
インワード線ＭＷＬがＶｎｂレベルでサブワード選択線
ＲＡがＶｐｐレベルのときに、サブワード線が負電位か
ら浮いてしまうことを防ぐためサブワード線ＳＷＬをメ
インワード線ＭＷＬと接続させている。
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ変化する。そし
て、トランジスタＮ１のゲート部には「トランジスタＮ
３のゲート電位−トランジスタＮ３のしきい値電位」レ
ベルが入力される。次に、選択されたサブワード選択線
ＲＡがＶｎｂからＶｐｐに変化すると、トランジスタＮ
１のゲート電位は容量カップリングにより「トランジス
タＮ３のゲート電位−トランジスタＮ３のしきい値電位
＋Ｖｐｐ−Ｖｎｂ」レベル付近まで上昇し、サブワード
選択線ＲＡの電位をレベル落ちすることなくサブワード
線ＳＷＬに伝達する。ここで、トランジスタＮ４にはメ
インワード線ＭＷＬがＶｎｂレベルでサブワード選択線
ＲＡがＶｐｐレベルのときに、サブワード線が負電位か
ら浮いてしまうことを防ぐためサブワード線ＳＷＬをメ
インワード線ＭＷＬと接続させている。
【００５２】アクセス終了後、サブワード選択線ＲＡは
ＶｐｐからＶｎｂへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ変化し、サブワード線ＳＷＬの電位を
ＶｐｐからＶｎｂへ引き抜く。そして、メインワード線
ＭＷＬがＶｐｐからＶｎｂへ変化することにより非選択
状態へ戻る。
ＶｐｐからＶｎｂへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ変化し、サブワード線ＳＷＬの電位を
ＶｐｐからＶｎｂへ引き抜く。そして、メインワード線
ＭＷＬがＶｐｐからＶｎｂへ変化することにより非選択
状態へ戻る。
【００５３】図１３（１），（２）にサブワード線駆動
回路の第４の例を示す。
回路の第４の例を示す。
【００５４】このサブワード線駆動回路１０３はＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１はサブワー
ド選択線ＲＡとサブワード線ＳＷＬの間に接続され、そ
のゲートにはメインワード線ＭＷＬからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートには相補メ
インワード線ＭＷＬＢが入力している。そして、ＰＭＯ
ＳトランジスタＰ１はサブワード選択線ＲＡとサブワー
ド線ＳＷＬの間に接続され、そのゲートには相補メイン
ワード線ＭＷＬＢが入力している。
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１はサブワー
ド選択線ＲＡとサブワード線ＳＷＬの間に接続され、そ
のゲートにはメインワード線ＭＷＬからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートには相補メ
インワード線ＭＷＬＢが入力している。そして、ＰＭＯ
ＳトランジスタＰ１はサブワード選択線ＲＡとサブワー
ド線ＳＷＬの間に接続され、そのゲートには相補メイン
ワード線ＭＷＬＢが入力している。
【００５５】非選択状態では、メインワード線ＭＷＬは
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは負電位Ｖｎｂとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
【００５６】アドレス入力により選択されたメインワー
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ、相補メインワ
ード線ＭＷＬＢはＶｃｃからＶｎｂレベルへ変化する。
ド線ＭＷＬはＶｎｂからＶｐｐレベルへ、相補メインワ
ード線ＭＷＬＢはＶｃｃからＶｎｂレベルへ変化する。
【００５７】そして、トランジスタＮ１が導通すること
により、サブワード選択線ＲＡとサブワード線ＳＷＬが
接続される。次に、選択されたサブワード選択線ＲＡが
ＶｎｂからＶｐｐに変化すると、トランジスタＰ１も導
通し、サブワード選択線ＲＡの電位をレベル落ちするこ
となくサブワード線ＳＷＬに伝達する。
により、サブワード選択線ＲＡとサブワード線ＳＷＬが
接続される。次に、選択されたサブワード選択線ＲＡが
ＶｎｂからＶｐｐに変化すると、トランジスタＰ１も導
通し、サブワード選択線ＲＡの電位をレベル落ちするこ
となくサブワード線ＳＷＬに伝達する。
【００５８】アクセス終了後、サブワード駆動線ＲＡは
ＶｐｐからＶｎｂへ、メインワード線ＭＷＬはＶｐｐか
らＶｎｂへ、相補メインワード線ＭＷＬＢはＶｎｂから
Ｖｃｃへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
ＶｐｐからＶｎｂへ、メインワード線ＭＷＬはＶｐｐか
らＶｎｂへ、相補メインワード線ＭＷＬＢはＶｎｂから
Ｖｃｃへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
【００５９】図１４（１），（２）にサブワード線駆動
回路の第５の例を示す。
回路の第５の例を示す。
【００６０】このサブワード線駆動回路１０３はＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１はメインワ
ード線ＭＷＬとサブワード線ＳＷＬの間に接続され、そ
のゲートにはサブワード選択線ＲＡからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートには相補サ
ブワード選択線ＲＡＢが入力している。そして、ＰＭＯ
ＳトランジスタＰ１はメインワード線ＭＷＬとサブワー
ド線ＳＷＬの間に接続され、そのゲートは相補サブワー
ド選択線ＲＡＢが入力している。
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１はメインワ
ード線ＭＷＬとサブワード線ＳＷＬの間に接続され、そ
のゲートにはサブワード選択線ＲＡからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートには相補サ
ブワード選択線ＲＡＢが入力している。そして、ＰＭＯ
ＳトランジスタＰ１はメインワード線ＭＷＬとサブワー
ド線ＳＷＬの間に接続され、そのゲートは相補サブワー
ド選択線ＲＡＢが入力している。
【００６１】非選択状態では、メインワード線ＭＷＬは
負電位Ｖｎｂ、サブワード選択線ＲＡは負電位Ｖｎｂ、
相補サブワード選択線ＲＡＢは電源電位Ｖｃｃとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、サブワード選択線ＲＡは負電位Ｖｎｂ、
相補サブワード選択線ＲＡＢは電源電位Ｖｃｃとなって
おり、トランジスタＮ２が導通することにより、サブワ
ード線ＳＷＬは負電位Ｖｎｂになっている。
【００６２】アドレス入力により選択されたサブワード
選択線ＲＡはＶｎｂからＶｐｐレベルへ、相補サブワー
ド選択線ＲＡＢはＶｃｃからＶｎｂレベルへ変化する。
選択線ＲＡはＶｎｂからＶｐｐレベルへ、相補サブワー
ド選択線ＲＡＢはＶｃｃからＶｎｂレベルへ変化する。
【００６３】そして、トランジスタＮ１が導通すること
により、メインワード線ＭＷＬとサブワード線ＳＷＬが
接続される。次に、選択されたメインワード線ＭＷＬが
ＶｎｂからＶｐｐに変化すると、トランジスタＰ１も導
通し、メインワード線ＭＷＬの電位をレベル落ちするこ
となくサブワード線ＳＷＬに伝達する。
により、メインワード線ＭＷＬとサブワード線ＳＷＬが
接続される。次に、選択されたメインワード線ＭＷＬが
ＶｎｂからＶｐｐに変化すると、トランジスタＰ１も導
通し、メインワード線ＭＷＬの電位をレベル落ちするこ
となくサブワード線ＳＷＬに伝達する。
【００６４】アクセス終了後、メインワード線ＭＷＬは
ＶｐｐからＶｎｂへ、サブワード選択線ＲＡはＶｐｐか
らＶｎｂへ、相補サブワード選択線ＲＡＢはＶｎｂから
Ｖｃｃへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
ＶｐｐからＶｎｂへ、サブワード選択線ＲＡはＶｐｐか
らＶｎｂへ、相補サブワード選択線ＲＡＢはＶｎｂから
Ｖｃｃへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
【００６５】図１５（１），（２）にサブワード線駆動
回路の第６の例を示す。
回路の第６の例を示す。
【００６６】このサブワード線駆動回路１０３はＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には、相補メインワード線ＭＷＬＢからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートにはサブワ
ード選択線ＲＡが入力している。そして、ＰＭＯＳトラ
ンジスタＰ１はメインワード線ＭＷＬとサブワード線Ｓ
ＷＬの間に接続され、そのゲートにはサブワード選択線
ＲＡが入力している。
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には、相補メインワード線ＭＷＬＢからの電位が供給さ
れる。ＮＭＯＳトランジスタＮ２は負電位供給線とサブ
ワード線ＳＷＬの間に接続され、そのゲートにはサブワ
ード選択線ＲＡが入力している。そして、ＰＭＯＳトラ
ンジスタＰ１はメインワード線ＭＷＬとサブワード線Ｓ
ＷＬの間に接続され、そのゲートにはサブワード選択線
ＲＡが入力している。
【００６７】非選択状態では、メインワード線ＭＷＬは
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは昇圧電位Ｖｐｐとなっ
ており、トランジスタＮ１、Ｎ２が導通することによ
り、サブワード線ＳＷＬは負電位Ｖｎｂになっている。
負電位Ｖｎｂ、相補メインワード線ＭＷＬＢは電源電位
Ｖｃｃ、サブワード選択線ＲＡは昇圧電位Ｖｐｐとなっ
ており、トランジスタＮ１、Ｎ２が導通することによ
り、サブワード線ＳＷＬは負電位Ｖｎｂになっている。
【００６８】アドレス入力により選択されたサブワード
選択線ＲＡはＶｐｐからＶｎｂレベルへ変化し、トラン
ジスタＮ２が非導通となる。次に、選択された相補メイ
ンワード線ＭＷＬＢがＶｃｃからＶｎｂに変化すること
によりトランジスタＮ１は非導通になり、負電位供給線
とサブワード線ＳＷＬは切り離される。そして、選択さ
れたメインワード線ＭＷＬがＶｎｂからＶｐｐに変化す
ると、トランジスタＰ１が導通し、メインワード線ＭＷ
Ｌの電位レベル落ちすることなくサブワード線ＳＷＬに
伝達する。
選択線ＲＡはＶｐｐからＶｎｂレベルへ変化し、トラン
ジスタＮ２が非導通となる。次に、選択された相補メイ
ンワード線ＭＷＬＢがＶｃｃからＶｎｂに変化すること
によりトランジスタＮ１は非導通になり、負電位供給線
とサブワード線ＳＷＬは切り離される。そして、選択さ
れたメインワード線ＭＷＬがＶｎｂからＶｐｐに変化す
ると、トランジスタＰ１が導通し、メインワード線ＭＷ
Ｌの電位レベル落ちすることなくサブワード線ＳＷＬに
伝達する。
【００６９】アクセス終了後、メインワード線ＭＷＬは
ＶｐｐからＶｎｂへ、相補メインワード線ＭＷＬＢはＶ
ｎｂからＶｃｃへ、サブワード選択線ＲＡがＶｎｂから
Ｖｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
ＶｐｐからＶｎｂへ、相補メインワード線ＭＷＬＢはＶ
ｎｂからＶｃｃへ、サブワード選択線ＲＡがＶｎｂから
Ｖｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
【００７０】図１６（１），（２）にサブワード線駆動
回路の第７の例を示す。
回路の第７の例を示す。
【００７１】このサブワード線駆動回路１０３はＰＭＯ
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には相補サブワード選択線ＲＡＢからの電位が供給され
る。ＮＭＯＳトランジスタＮ２は負電位供給線とサブワ
ード線ＳＷＬの間に接続され、そのゲートにはメインワ
ード線ＭＷＬが入力している。そして、ＰＭＯＳトラン
ジスタＰ１はサブワード選択線ＲＡとサブワード線ＳＷ
Ｌの間に接続され、そのゲートにはメインワード線ＭＷ
Ｌが入力している。
ＳトランジスタＰ１とＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には相補サブワード選択線ＲＡＢからの電位が供給され
る。ＮＭＯＳトランジスタＮ２は負電位供給線とサブワ
ード線ＳＷＬの間に接続され、そのゲートにはメインワ
ード線ＭＷＬが入力している。そして、ＰＭＯＳトラン
ジスタＰ１はサブワード選択線ＲＡとサブワード線ＳＷ
Ｌの間に接続され、そのゲートにはメインワード線ＭＷ
Ｌが入力している。
【００７２】非選択状態では、メインワード線ＭＷＬは
昇圧電位Ｖｐｐ、サブワード選択線ＲＡは負電位Ｖｎ
ｂ、相補サブワード選択線ＲＡＢは電源電位Ｖｃｃとな
っており、トランジスタＮ１，Ｎ２が導通することによ
り、サブワード線ＳＷＬは負電位Ｖｎｂになっている。
昇圧電位Ｖｐｐ、サブワード選択線ＲＡは負電位Ｖｎ
ｂ、相補サブワード選択線ＲＡＢは電源電位Ｖｃｃとな
っており、トランジスタＮ１，Ｎ２が導通することによ
り、サブワード線ＳＷＬは負電位Ｖｎｂになっている。
【００７３】アドレス入力により選択されたメインワー
ド線ＭＷＬはＶｐｐからＶｎｂレベルへ変化し、トラン
ジスタＮ２が非導通する。次に、選択された相補サブワ
ード選択線ＲＡＢがＶｃｃからＶｎｂに変化することに
よりトランジスタＮ１は非導通になり、負電位供給線と
サブワード線ＳＷＬは切り離される。そして、選択され
たサブワード選択線ＲＡがＶｎｂからＶｐｐに変化する
と、トランジスタＰ１が導通し、サブワード選択線ＲＡ
の電位をレベル落ちすることなくサブワード線ＳＷＬに
伝達する。
ド線ＭＷＬはＶｐｐからＶｎｂレベルへ変化し、トラン
ジスタＮ２が非導通する。次に、選択された相補サブワ
ード選択線ＲＡＢがＶｃｃからＶｎｂに変化することに
よりトランジスタＮ１は非導通になり、負電位供給線と
サブワード線ＳＷＬは切り離される。そして、選択され
たサブワード選択線ＲＡがＶｎｂからＶｐｐに変化する
と、トランジスタＰ１が導通し、サブワード選択線ＲＡ
の電位をレベル落ちすることなくサブワード線ＳＷＬに
伝達する。
【００７４】アクセス終了後、サブワード選択線ＲＡは
ＶｐｐからＶｎｂへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ、メインワード線ＭＷＬがＶｎｂから
Ｖｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
ＶｐｐからＶｎｂへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ、メインワード線ＭＷＬがＶｎｂから
Ｖｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐか
らＶｎｂへ引き抜き非選択状態へ戻る。
【００７５】図１７（１），（２）にサブワード線駆動
回路の第８の例を示す。
回路の第８の例を示す。
【００７６】このサブワード線駆動回路１０３はＰＭＯ
ＳトランイスタＰ１トＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には相補サブワード選択線ＲＡＢからの電位が供給され
る。ＮＭＯＳトランジスタＮ２は負電位供給線とサブワ
ード線ＳＷＬの間に接続され、そのゲートにはメインワ
ード線ＭＷＬが入力している。そして、ＰＭＯＳトラン
ジスタＰ１はサブワード選択線ＲＡとサブワード線ＳＷ
Ｌの間に接続され、そのゲートには同相メインワード線
ＭＷＬ’が入力している。
ＳトランイスタＰ１トＮＭＯＳトランジスタＮ１，Ｎ２
からなっており、ＮＭＯＳトランジスタＮ１は負電位供
給線とサブワード線ＳＷＬの間に接続され、そのゲート
には相補サブワード選択線ＲＡＢからの電位が供給され
る。ＮＭＯＳトランジスタＮ２は負電位供給線とサブワ
ード線ＳＷＬの間に接続され、そのゲートにはメインワ
ード線ＭＷＬが入力している。そして、ＰＭＯＳトラン
ジスタＰ１はサブワード選択線ＲＡとサブワード線ＳＷ
Ｌの間に接続され、そのゲートには同相メインワード線
ＭＷＬ’が入力している。
【００７７】非選択状態では、メインワード線ＭＷＬは
電源電位Ｖｃｃ、同相メインワード線ＭＷＬ’は昇圧電
位Ｖｐｐ、サブワード選択線ＲＡは接地電位ＧＮＤ、相
補サブワード選択線ＲＡＢは電源電位Ｖｃｃとなってお
り、トランジスタＮ１，Ｎ２が導通することにより、サ
ブワード線ＳＷＬは負電位Ｖｎｂになっている。
電源電位Ｖｃｃ、同相メインワード線ＭＷＬ’は昇圧電
位Ｖｐｐ、サブワード選択線ＲＡは接地電位ＧＮＤ、相
補サブワード選択線ＲＡＢは電源電位Ｖｃｃとなってお
り、トランジスタＮ１，Ｎ２が導通することにより、サ
ブワード線ＳＷＬは負電位Ｖｎｂになっている。
【００７８】アドレス入力により選択されたメインワー
ド線ＭＷＬはＶｃｃからＶｎｂレベルへ、同相メインワ
ード線ＭＷＬ’はＶｐｐからＧＮＤレベルへ変化し、ト
ランジスタＮ２が非導通する。次に、選択された相補サ
ブワード選択線ＲＡＢがＶｃｃからＶｎｂに変化するこ
とによりトランジスタＮ１は非導通になり、負電位供給
線とサブワード線ＳＷＬは切り離される。そして、選択
されたサブワード選択線ＲＡがＧＮＤからＶｐｐに変化
すると、トランジスタＰ１が導通し、サブワード選択線
ＲＡの電位レベル落ちすることなくサブワード線ＳＷに
伝達する。
ド線ＭＷＬはＶｃｃからＶｎｂレベルへ、同相メインワ
ード線ＭＷＬ’はＶｐｐからＧＮＤレベルへ変化し、ト
ランジスタＮ２が非導通する。次に、選択された相補サ
ブワード選択線ＲＡＢがＶｃｃからＶｎｂに変化するこ
とによりトランジスタＮ１は非導通になり、負電位供給
線とサブワード線ＳＷＬは切り離される。そして、選択
されたサブワード選択線ＲＡがＧＮＤからＶｐｐに変化
すると、トランジスタＰ１が導通し、サブワード選択線
ＲＡの電位レベル落ちすることなくサブワード線ＳＷに
伝達する。
【００７９】アクセス終了後、サブワード選択線ＲＡは
ＶｐｐからＧＮＤへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ、メインワード線ＭＷＬがＶｎｂから
Ｖｃｃへ、同相メインワード線ＭＷＬ’がＧＮＤからＶ
ｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐから
Ｖｎｂへ引き抜き非選択状態へ戻る。
ＶｐｐからＧＮＤへ、相補サブワード選択線ＲＡＢはＶ
ｎｂからＶｃｃへ、メインワード線ＭＷＬがＶｎｂから
Ｖｃｃへ、同相メインワード線ＭＷＬ’がＧＮＤからＶ
ｐｐへ変化し、サブワード線ＳＷＬの電位をＶｐｐから
Ｖｎｂへ引き抜き非選択状態へ戻る。
【００８０】この方式の利点は、同相メインワード線Ｍ
ＷＬ’、サブワード選択線ＲＡのロウレベルを負電位で
はなく接地電位にすることにより、負電位発生回路１０
４は昇圧電位発生回路の充放電負荷が軽減されることで
ある。
ＷＬ’、サブワード選択線ＲＡのロウレベルを負電位で
はなく接地電位にすることにより、負電位発生回路１０
４は昇圧電位発生回路の充放電負荷が軽減されることで
ある。
【００８１】また、サブワード線駆動回路１０３に昇圧
電位Ｖｐｐと負電位Ｖｎｂを用いると、酸化膜に印加さ
れる最大電圧はＶｐｐ−Ｖｎｂとなる。そのため、酸化
膜の印加電圧を緩和したい場合は各制御線の論理電圧レ
ベルをレベル変換回路によって変える方法がある。
電位Ｖｐｐと負電位Ｖｎｂを用いると、酸化膜に印加さ
れる最大電圧はＶｐｐ−Ｖｎｂとなる。そのため、酸化
膜の印加電圧を緩和したい場合は各制御線の論理電圧レ
ベルをレベル変換回路によって変える方法がある。
【００８２】このような一例として、図１８（１），
（２）にサブワード線駆動回路の第９の例を示す。
（２）にサブワード線駆動回路の第９の例を示す。
【００８３】このサブワード線駆動回路１０３は、回路
構成、回路動作とも図１７のものと同じであるが、制御
線の論理レベルを変えている。例えば、メインワード
線、相補のサブワード線のロウレベルを「負電位Ｖｎｂ
＋ｎチャンネルトランジスタのしきい値電圧Ｖｔｎ」以
下の電位にし、負電位Ｖｎｂより大きなロウレベルに設
定する。また、相補のメインワード線のハイレベルを
「昇圧電位Ｖｐｐ−ｐチャンネルトランジスタのしきい
値電圧の絶対値｜Ｖｔｐ｜」以上の電位にし、昇圧電位
Ｖｐｐより小さなハイレベルに設定する。こうすること
により酸化膜に印加される最大電圧はＶｐｐ−Ｖｎｂ−
ＶｔｎかＶｐｐ−Ｖｎｂ−｜Ｖｔｎ｜付近の値となり、
酸化膜の印加電圧を緩和することができる。なお、各制
御線の倫理レベルは、各々の電位を発生させる回路を設
ければ、レベル変換回路により容易に変更することがで
きる。
構成、回路動作とも図１７のものと同じであるが、制御
線の論理レベルを変えている。例えば、メインワード
線、相補のサブワード線のロウレベルを「負電位Ｖｎｂ
＋ｎチャンネルトランジスタのしきい値電圧Ｖｔｎ」以
下の電位にし、負電位Ｖｎｂより大きなロウレベルに設
定する。また、相補のメインワード線のハイレベルを
「昇圧電位Ｖｐｐ−ｐチャンネルトランジスタのしきい
値電圧の絶対値｜Ｖｔｐ｜」以上の電位にし、昇圧電位
Ｖｐｐより小さなハイレベルに設定する。こうすること
により酸化膜に印加される最大電圧はＶｐｐ−Ｖｎｂ−
ＶｔｎかＶｐｐ−Ｖｎｂ−｜Ｖｔｎ｜付近の値となり、
酸化膜の印加電圧を緩和することができる。なお、各制
御線の倫理レベルは、各々の電位を発生させる回路を設
ければ、レベル変換回路により容易に変更することがで
きる。
【００８４】
【発明の効果】以上説明したように本発明によれば、メ
タル配線によるワード線裏打ちを行う必要のない階層型
ワード線方式を用いることで微細加工性に優れ大容量化
に適した回路構成で、非選択状態で任意の負電圧をメモ
リセルに接続されたサブワード線に供給し、選択状態で
選択されたサブワード線のみハイレベルにすることがで
きという効果がある。
タル配線によるワード線裏打ちを行う必要のない階層型
ワード線方式を用いることで微細加工性に優れ大容量化
に適した回路構成で、非選択状態で任意の負電圧をメモ
リセルに接続されたサブワード線に供給し、選択状態で
選択されたサブワード線のみハイレベルにすることがで
きという効果がある。
【図１】本発明の半導体記憶装置の概念を示すブロック
図である。
図である。
【図２】本発明に係るＤＲＡＭのレイアウト構成図であ
る。
る。
【図３】本発明の一実施形態の半導体記憶装置のブロッ
ク構成図である。
ク構成図である。
【図４】本発明に係るレベル変換回路を示す回路図であ
る。
る。
【図５】本発明に係るレベル変換回路を示す回路図であ
る。
る。
【図６】本発明に係るレベル変換回路を示す回路図であ
る。
る。
【図７】本発明に係るレベル変換回路を示す回路図であ
る。
る。
【図８】本発明に係るレベル変換回路を示す回路図であ
る。
る。
【図９】本発明の他の実施形態の半導体記憶装置のブロ
ック図である。
ック図である。
【図１０】本発明に係るサブワード線駆動回路の第１の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１１】本発明に係るサブワード線駆動回路の第２の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１２】本発明に係るサブワード線駆動回路の第３の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１３】本発明に係るサブワード線駆動回路の第４の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１４】本発明に係るサブワード線駆動回路の第５の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１５】本発明に係るサブワード線駆動回路の第６の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１６】本発明に係るサブワード線駆動回路の第７の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１７】本発明に係るサブワード線駆動回路の第８の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１８】本発明に係るサブワード線駆動回路の第９の
例を示す回路図とそのタイミングチャートである。
例を示す回路図とそのタイミングチャートである。
【図１９】ＤＲＡＭのメモリセル回路図である。
【図２０】第１の従来例を示す回路図である。
【図２１】第１の従来例の波形図である。
【図２２】第２の従来例を示す回路図である。
１０１ メインデコーダ回路 １０２ サブローデコーダ回路 １０３ サブワード線駆動回路 １０４ 負電位発生回路 １０５ メインワード線 １０６ サブワード選択線 １０７ サブワード線 １０８ カラムデコーダ回路 １０９ サブワード線駆動回路列 １１０ レベル変換回路 Ｖｃｃ 電源電圧 Ｖｐｐ 昇圧電源電圧 Ｖｎｂ 負電位電源電圧 ＧＮＤ 接地電圧 ＩＮ 入力端子 ＯＵＴ 出力端子 ＢＳＥＬ ブロック選択信号 ＳＷＬ サブワード線 ＭＷＬ メインワード線 ＭＷＬＢ 相補のメインワード線 ＭＷＬ’ 同相で同時に動くメインワード線 ＲＡ サブワード選択線 ＲＡＢ 相補のサブワード選択線 ＷＬ，ＷＬ０，ＷＬ１ ワード線 ５０ａ ワード線選択信号 Ｖｔｎ ｎチャンネルトランジスタのしきい値電圧 Ｖｔｐ ｐチャンネルトランジスタのしきい値電圧 ＶＨ 昇圧電位 ＶＬ 負電圧電位 Ｖｂｂ 負電圧電位 Ｑｎ１，Ｑｎ２，Ｑｎ３，Ｑｎ４ ｎチャンネンルト
ランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ６６，Ｎ６８，Ｎ７２，Ｎ
７３，Ｎ７４，Ｍ１，Ｍ４９ メモリセルトランジス
タ Ｑｐ１，Ｑｐ２，Ｑｐ３，Ｑｐ４ ｐチャンネルトラ
ンジスタ Ｐ１，Ｐ７２，Ｐ７３，Ｐ７４，Ｃｌ メモリセルキ
ャパシタ ＩＮ１，ＩＮ２ インバータ ＮＡＮＤ６０，ＮＡＮＤ７１ ＮＡＮＤゲート
ランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ６６，Ｎ６８，Ｎ７２，Ｎ
７３，Ｎ７４，Ｍ１，Ｍ４９ メモリセルトランジス
タ Ｑｐ１，Ｑｐ２，Ｑｐ３，Ｑｐ４ ｐチャンネルトラ
ンジスタ Ｐ１，Ｐ７２，Ｐ７３，Ｐ７４，Ｃｌ メモリセルキ
ャパシタ ＩＮ１，ＩＮ２ インバータ ＮＡＮＤ６０，ＮＡＮＤ７１ ＮＡＮＤゲート
Claims (14)
- 【請求項１】 メインローデコーダ回路により制御され
るメインワード線およびサブローデコーダ回路により制
御されるサブワード選択線にしたがってメモリセル選択
用のサブワード線を駆動するサブワード線駆動回路を有
する半導体記憶装置において、 前記サブワード線の非選択時に前記サブワード線に負電
位を供給する負電位発生回路を有することを特徴とする
半導体記憶装置。 - 【請求項２】 前記サブローデコーダ回路から出力され
る前記サブワード選択線が前記サブローデコーダ回路か
ら離れた位置に配置されたレベル変換回路を介して前記
サブワード線駆動回路に入力される請求項１記載の半導
体記憶装置。 - 【請求項３】 前記メインワード線がハイレベル、前記
サブワード選択線がハイレベルのとき前記サブワード線
が選択され前記サブワード線の電位がハイレベルにな
り、前記メインワード線がハイレベル、前記サブワード
選択線がロウレベルのとき前記サブワード線が非選択で
あり前記サブワード線の電位がロウレベルである負電位
になり、前記メインワード線がロウレベル、前記サブワ
ード選択線がハイレベルのとき前記サブワード線が非選
択であり前記サブワード線の電位がロウレベルである負
電位になり、前記メインワード線がロウレベル、前記サ
ブワード選択線がロウレベルのとき前記サブワード線が
非選択であり前記サブワード線の電位がロウレベルであ
る負電位になる請求項１または２記載の半導体記憶装
置。 - 【請求項４】 前記メインワード線がハイレベル、前記
サブワード選択線がロウレベルのとき前記サブワード線
が選択され前記サブワード線の電位がハイレベルにな
り、前記メインワード線がハイレベル、前記サブワード
選択線がハイレベルのとき前記サブワード線が非選択で
あり前記サブワード線の電位がロウレベルである負電位
になり、前記メインワード線がロウレベル、前記サブワ
ード選択線がハイレベルのとき前記サブワード線が非選
択であり前記サブワード線の電位がロウレベルである負
電位になり、前記メインワード線がロウレベル、前記サ
ブワード選択線がロウレベルのとき前記サブワード線が
非選択であり前記サブワード線の電位がロウレベルであ
る負電位になる請求項１または２記載の半導体記憶装
置。 - 【請求項５】 前記メインワード線がロウレベル、前記
サブワード選択線がハイレベルのとき前記サブワード線
が選択され前記サブワード線の電位がハイレベルにな
り、前記メインワード線がハイレベル、前記サブワード
選択線がハイレベルのとき前記サブワード線が非選択で
あり前記サブワード線の電位がロウレベルである負電位
になり、前記メインワード線がハイレベル、前記サブワ
ード選択線がロウレベルのとき前記サブワード線が非選
択であり前記サブワード線の電位がロウレベルである負
電位になり、前記メインワード線がロウレベル、前記サ
ブワード選択線がロウレベルのとき前記サブワード線が
非選択であり前記サブワード線の電位がロウレベルであ
る負電位になる請求項１または２記載の半導体記憶装
置。 - 【請求項６】 前記メインワード線のハイレベルは電源
電位以上の電位レベル、前記メインワード線のロウレベ
ルは接地電位以下の電位レベル、前記サブワード選択線
のハイレベルは電源電位以上の電位レベル、前記サウワ
ード選択線のロウレベルは接地電位以下の電位レベルに
任意に制御され、前記サブワード線のハイレベルは電源
電位以上の電位レベルであり、前記サブワード線のロウ
レベルは負電位になる請求項３から５のいずれか１項記
載の半導体記憶装置。 - 【請求項７】 前記サブワード線駆動回路は、前記サブ
ワード選択線と前記サブワード線との間に設けられ、そ
のゲートに前記メインワード線の電位が供給されるＮチ
ャンネル型の第１のＭＯＳＦＥＴと、上記負電位供給線
と前記サブワード線との間に設けられ、そのゲートに前
記メインワード線の相補信号が入力されるＮチャンネル
型の第２のＭＯＳＦＥＴと、前記メインワード線と前記
第１のＭＯＳＦＥＴの間に設けられ、そのゲートに電源
電位もしくは電源電位より高い昇圧電位が供給されるＮ
チャンネル型の第３のＭＯＳＦＥＴとを含む請求項３記
載の半導体記憶装置。 - 【請求項８】 前記サブワード線駆動回路は、前記メイ
ンワード線と上記サブワード線との間に設けられ、その
ゲートに前記サブワード選択線の電位が供給されるＮチ
ャンネル型の第１のＭＯＳＦＥＴと、前記負電位供給線
と前記サブワード線との間に設けられ、そのゲートに前
記サブワード選択線の相補信号が入力されるＮチャンネ
ル型の第２のＭＯＳＦＥＴと、前記サブワード選択線と
前記第１のＭＯＳＦＥＴのゲート間に設けられ、そのゲ
ートに電源電位もしくは電源電位より高い昇圧電位が供
給されるＮチャンネル型のＭＯＳＦＥＴとを含む請求項
３記載の半導体記憶装置。 - 【請求項９】 前記サブワード線駆動回路は、前記サブ
ワード選択線と前記サブワード線との間に設けられ、そ
のゲートに前記メインワード線の電位が供給されるＮチ
ャンネル型の第１のＭＯＳＦＥＴと、前記負電位供給線
と前記サブワード線との間に設けられ、そのゲートに前
記サブワード選択線の相補信号が入力されるＮチャンネ
ル型の第２のＭＯＳＦＥＴと、前記メインワード線と前
記第１のＭＯＳＦＥＴのゲート間に設けられ、そのゲー
トに電源電位もしくは電源電位より高い昇圧電位が供給
されるＮチャンネル型の第３のＭＯＳＦＥＴと、前記メ
インワード線と前記サブワード線の間に設けられ、その
ゲートに前記サブワード選択線が入力されるＮチャンネ
ル型の第４のＭＯＳＦＥＴを含む請求項３記載の半導体
記憶装置。 - 【請求項１０】 前記サブワード線駆動回路は、前記サ
ブワード選択線と前記サブワード線との間に設けられ、
そのゲートに前記メインワード線の相補信号が入力され
るＰチャンネル型の第１のＭＯＳＦＥＴと、同様に前記
サブワード選択線と前記サブワード線との間に設けら
れ、そのゲートに上記メインワード線が入力されるＮチ
ャンネル型の第２のＭＯＳＦＥＴと、前記サブワード線
との負電圧供給線との間に設けられ、そのゲートに前記
メインワード線の相補信号が入力されるＮチャンネル型
の第３のＭＯＳＦＥＴとを含む請求項３記載の半導体記
憶装置。 - 【請求項１１】 前記サブワード線駆動回路は、前記メ
インワード線と前記サブワード線との間に設けられ、そ
のゲートに上記サブワード選択線の相補信号が入力され
るＰチャンネル型の第１のＭＯＳＦＥＴと、同様に前記
メインワード線と前記サブワード線との間に設けられ、
そのゲートに上記サブワード選択線が入力されるＮチャ
ンネル型の第２のＭＯＳＦＥＴと、前記サブワード線と
負電圧供給線との間に設けられ、そのゲートに上記サブ
ワード選択線の相補信号が入力されるＮチャンネル型の
第３のＭＯＳＦＥＴとを含む請求項３記載の半導体記憶
装置。 - 【請求項１２】 前記サブワード線駆動回路は、前記メ
インワード線と前記サブワード線との間に設けられ、そ
のゲートに前記サブワード選択線が入力されるＰチャン
ネル型の第１のＭＯＳＦＥＴと、同様に前記負電位供給
線と前記サブワード線との間に設けられ、そのゲートに
前記メインワード線の相補信号が入力されるＮチャンネ
ル型の第２のＭＯＳＦＥＴと、前記サブワード線と負電
圧供給線との間に設けられ、そのゲートに前記サブワー
ド選択線が入力されるＮチャンネル型の第３のＭＯＳＦ
ＥＴとを含む請求項４記載の半導体記憶装置。 - 【請求項１３】 前記サブワード線駆動回路は、前記サ
ブワード選択線と前記サブワード線との間に設けられ、
そのゲートに前記メインワード線が入力されるＰチャン
ネル型の第１のＭＯＳＦＥＴと、同様に前記負電位供給
線と前記サブワード線との間に設けられ、そのゲートに
前記メインワード線が入力されるＮチャンネル型の第２
のＭＯＳＦＥＴと、前記サブワード線と負電圧供給線と
の間に設けられ、そのゲートに上記サブワード選択線の
相補信号が入力されるＮチャンネル型の第３のＭＯＳＦ
ＥＴとを含む請求項５記載の半導体記憶装置。 - 【請求項１４】 前記サブワード線駆動回路は、前記サ
ブワード選択線と前記サブワード線との間に設けられ、
そのゲートに前記メインワード線が入力されるＰチャン
ネル型の第１のＭＯＳＦＥＴと、同様に前記負電位供給
線と前記サブワード線との間に設けられ、そのゲートに
前記メインワード線の同相信号が入力されるＮチャンネ
ル型の第２のＭＯＳＦＥＴと、前記サブワード線と負電
圧供給線との間に設けられ、そのゲートに前記サブワー
ド選択線の相補信号が入力されるＮチャンネル型の第３
のＭＯＳＦＥＴとを含む請求項５記載の半導体記憶装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23847497A JP3478953B2 (ja) | 1997-09-03 | 1997-09-03 | 半導体記憶装置 |
| US09/144,939 US6002635A (en) | 1997-09-03 | 1998-09-01 | Semiconductor memory device with control for auxiliary word lines for memory cell selection |
| CNB981203493A CN1267928C (zh) | 1997-09-03 | 1998-09-02 | 带有对用于选择存储单元的辅助字线的控制的半导体存储器件 |
| KR1019980036114A KR100343359B1 (ko) | 1997-09-03 | 1998-09-02 | 메모리셀선택용서브워드라인을제어하는반도체메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23847497A JP3478953B2 (ja) | 1997-09-03 | 1997-09-03 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1186543A true JPH1186543A (ja) | 1999-03-30 |
| JP3478953B2 JP3478953B2 (ja) | 2003-12-15 |
Family
ID=17030786
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23847497A Expired - Fee Related JP3478953B2 (ja) | 1997-09-03 | 1997-09-03 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6002635A (ja) |
| JP (1) | JP3478953B2 (ja) |
| KR (1) | KR100343359B1 (ja) |
| CN (1) | CN1267928C (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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