JP2011044220A - 半導体メモリ装置及びその駆動方法 - Google Patents

Abstract

【課題】ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止し、かつ、無駄な電流消費の増加を防止することのできる半導体メモリ装置及びその駆動方法を提供すること。
【解決手段】本発明の半導体メモリ装置は、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインと残りの非活性化ワードラインとに対するワードライン駆動電圧を互いに異なる大きさで印加する。
【選択図】図２Ａ

Description

本発明は、半導体設計技術に関し、特に、半導体メモリ装置のロウパス（ｌｏｗ ｐａｔｈ）設計に関し、より詳細には、ネガティブワードライン駆動技術に関する。

半導体メモリ装置は、基本単位であるメモリセルの集合体であり、多数のメモリセルがマトリクス状のアレイをなしている。代表的な半導体メモリ装置であるＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリセルは、１つのＮＭＯＳトランジスタと、１つのキャパシタとで構成される。

図１は、ＤＲＡＭセルの構成を示す回路図である。

図１に示すように、ＤＲＡＭセルのＮＭＯＳトランジスタＴは、ワードラインＷＬにゲートが接続され、ビットラインＢＬにソースが接続される。ＤＲＡＭセルのキャパシタＣは、ＮＭＯＳトランジスタＴのドレインにストレージノードが接続され、セルプレート電圧端にプレートノードが接続される。

ワードラインＷＬは、メモリセルを選択して活性化する信号線であり、ロウアドレスによって選択される。１本のワードラインＷＬが選択されると、当該ワードラインＷＬに高電位電圧ＶＰＰが印加され、接続されたセルトランジスタＴをターンオンし、キャパシタＣのストレージノードと、データの入出力に用いられる信号線であるビットラインＢＬとが電荷共有（ｃｈａｒｇｅ ｓｈａｒｉｎｇ）して一次的なデータの伝達が発生する。これがＤＲＡＭのアクティブ動作である。

ＤＲＡＭのプリチャージ動作においては、アクティブ動作時に選択されたワードラインＷＬの電位が接地電圧ＶＳＳレベルに変更され、これにより、セルトランジスタＴがターンオフされ、キャパシタＣのストレージノードにデータが記憶される。

一方、ＤＲＡＭのメモリセルは、選択されない場合でもリーク電流が存在するため、一定時間が経過するとデータが消失してしまう。このようなデータの消失を防止するために、所定の時間間隔でストレージノードのデータを増幅して再記憶するようなリフレッシュ動作が必要になる。

物理的にストレージノードにおいてデータの消失にかかる時間特性を「リフレッシュ特性」という。ＤＲＡＭの集積度が向上するに伴い、メモリセルと隣接部との間隔が次第に狭くなり、これにより、ストレージノードにおけるリーク電流は増加する。また、ストレージノード自体のキャパシタンスが小さくなり、リフレッシュ特性はさらに劣化してしまう。

一方、セルトランジスタにおけるリーク電流を減少させるためには、セルトランジスタの閾値電圧を高くする方法が考えられるが、このようにセルトランジスタの閾値電圧を高くした場合、ストレージノードにデータを記憶させるのにかかる時間が増加するという欠点がある。

ネガティブワードライン方式は、ワードラインが選択されていないプリチャージ状態において、ワードラインの電位を従来の接地電圧ＶＳＳレベルよりも低い負電位に維持し、セルトランジスタの閾値電圧を高めなくても、ゲート・ソース電圧Ｖｇｓの関係を利用してリーク電流を制御するため、ストレージノードへのデータの記憶にかかる時間特性を劣化させることなく、リフレッシュ特性を改善することが可能になる。

ところが、ネガティブワードライン方式は、基本的にワードラインの電位変化幅（スイング幅）の増加に伴って電流消費量が増大するという欠点がある。すなわち、選択されたワードラインの電位は、外部から供給される高電位電圧ＶＰＰレベルであり、選択されていないワードラインの電位は、接地電圧ＶＳＳよりも低いネガティブワードライン電圧ＶＢＢＷであるため、ワードラインに対する電位変化幅がネガティブワードライン方式を採用しない場合に比べて大きくなるため、電流消費量が増えると共に、内部電源回路で生成される高電位電圧ＶＰＰ及びネガティブワードライン電圧ＶＢＢＷも、より多くの電流を保持しなければならない。

また、ビットラインとワードラインとの短絡不良が発生した場合、ネガティブワードライン方式の適用により電流消費が増加するという問題がある。

一方、通常、ＦｉｎＦＥＴのような、閾値電圧の低いトランジスタの場合には、セルアレイ全体に対してネガティブワードライン方式を適用することが必要であるが、リセスチャネル（ｒｅｃｅｓｓｅｄ ｃｈａｎｎｅｌ）構造のトランジスタの場合には、閾値電圧が低下する現象がないため、セル全体に対するネガティブワードライン方式の適用が必ずしも必要なわけではない。

仮にこの構造においてセル全体に対してネガティブワードライン方式を適用すると、セル全体のチャネルドーピングが低減し、チャネルの閾値電圧が低くて済み、これは、ワードライン駆動電圧である高電位電圧ＶＰＰのレベルを下げても、適切な電流駆動能力を有することを意味する。

しかしながら、この場合、隣接するワードラインによりチャネル電圧が変動する「隣接ゲート効果（ｎｅｉｇｈｂｏｒ ｇａｔｅ ｅｆｆｅｃｔ）」が深刻になり得る。すなわち、選択されたワードラインが高い電圧レベルで活性化されると、それとアクティブ領域を共有する隣接ワードラインによって制御されるチャネル部分は、ネガティブワードライン電圧ＶＢＢＷの適用によりチャネルドーピングが非常に低減した状態になるため、電圧の上昇が大きくなり、これは、当該セルのオフ特性を劣化させ、リーク電流の増加につながるといった結果を招く。

リセスチャネル構造のトランジスタの場合、隣接セルのチャネルは、側方を通るワードラインに対向しているため、面チャネル（ｐｌａｎａｒ ｃｈａｎｎｅｌ）構造のトランジスタに比べてより大きく影響され得る。さらに、サドルゲート（ｓａｄｄｌｅ ｇａｔｅ）構造のトランジスタの場合には、リセスチャネル構造のトランジスタに比べて隣接セルのチャネルにより大きく影響し得る。

一方、技術の発達に伴い、ワードライン同士のスペースは縮小し続けているが、この場合、隣接ゲート効果は非常に深刻な問題をもたらすことが予想される。

米国特許第７，４６８，９０３号明細書 米国特許出願公開第２００８／０２８５３４５号明細書 米国特許第７，３３６，１２１号明細書 米国特許出願公開第２００８／００２１５４５号明細書 米国特許第７，３６５，５７８号明細書 特開２００８−２９９９１７号公報

本発明は、上記のような従来技術の問題を解決するためになされたものであって、ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止することのできる半導体メモリ装置及びその駆動方法を提供することを目的とする。

また、本発明は、ネガティブワードライン方式の適用に伴う無駄な電流消費の増加を防止することのできる半導体メモリ装置及びその駆動方法を提供することを目的とする。

上記の技術課題を達成するために、本発明の第１形態によると、アクティブコマンドが印加されて複数のワードラインの中から選択されたいずれか１本のワードラインが活性化されることにより、前記活性化されたワードラインが高電位電圧で駆動される期間において、活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインに対応するワードライン駆動電圧と残りの非活性化ワードラインに対するワードライン駆動電圧とを互いに異なる大きさで印加する半導体メモリ装置が提供される。

本発明の第２形態によると、プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを接地電圧で駆動するステップと、アクティブ期間において、活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に負電圧で駆動するステップと、を含む半導体メモリ装置の駆動方法が提供される。

本発明の第３形態によると、プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを第１負電圧で駆動するステップと、アクティブ期間において、活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動し、残りの非活性化サブワードラインを前記第１負電圧で駆動するステップと、を含む半導体メモリ装置の駆動方法が提供される。

本発明の第４形態によると、プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを接地電圧で駆動するステップと、アクティブ期間において、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインを前記接地電圧で駆動し、前記活性化されたサブワードラインが属する単位セルブロックの非活性化サブワードラインを選択的に第１負電圧で駆動し、前記活性化されたサブワードラインが属する前記単位セルブロックの前記非活性化サブワードラインのうち、前記活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動するステップと、を含む半導体メモリ装置の駆動方法が提供される。

本発明の第５形態によると、プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを第１負電圧で駆動するステップと、アクティブ期間において、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインを前記第１負電圧で駆動し、前記活性化されたサブワードラインが属する単位セルブロックの非活性化サブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動し、前記活性化されたサブワードラインが属する前記単位セルブロックの非活性化サブワードラインのうち、前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインを選択的に前記第２負電圧よりも低い第３負電圧で駆動するステップと、を含む半導体メモリ装置の駆動方法が提供される。

本発明の第６形態によると、ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードラインデコーダと、前記ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ラインデコーダと、前記メインワードライン選択信号に応答して複数のメインワードラインを駆動するメインワードラインドライバと、前記サブワードライン選択信号に応答して複数のサブワードライン選択ラインを駆動するサブワードライン選択ラインドライバと、前記サブワードライン選択信号、前記メインワードライン選択信号、又は、前記サブワードライン選択信号及び前記メインワードライン選択信号に応答して複数のサブワードラインオフ電源ラインを互いに異なる電圧で駆動するサブワードラインオフ電源ラインドライバと、メインワードライン信号、サブワードライン選択ライン信号、及びサブワードラインオフ電源ライン信号に応答して複数のサブワードラインを駆動するサブワードラインドライバと、を備える半導体メモリ装置が提供される。

本発明の第７形態によると、ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードラインデコーダと、前記ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ラインデコーダと、前記メインワードライン選択信号に応答して複数のメインワードラインを駆動するメインワードラインドライバと、前記サブワードライン選択信号に応答して複数のサブワードライン選択ラインを駆動するサブワードライン選択ラインドライバと、複数の単位セルブロックに対応する複数のブロックアクティブ信号に応答して単位セルブロック毎に割り当てられた複数のサブワードラインオフ電源ラインを互いに異なる電圧で駆動するサブワードラインオフ電源ラインドライバと、メインワードライン信号、サブワードライン選択ライン信号、及びサブワードラインオフ電源ライン信号に応答して複数のサブワードラインを駆動するサブワードラインドライバと、を備える半導体メモリ装置が提供される。

本発明は、ネガティブワードライン方式の適用時において、隣接ゲート効果が深刻になる現象を防止し、かつ、無駄な電流消費の増加を防止することができる。

ＤＲＡＭセルの構成を示す回路図である。 本発明の実施形態に係るセルアレイの平面図である。 本発明の第１実施形態に係る選択的なネガティブワードライン方式を説明するためのワードライン駆動電圧のタイミングチャートである。 本発明の第２実施形態に係る選択的なネガティブワードライン方式を説明するためのワードライン駆動電圧のタイミングチャートである。 一般的なＤＲＡＭのメモリセル領域の構成を示すブロック図である。 本発明の第３実施形態に係るＤＲＡＭのロウパスの回路構成を示すブロック図である。 本発明の第３実施形態に係るワードライン駆動方式のためのライン配置を示す図である。 一般的なワードライン駆動方式のためのライン配置を示す図である。 活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第３実施形態に係るＦＸＶＳＳドライバ４８の具現例を示す図である。 活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第３実施形態に係るＦＸＶＳＳドライバ４８の具現例を示す図である。 活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第４実施形態に係るＦＸＶＳＳドライバの具現例を示す図である。 活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第４実施形態に係るＦＸＶＳＳドライバの具現例を示す図である。 本発明の第５実施形態に係るＤＲＡＭのロウパスの回路構成を示すブロック図である。 本発明の第５実施形態に係るワードラインオフ電源ライン（ＭＷＬＶＳＳ）ドライバ９６の具現例を示す図である。 活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第６実施形態に係るＭＷＬＶＳＳドライバの具現例を示す図である。 活性化されたＦＸラインの周辺ＦＸラインを定義する方式による本発明の第６実施形態に係るＭＷＬＶＳＳドライバの具現例を示す図である。 本発明の第７実施形態に係るＭＷＬＶＳＳドライバの回路構成を示す図である。 サブワードラインドライバＳＷＤの構成を示す回路図である。 サブワードラインドライバＳＷＤの構成を示す回路図である。

以下、本発明の属する技術分野における通常の知識を有する者が本発明をより容易に実施できるようにするため、本発明の実施形態を説明する。

図２Ａに示すように、アクティブコマンドが印加されて選択されたいずれか１本のワードラインが活性化されると、活性化されたワードラインＡが高電位電圧ＶＰＰで駆動される期間において、活性化されたワードラインに隣接する（影響される）ワードラインＢと、残りのワードライン（活性化されていないワードライン、つまり、非活性化ワードラインのうち、Ｂに該当しないワードライン）Ｃとに対するワードライン駆動電圧を互いに異なるレベルで印加する。ここで、ワードラインとは、階層的ワードライン構造においてサブワードラインＳＷＬを意味し、好ましくは、活性化されたワードラインに隣接するワードラインＢに対するワードライン駆動電圧が、残りのワードラインＣに対するワードライン駆動電圧よりも低いレベルになる。

一方、活性化されたサブワードラインに隣接する（影響される）ワードラインＢには、活性化されたサブワードラインＡとアクティブ領域を共有する隣接サブワードライン（ｎｅｉｇｈｂｏｒ ＷＬ）Ｂ（１）と、活性化されたサブワードラインＡに隣接する素子分離領域（ｉｓｏｌａｔｉｏｎ ａｒｅａ）を通るパッシングサブワードライン（ｐａｓｓｉｎｇ ＷＬ）Ｂ（２）と、活性化されたサブワードラインＡに対応するメインワードラインＭＷＬを共有する非活性化サブワードラインＢ（３）とがある。残りのワードラインＣは、活性化されたサブワードラインＡが属する単位セルブロック（単位ビットラインセンスアンプブロック及び単位サブワードラインドライバブロックに対応する単位メモリ領域である）内の非活性化サブワードラインである。

図２Ｂは、本発明の第１実施形態に係る選択的なネガティブワードライン方式を説明するためのワードライン駆動電圧のタイミングチャートである。

図２Ｂに示すように、本実施形態に係る選択的なネガティブワードライン方式は、まず、プリチャージ状態において、全てのサブワードラインを接地電圧ＶＳＳレベルで駆動する。

次に、アクティブコマンドが印加されて１本のサブワードラインが活性化されると、アクティブ期間において、当該サブワードラインは高電位電圧ＶＰＰレベルで駆動される（Ａ）。このとき、非活性化サブワードラインのうち、活性化されたサブワードラインに隣接する（影響される）サブワードラインは負電圧Ｖ−（例えば、−０．２Ｖ）で駆動し（Ｂ）、残りの非活性化サブワードラインはそのまま接地電圧ＶＳＳレベルを維持するようにする（Ｃ）。ここで、非活性化サブワードラインのうち、負電圧Ｖ−で駆動されるサブワードラインとして、隣接サブワードラインのみが選択可能であり、隣接サブワードラインと共にパッシングサブワードラインまで選択可能である。また、活性化されたサブワードラインに対応するメインワードラインＭＷＬを共有する全てのサブワードラインを選択的に負電圧Ｖ−で駆動することができ、活性化されたサブワードラインが属する単位セルブロック内の非活性化サブワードラインを選択的に負電圧Ｖ−で駆動することができる。

その後、アクティブ期間が経過すると、全てのサブワードラインは再び接地電圧ＶＳＳレベルでプリチャージされる。

このように、非活性化サブワードラインのうち、活性化されたサブワードラインに隣接する（影響される）サブワードラインにのみ選択的にネガティブワードライン方式を適用すると、活性化されていない全てのサブワードラインを負電圧でプリチャージする一般的なネガティブワードライン方式に比べてより効率的に隣接ゲート効果を改善することができ、一般的なネガティブワードライン方式の問題点である無駄な電流消費の増加を防止し、パワー安定性を確保することができる。

図２Ｃは、本発明の第２実施形態に係る選択的なネガティブワードライン方式を説明するためのワードライン駆動電圧のタイミングチャートである。

図２Ｃに示すように、本実施形態に係る選択的なネガティブワードライン方式は、まず、プリチャージ状態において、全てのサブワードラインを第１負電圧Ｖ−（例えば、−０．２Ｖ）レベルで駆動する。

次に、アクティブコマンドが印加されて１本のサブワードラインが活性化されると、アクティブ期間において、当該サブワードラインは高電位電圧ＶＰＰレベルで駆動される（Ａ）。このとき、非活性化サブワードラインのうち、活性化されたサブワードラインに隣接する（影響される）サブワードラインは第１負電圧Ｖ−よりも低い第２負電圧Ｖ２−（例えば、−０．４Ｖ）で駆動し（Ｂ）、残りの非活性化サブワードラインはそのまま第１負電圧Ｖ−レベルを維持するようにする（Ｃ）。ここで、非活性化サブワードラインのうち、第２負電圧Ｖ２−で駆動されるサブワードラインとして、隣接サブワードラインのみが選択可能であり、隣接サブワードラインと共にパッシングサブワードラインまで選択可能である。また、活性化されたサブワードラインに対応するメインワードラインＭＷＬを共有する全てのサブワードラインを選択的に第２負電圧Ｖ２−で駆動することができ、活性化されたサブワードラインが属する単位セルブロック内の非活性化サブワードラインを選択的に第２負電圧Ｖ２−で駆動することができる。

以降、アクティブ期間が経過すると、全てのサブワードラインは再び第１負電圧Ｖ−レベルでプリチャージされる。

このように、本実施形態では、基本的に活性化されていない全てのサブワードラインを負電圧Ｖ−でプリチャージする一般的なネガティブワードライン方式に従い、かつ、非活性化サブワードラインのうち、活性化されたサブワードラインに隣接する（影響される）サブワードラインを選択的により低い負電圧Ｖ２−で駆動する。この場合、一般的なネガティブワードライン方式が有する電流消費及びパワー安定性の問題を克服することは難しいが、高電位電圧ＶＰＰのレベルを下げても大きな電流駆動能力を示し、平均的なセルのリーク電流を低減し、さらに、隣接ゲート効果によるリーク電流も改善できるようになる。

図３は、一般的なＤＲＡＭのメモリセル領域の構成を示すブロック図である。

図３に示すように、メモリセル領域は、複数の単位セルブロック（一般に、「セルマットブロック（ｃｅｌｌ ｍａｔ ｂｌｏｃｋ）」と呼ぶ）とそれに対応する単位ビットラインセンスアンプ（ＳＡ）ブロックが交互に配置される構造を有する。一方、各単位セルブロックの両側には、当該単位セルブロックのサブワードラインを駆動するためのサブワードラインドライバＳＷＤブロックが配置される。

アクティブコマンドが印加されていずれか１本のサブワードラインが活性化されると、当該サブワードラインに接続されたセルのキャパシタＣに記憶されたデータが検知されるが、このとき、ビットラインＢＬの電位は、ビットラインプリチャージ電圧ＶＢＬＰ（＝ＶＣＯＲＥ／２）から接地電圧ＶＳＳ（＝０Ｖ）に下降する。このことは、セルトランジスタＴからすると、ソース電圧が下降することになる。したがって、活性化されていないセルトランジスタの場合、ワードラインＷＬは接地電圧ＶＳＳレベルで一定に維持され、基板バイアスも、バックバイアス電圧ＶＢＢレベルで一定に維持されている状態でビットライン電圧が下降すると、ゲート・ソース電圧Ｖｇｓが大きくなり、ボディ・ソース電圧Ｖｂｓは小さくなるため、閾値電圧は減少するのである。

活性化された単位セルブロック（ａｃｔｉｖａｔｅｄ ｃｅｌｌ ｍａｔ ｂｌｏｃｋ）と活性化されていない単位セルブロック（ｎｏｎ−ａｃｔｉｖａｔｅｄ ｃｅｌｌ ｍａｔ ｂｌｏｃｋ）とで、上記した動作による差を確認することができる。一般的に、この状態において、活性化されたセルブロック内でリテンション動作時に発生するリーク電流を「ダイナミックリテンション電流（ｄｙｎａｍｉｃ ｒｅｔｅｎｔｉｏｎ ｃｕｒｒｅｎｔ）」と呼ぶが、この電流は、活性化されていないセルブロックにおけるリテンション動作時に発生するリーク電流に比べて非常に大きい量になる。そこで、低減した閾値電圧によるリーク電流を改善するために、ダイナミック電流が発生するセルのチャネルドーピングを高めて閾値電圧を高くし、セルのオフ電流を減少させる。しかし、この場合、逆に活性化されていないセルブロックのセルは、過度のチャネルドーピングにより必要以上に閾値電圧が上昇した状態になる。その結果、特定の単位セルブロックのリーク電流を改善するために、残りの単位セルブロックのセルが必要以上の高いチャネルドーピングになり、高い閾値電圧を有することになる。

上述した第１実施形態及び第２実施形態では、すでに活性化されたサブワードラインが属する単位セルブロックを選択的に駆動（２つの段階）する例を説明した。

本発明の第３実施形態及び第４実施形態に係る選択的なネガティブワードライン方式は、活性化された単位セルブロックと活性化されていない単位セルブロックとを選択的に駆動すると共に、活性化された単位セルブロック内で活性化されたサブワードラインに隣接するサブワードラインを選択的に駆動（３つの段階）する方式である。

本発明の第３実施形態に係る選択的なネガティブワードライン方式は、まず、プリチャージ状態において、全ての単位セルブロック内のサブワードラインを接地電圧ＶＳＳレベルで駆動する。

次に、アクティブコマンドが印加されて１本のサブワードラインが活性化されると、アクティブ期間において、当該サブワードラインは高電位電圧ＶＰＰレベルで駆動される。このとき、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインは接地電圧ＶＳＳレベルを維持し、活性化されたサブワードラインが属する単位セルブロック内の非活性化サブワードラインは第１負電圧Ｖ−で駆動され、なかでも活性化されたサブワードラインに隣接する（影響される）サブワードラインは第１負電圧Ｖ−よりも低いレベルの第２負電圧Ｖ２−で駆動される。ここで、非活性化サブワードラインのうち、第２負電圧Ｖ２−で駆動されるサブワードラインとして、隣接サブワードラインのみが選択可能であり、隣接サブワードラインと共にパッシングサブワードラインまで選択可能である。また、活性化されたサブワードラインに対応するメインワードラインＭＷＬを共有する全てのサブワードラインを選択的に第２負電圧Ｖ２−で駆動することができる。

以降、アクティブ期間が経過すると、全ての単位セルブロック内のサブワードラインは再び接地電圧ＶＳＳレベルでプリチャージされる。

このように、本実施形態では、活性化された単位セルブロックのワードラインと活性化されていない単位セルブロックのワードラインとを選択的にネガティブ駆動し、これと共に、活性化された単位セルブロック内の非活性化サブワードラインに対しても、活性化されたサブワードラインに隣接しているか否かによって選択的なネガティブ駆動を実施する。この場合、隣接ゲート効果を改善するという効果のほか、無駄な電流消費の増加を防止し、パワー安定性を確保するという効果を期待することができると共に、特定の単位セルブロックのリーク電流を改善するために、残りの単位セルブロックのセルが必要以上の高いチャネルドーピングになり、高い閾値電圧を有するという問題を解決することができる。

本発明の第４実施形態に係る選択的なネガティブワードライン方式は、まず、プリチャージ状態において、全ての単位セルブロック内のサブワードラインを第１負電圧Ｖ−レベルで駆動する。

次に、アクティブコマンドが印加されて１本のサブワードラインが活性化されると、アクティブ期間において、当該サブワードラインは高電位電圧ＶＰＰレベルで駆動される。このとき、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインは第１負電圧Ｖ−レベルを維持し、活性化されたサブワードラインが属する単位セルブロック内の非活性化サブワードラインは第１負電圧Ｖ−より低いレベルの第２負電圧Ｖ２−で駆動され、なかでも活性化されたサブワードラインに隣接する（影響される）サブワードラインは第２負電圧Ｖ２−よりも低いレベルの第３負電圧Ｖ３−で駆動される。ここで、非活性化サブワードラインのうち、第３負電圧Ｖ３−で駆動されるサブワードラインとして、隣接サブワードラインのみが選択可能であり、隣接サブワードラインと共にパッシングサブワードラインまで選択可能である。また、活性化されたサブワードラインに対応するメインワードラインＭＷＬを共有する全てのサブワードラインを選択的に第３負電圧Ｖ３−で駆動することができる。

以降、アクティブ期間が経過すると、全ての単位セルブロック内のサブワードラインは再び第１負電圧Ｖ−レベルでプリチャージされる。

このように、本実施形態では、基本的にサブワードラインに対してネガティブ駆動を行うが、活性化された単位セルブロックのワードラインと活性化されていない単位セルブロックのワードラインとを選択的にネガティブ駆動し、これと共に、活性化された単位セルブロック内の非活性化サブワードラインに対しても、活性化されたサブワードラインに隣接しているか否かによって選択的なネガティブ駆動を実施する。この場合、一般的なネガティブワードライン方式が有する電流消費及びパワー安定性の問題を克服することは難しいが、隣接ゲート効果を改善するという効果のほか、無駄な電流消費の増加を防止し、パワー安定性を確保するという効果を期待することができると共に、特定の単位セルブロックのリーク電流を改善するために、残りの単位セルブロックのセルが必要以上の高いチャネルドーピングになり、高い閾値電圧を有するという問題を解決することができる。

図４は、本発明の第３実施形態に係るＤＲＡＭのロウパスの回路構成を示すブロック図である。

図４に示すように、本実施形態に係るＤＲＡＭのロウパスには、ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードライン（ＭＷＬ）デコーダ４０と、ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ライン（ＦＸ）デコーダ４２と、ＭＷＬデコーダ４０から出力されたメインワードライン選択信号に応答してメインワードラインＭＷＬＢ＜０：６３＞を駆動するメインワードライン（ＭＷＬ）ドライバ４４と、ＦＸデコーダ４２から出力されたサブワードライン選択信号に応答してサブワードライン選択ラインＦＸ＜０：７＞（図示していないが、ＦＸ＜０：７＞の相補ラインであるＦＸＢ＜０：７＞も含む）を駆動するサブワードライン選択ライン（ＦＸ）ドライバ４６と、サブワードライン選択信号に応答してサブワードラインオフ電源ラインＦＸＶＳＳ＜０：７＞を互いに異なる電圧レベルで駆動するサブワードラインオフ電源ライン（ＦＸＶＳＳ）ドライバ４８と、メインワードライン信号ＭＷＬＢ＜０：６３＞、サブワードライン選択ライン信号ＦＸ＜０：７＞及びＦＸＢ＜０：７＞、並びにサブワードラインオフ電源ライン信号ＦＸＶＳＳ＜０：７＞に応答してサブワードラインＳＷＬ＜０：５１１＞を駆動するサブワードラインドライバＳＷＤとを備える。ここで、ＭＷＬドライバ４４、ＦＸドライバ４６、サブワードラインドライバＳＷＤの出力信号の活性化レベルは、高電位電圧ＶＰＰレベルである。

本実施形態は、ロウパスにおいてサブワードラインドライバＳＷＤとホール領域の一部の変更により容易に具現することができる。一般的に、ｍ本のメインワードラインＭＷＬとｎ本のサブワードライン選択ラインＦＸとのｍ：ｎのコーディングにより、サブワードラインＳＷＬの本数はｍ×ｎ本になる。本実施形態の場合（ｍ＝６４、ｎ＝８）、基本的に、８本ずつのＦＸライン及びＦＸＢラインと対をなして平行に配置されるＦＸＶＳＳラインを８本新たに追加し、このＦＸＶＳＳラインに選択的に負電圧を印加することが可能になるようにＦＸＶＳＳドライバを具現した。ＦＸＶＳＳラインは、サブワードラインドライバＳＷＤのオフ電圧端子に接続される。

図５は、本発明の第３実施形態に係るワードライン駆動方式のためのライン配置を示す図である。

図５に示すように、新たに追加された８本のＦＸＶＳＳラインは、従来の８本のＦＸラインとそれぞれ対をなして平行に配置される。

図６は、一般的なワードライン駆動方式のためのライン配置を示す図であり、これを参照すると、本発明の第３実施形態をより容易に理解することができる。

一方、本実施形態では、アクティブコマンドにより特定のＦＸラインが活性化された場合、このＦＸラインの周辺に配置された非活性化ＦＸラインに対応するＦＸＶＳＳラインに選択的に負電圧を印加する。これに伴い、メインワードラインＭＷＬとＦＸラインとの組み合わせにより特定のサブワードラインＳＷＬが活性化されると、この活性化されたサブワードラインに隣接する非活性化サブワードラインに選択的に負電圧を印加することができる。

ここで、活性化されたＦＸライン周辺のＦＸラインを定義する方式は、上記の実施形態で説明したように様々である。

図７Ａ及び図７Ｂは、活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第３実施形態に係るＦＸＶＳＳドライバ４８の具現例を示す図である。

まず、図７Ａは、隣接サブワードラインにのみ選択的に負電圧を印加する場合を示しており、図７Ｂは、隣接サブワードラインと共にパッシングサブワードラインに選択的に負電圧を印加する場合を示している。

図７Ａ及び図７Ｂに示すＦＸＶＳＳドライバ４８は両方とも、接地電圧Ｖ_ＳＳをＦＸＶＳＳラインに伝達する第１ＮＭＯＳトランジスタＭ１と、負電圧Ｖ_ＮＷＬをＦＸＶＳＳラインに伝達する第２ＮＭＯＳトランジスタＭ２と、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２のスイッチングを制御する制御部とで構成される。

図７Ａの場合、制御部は、当該ＦＸラインＦＸ_ｋ及び次のＦＸラインＦＸ_ｋ＋１の信号を入力とする排他的否定論理和ゲートＸＮＯＲ１と、排他的否定論理和ゲートＸＮＯＲ１の出力信号を反転して第２ＮＭＯＳトランジスタＭ２のゲートに印加するインバータＩＮＶ１とを備える。

ここで、回路図と共に記載された真理値表のように、当該ＦＸラインＦＸ_ｋと次のＦＸラインＦＸ_ｋ＋１がいずれも非活性化された場合（０／０）には、接地電圧Ｖ_ＳＳを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋに伝達し、次のＦＸラインＦＸ_ｋ＋１が活性化された場合（０／１）には、負電圧Ｖ_ＮＷＬを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋに伝達する。参考として、当該ＦＸラインＦＸ_ｋが活性化された場合（１／０）には、ワードラインオフ電圧である接地電圧Ｖ_ＳＳまたは負電圧Ｖ_ＮＷＬではなく、高電位電圧ＶＰＰでサブワードラインを駆動するため、いずれの電圧が選択されていてもよく、当該ＦＸラインＦＸ_ｋと次のＦＸラインＦＸ_ｋ＋１がいずれも活性化された場合（１／１）は存在しないために考慮しない。

図７Ｂの場合、制御部は、当該ＦＸラインＦＸ_ｋ、前のＦＸラインＦＸ_ｋ−１、及び、次のＦＸラインＦＸ_ｋ＋１の信号を入力とする排他的否定論理和ゲートＸＮＯＲ２と、排他的否定論理和ゲートＸＮＯＲ２の出力信号を反転して第２ＮＭＯＳトランジスタＭ２のゲートに印加するインバータＩＮＶ２とを備える。

ここで、回路図と共に記載された真理値表のように、当該ＦＸラインＦＸ_ｋ、次のＦＸラインＦＸ_ｋ＋１、及び、前のワードラインＦＸ_ｋ−１が全て非活性化された場合（０／０／０）には、接地電圧Ｖ_ＳＳを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋに伝達し、次のＦＸラインＦＸ_ｋ＋１が活性化された場合（０／０／１）または前のＦＸラインＦＸ_ｋ−１が活性化された場合（１／０／０）には、負電圧Ｖ_ＮＷＬを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋに伝達する。

一方、本発明の第３実施形態に係るＦＸＶＳＳドライバ４８は、図７Ａまたは図７Ｂに示す回路をＦＸＶＳＳラインの本数（ｎ＝８本）だけ備え、接地電圧Ｖ_ＳＳを第１負電圧Ｖ−に代替し、負電圧Ｖ_ＮＷＬを第２負電圧Ｖ２−に代替することができる。

本発明の第４実施形態は、上述した図４のように、ＦＸＶＳＳラインの本数をｎ（＝８）本に設定するのではなく、ＦＸＶＳＳラインの本数をｎ×ｍ（５１２本）に設定することにより、各々のサブワードラインドライバに１：１で対応するように具現するものである。この場合、上述した第３実施形態と比較して、ＦＸＶＳＳラインの本数が増えるという欠点があるものの、ＦＸＶＳＳドライバ４８が、活性化されたメインワードライン信号ＭＷＬＢ＜０：６３＞に対応するサブワードラインのみを選択的にネガティブ駆動できるため、電流消費を低減する面では有利である。

図８Ａ及び図８Ｂは、活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第４実施形態に係るＦＸＶＳＳドライバの具現例を示す図である。

まず、図８Ａは、隣接サブワードラインにのみ選択的に負電圧を印加する場合を示しており、図８Ｂは、隣接サブワードラインと共にパッシングサブワードラインに選択的に負電圧を印加する場合を示している。

図８Ａ及び図８Ｂに示すＦＸＶＳＳドライバも両方とも、接地電圧Ｖ_ＳＳをＦＸＶＳＳラインに伝達する第１ＮＭＯＳトランジスタＭ１と、負電圧Ｖ_ＮＷＬをＦＸＶＳＳラインに伝達する第２ＮＭＯＳトランジスタＭ２と、第１ＮＭＯＳトランジスタＭ１及び第２ＮＭＯＳトランジスタＭ２のスイッチングを制御する制御部とで構成される。

図８Ａの場合、制御部は、当該ＦＸラインＦＸ_ｋ及び次のＦＸラインＦＸ_ｋ＋１の信号を入力とする排他的否定論理和ゲートＸＮＯＲ３と、排他的否定論理和ゲートＸＮＯＲ３の出力信号及び当該メインワードライン信号ＭＷＬＢ_ｊを入力とする否定論理和ゲートＮＯＲ１と、否定論理和ゲートＮＯＲ１の出力信号を反転して第１ＮＭＯＳトランジスタＭ１のゲートに印加するインバータＩＮＶ３とを備える。

ここで、回路図と共に記載された真理値表のように、当該メインワードライン信号ＭＷＬＢ_ｊが論理ローレベルで活性化された状態を前提として、当該ＦＸラインＦＸ_ｋ及び次のＦＸラインＦＸ_ｋ＋１がいずれも非活性化された場合（０／０）には、接地電圧Ｖ_ＳＳを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに伝達し、次のＦＸラインＦＸ_ｋ＋１が活性化された場合（０／１）には、負電圧Ｖ_ＮＷＬを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに伝達する。参考として、当該メインワードライン信号ＭＷＬＢ_ｊが論理ハイレベルで非活性化された場合には、当該ＦＸラインＦＸ_ｋ及び次のＦＸラインＦＸ_ｋ＋１の状態に関係なく、当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに接地電圧Ｖ_ＳＳが伝達される。

図８Ｂの場合、制御部は、当該ＦＸラインＦＸ_ｋ、前のＦＸラインＦＸ_ｋ−１、及び次のＦＸラインＦＸ_ｋ＋１の信号を入力とする排他的否定論理和ゲートＸＮＯＲ３と、排他的否定論理和ゲートＸＮＯＲ３の出力信号及び当該メインワードライン信号ＭＷＬＢ_ｊを入力とする否定論理和ゲートＮＯＲ２と、否定論理和ゲートＮＯＲ２の出力信号を反転して第１ＮＭＯＳトランジスタＭ１のゲートに印加するインバータＩＮＶ４とを備える。

ここで、回路図と共に記載された真理値表のように、当該メインワードライン信号ＭＷＬＢ_ｊが論理ローレベルで活性化された状態を前提として、当該ＦＸラインＦＸ_ｋ、前のＦＸラインＦＸ_ｋ−１、及び次のＦＸラインＦＸ_ｋ＋１が全て非活性化された場合（０／０／０）には、接地電圧Ｖ_ＳＳを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに伝達し、前のＦＸラインＦＸ_ｋ−１または次のＦＸラインＦＸ_ｋ＋１が活性化された場合（１／０／０または０／０／１）には、負電圧Ｖ_ＮＷＬを当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに伝達する。当該メインワードライン信号ＭＷＬＢ_ｊが論理ハイレベルで非活性化された場合も、前のＦＸラインＦＸ_ｋ−１、当該ＦＸラインＦＸ_ｋ、及び次のＦＸラインＦＸ_ｋ＋１の状態に関係なく、当該ＦＸＶＳＳラインＦＸＶＳＳ_ｋ×ｊに接地電圧Ｖ_ＳＳが伝達される。

一方、本発明の第４実施形態において、接地電圧Ｖ_ＳＳを第１負電圧Ｖ−に代替し、負電圧Ｖ_ＮＷＬを第２負電圧Ｖ２−に代替することができる。

図９は、本発明の第５実施形態に係るＤＲＡＭのロウパスの回路構成を示すブロック図である。

図９に示すように、本実施形態に係るＤＲＡＭのロウパスには、ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードライン（ＭＷＬ）デコーダ９０と、ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ライン（ＦＸ）デコーダ９２と、ＭＷＬデコーダ９０から出力されたメインワードライン選択信号に応答してメインワードラインＭＷＬＢ＜０：６３＞を駆動するメインワードライン（ＭＷＬ）ドライバ９４と、メインワードライン選択信号に応答してワードラインオフ電源ラインＭＷＬＶＳＳ＜０：６３＞を互いに異なる電圧レベルで駆動するワードラインオフ電源ライン（ＭＷＬＶＳＳ）ドライバ９６と、ＦＸデコーダ９２から出力されたサブワードライン選択信号に応答してサブワードライン選択ラインＦＸ＜０：７＞（図示していないが、ＦＸ＜０：７＞の相補ラインであるＦＸＢ＜０：７＞も含む）を駆動するサブワードライン選択ライン（ＦＸ）ドライバ９８と、メインワードライン信号ＭＷＬＢ＜０：６３＞、サブワードライン選択ライン信号ＦＸ＜０：７＞及びＦＸＢ＜０：７＞、並びにワードラインオフ電源ライン信号ＦＸＶＳＳ＜０：６３＞に応答してサブワードラインＳＷＬ＜０：５１１＞を駆動するサブワードラインドライバＳＷＤとを備える。ここで、ＭＷＬドライバ９４、ＦＸドライバ９８、サブワードラインドライバＳＷＤの出力信号の活性化レベルは、高電位電圧ＶＰＰレベルである。

本実施形態は、上述した第３実施形態と類似の構成を有する。ただし、第３実施形態がＦＸラインと対をなして平行に配置されるサブワードラインオフ電源ラインＦＸＶＳＳ＜０：７＞を配置するのに対し、本実施形態は、メインワードラインＭＷＬと対をなして平行に配置されるワードラインオフ電源ラインＭＷＬＶＳＳ＜０：６３＞を配置することが異なる。ＭＷＬＶＳＳラインも、サブワードラインドライバＳＷＤのオフ電圧端子に接続される。

図１０は、本発明の第５実施形態に係るＭＷＬＶＳＳドライバ９６の具現例を示す図である。

図１０に示すように、ＭＷＬＶＳＳドライバ９６は、当該メインワードライン信号ＭＷＬＢ_ｊに応答して接地電圧Ｖ_ＳＳを当該ＭＷＬＶＳＳラインＭＷＬＶＳＳ_ｊに伝達する第１ＮＭＯＳトランジスタＭ１１と、インバータＩＮＶ５によって反転された当該メインワードライン信号ＭＷＬＢ_ｊに応答して負電圧Ｖ_ＮＷＬを当該ＭＷＬＶＳＳラインＭＷＬＶＳＳ_ｊに伝達する第２ＮＭＯＳトランジスタＭ１２とを備える。

この場合、当該メインワードラインＭＷＬＢ_ｊが活性化（「０」）されると、当該メインワードラインＭＷＬＢ_ｊを共有するサブワードラインのうち、非活性化サブワードラインは負電圧Ｖ_ＮＷＬで駆動され、当該メインワードラインＭＷＬＢ_ｊを共有しない非活性化（「１」）されたメインワードラインに属する残りのサブワードラインは接地電圧Ｖ_ＳＳで駆動される。参考として、本実施形態に係るＭＷＬＶＳＳドライバ９６は、図１０に示す回路をメインワードラインの本数（ｍ＝６４）だけ備える。

一方、本発明の第６実施形態は、上述した図９のように、ＭＷＬＶＳＳラインの本数をｍ（＝６４）本に設定するのではなく、ＭＷＬＶＳＳラインの本数をｎ×ｍ（５１２本）に設定することにより、各々のサブワードラインドライバに１：１で対応するように具現するものである。この場合、上述した第５実施形態と比較して、ＭＷＬＶＳＳラインの本数が増えるという欠点があるものの、ＭＷＬＶＳＳドライバが活性化されたメインワードライン信号ＭＷＬＢ＜０：６３＞に対応するサブワードラインのみを選択的にネガティブ駆動できるため、電流消費を低減する面では有利である。

図１１Ａ及び図１１Ｂは、活性化されたＦＸライン周辺のＦＸラインを定義する方式による本発明の第６実施形態に係るＭＷＬＶＳＳドライバの具現例を示す図である。ＦＸＶＳＳラインがＭＷＬＶＳＳに代替された点を除けば、図８Ａ及び図８Ｂの回路構成及び真理値表と同一であるため、これに関する説明は省略する。

上記の実施形態において、活性化されたサブワードラインが属する単位セルブロック内の非活性化サブワードラインを選択的に負電圧（Ｖ−またはＶ２−）で駆動する方式はすでに説明した。

単位セルブロックがｎ個であれば、ｎ個の単位セルブロックの各々に対応するワードラインオフ電源ラインＶ_ＳＳ＿ＢＬＯＣＫ＿Ｎを配置し、ブロックアドレス（ロウアドレスの最上位ビットの一部）を受けて生成したブロックアクティブ信号ＣＢＡ＿Ｎを用いて選択的なネガティブワードラインの駆動を行うことができる。

図１２は、本発明の第７実施形態に係るＭＷＬＶＳＳドライバの回路構成を示す図である。

本実施形態に係るＭＷＬＶＳＳドライバは、当該ブロックアクティブ信号ＣＢＡ＿Ｎに応答して負電圧Ｖ_ＮＷＬを当該ワードラインオフ電源ラインＶ_ＳＳ＿ＢＬＯＣＫ＿Ｎに伝達する第１ＮＭＯＳトランジスタＭ２１と、インバータＩＮＶ６によって反転された当該ブロックアクティブ信号ＣＢＡ＿Ｎに応答して接地電圧Ｖ_ＳＳを当該ワードラインオフ電源ラインＶ_ＳＳ＿ＢＬＯＣＫ＿Ｎに伝達する第２ＮＭＯＳトランジスタＭ２２とを備える。

ｎ番目の単位セルブロックが選択されて活性化された場合、ｎ番目の単位セルブロックに対応するワードラインオフ電源ラインＶ_ＳＳ＿ＢＬＯＣＫ＿Ｎに負電圧Ｖ_ＮＷＬを伝達し、これを除く残りのワードラインオフ電源ラインは接地電圧Ｖ_ＳＳで駆動する。一方、接地電圧Ｖ_ＳＳを第１負電圧Ｖ−に代替し、負電圧Ｖ_ＮＷＬを第２負電圧Ｖ２−に代替することができる。

図１３Ａ及び図１３Ｂは、サブワードラインドライバＳＷＤの構成を示す回路図である。

図１３Ａは、活性化されたサブワードラインに対応するサブワードラインドライバＳＷＤの電圧印加状態を示しており、図１３Ｂは、非活性化サブワードラインに対応するサブワードラインドライバＳＷＤの電圧印加状態を示している。

まず、アクティブコマンドが印加されて特定のサブワードラインＳＷＬ０が選択されると、図１３Ａに示すように、メインワードライン信号ＭＷＬＢ０は論理ローレベルで活性化され、サブワードライン選択信号ＦＸ０は論理ハイレベル（ＶＰＰレベル）で活性化される。これに伴い、ＰＭＯＳトランジスタＭ２１はターンオンされ、２つのＮＭＯＳトランジスタＭ２２及びＭ２３はターンオフされ、当該サブワードラインＳＷＬ０は論理ハイレベル（ＶＰＰレベル）で活性化される。

一方、図１３Ｂに示すように、メインワードライン信号ＭＷＬＢ０を共有する他のサブワードラインＳＷＬ１の場合、メインワードライン信号ＭＷＬＢ０は論理ローレベルで活性化され、サブワードライン選択信号ＦＸ０は論理ローレベル（ＶＳＳレベル）で非活性化される。これにより、ＮＭＯＳトランジスタＭ２５はターンオフされ、ＰＭＯＳトランジスタＭ２１はターンオンされるが、ＮＭＯＳトランジスタＭ２６がターンオンされるため、当該サブワードラインＳＷＬ１はオフ電源端Ｂのレベルで駆動される。

一方、選択されていないメインワードラインに対応するメインワードライン信号ＭＷＬＢは論理ハイレベルであるため、プルダウンＮＭＯＳトランジスタＭ２２、Ｍ２５がターンオンされ、当該サブワードラインＳＷＬはオフ電源端Ａのレベルで駆動される。

ここで、オフ電源端Ａには、上述した実施形態のうち、どの実施形態を適用するかによって接地電圧Ｖ_ＳＳ端またはＦＸＶＳＳ（ＭＷＬＶＳＳ）ラインが接続され、オフ電源端ＢにはＦＸＶＳＳ（ＭＷＬＶＳＳ）ラインが接続される。

以上、本発明の技術思想は、好ましい実施形態により具体的に記述されたが、上記の実施形態は、本発明を説明するためのものであって、本発明を制限するためのものではないことに留意しなければならない。また、本発明の技術分野における通常の専門家であれば、本発明の技術思想の範囲内で多様な実施形態が可能であることが理解できるであろう。

Claims (48)

1. アクティブコマンドが印加されて複数のワードラインの中から選択されたいずれか１本のワードラインが活性化されることにより、活性化されたワードラインが高電位電圧で駆動される期間において、前記活性化されたワードラインに隣接する少なくとも１本の非活性化ワードラインに対するワードライン駆動電圧と残りの非活性化ワードラインに対するワードライン駆動電圧とを互いに異なる大きさで印加することを特徴とする半導体メモリ装置。
2. 前記活性化されたワードラインに隣接する前記少なくとも１本の非活性化ワードラインに対する前記ワードライン駆動電圧が、前記残りの非活性化ワードラインに対する前記ワードライン駆動電圧よりも低いことを特徴とする請求項１に記載の半導体メモリ装置。
3. 前記活性化されたワードラインに隣接する前記少なくとも１本の非活性化ワードラインが、前記活性化されたワードラインとアクティブ領域を共有する隣接サブワードラインを含むことを特徴とする請求項２に半導体メモリ装置。
4. 前記活性化されたワードラインに隣接する前記少なくとも１本の非活性化ワードラインが、前記活性化されたワードラインに隣接する素子分離領域を通るパッシングサブワードラインをさらに含むことを特徴とする請求項３に記載の半導体メモリ装置。
5. 前記活性化されたワードラインに隣接する前記少なくとも１本の非活性化ワードラインが、前記活性化されたワードラインに対応するメインワードラインを共有するサブワードラインを含むことを特徴とする請求項２に記載の半導体メモリ装置。
6. 前記活性化されたワードラインに隣接する前記少なくとも１本の非活性化ワードラインが、前記活性化されたワードラインが属する単位セルブロック内のサブワードラインを含むことを特徴とする請求項２に記載の半導体メモリ装置。
7. プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを接地電圧で駆動するステップと、
   アクティブ期間において、活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に負電圧で駆動するステップと、
   を含むことを特徴とする半導体メモリ装置の駆動方法。
8. 前記アクティブ期間において、前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインを除く残りの非活性化サブワードラインを前記接地電圧で駆動することを特徴とする請求項７に記載の半導体メモリ装置の駆動方法。
9. 前記アクティブ期間において、前記活性化されたサブワードラインが高電位電圧で駆動されることを特徴とする請求項８に記載の半導体メモリ装置の駆動方法。
10. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインとアクティブ領域を共有する隣接サブワードラインを含むことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
11. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに隣接する素子分離領域を通るパッシングサブワードラインをさらに含むことを特徴とする請求項１０に記載の半導体メモリ装置の駆動方法。
12. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに対応するメインワードラインを共有するサブワードラインを含むことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
13. 前記活性化されたワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたワードラインが属する単位セルブロック内のサブワードラインを含むことを特徴とする請求項９に記載の半導体メモリ装置の駆動方法。
14. プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを第１負電圧で駆動するステップと、
    アクティブ期間において、活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動し、残りの非活性化サブワードラインを前記第１負電圧で駆動するステップと、
    を含むことを特徴とする半導体メモリ装置の駆動方法。
15. 前記アクティブ期間において、前記活性化されたサブワードラインが高電位電圧で駆動されることを特徴とする請求項１４に記載の半導体メモリ装置の駆動方法。
16. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインとアクティブ領域を共有する隣接サブワードラインを含むことを特徴とする請求項１５に記載の半導体メモリ装置の駆動方法。
17. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに隣接する素子分離領域を通るパッシングサブワードラインをさらに含むことを特徴とする請求項１６に記載の半導体メモリ装置の駆動方法。
18. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに対応するメインワードラインを共有するサブワードラインを含むことを特徴とする請求項１５に記載の半導体メモリ装置の駆動方法。
19. 前記活性化されたワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたワードラインが属する単位セルブロック内のサブワードラインを含むことを特徴とする請求項１５に記載の半導体メモリ装置の駆動方法。
20. プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを接地電圧で駆動するステップと、
    アクティブ期間において、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインを前記接地電圧で駆動し、前記活性化されたサブワードラインが属する単位セルブロックの非活性化サブワードラインを選択的に第１負電圧で駆動し、前記活性化されたサブワードラインが属する前記単位セルブロックの前記非活性化サブワードラインのうち、前記活性化されたサブワードラインに隣接する少なくとも１本のサブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動するステップと、
    を含むことを特徴とする半導体メモリ装置の駆動方法。
21. 前記アクティブ期間において、前記活性化されたサブワードラインが高電位電圧で駆動されることを特徴とする請求項２０に記載の半導体メモリ装置の駆動方法。
22. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインとアクティブ領域を共有する隣接サブワードラインを含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
23. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに隣接する素子分離領域を通るパッシングサブワードラインをさらに含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
24. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに対応するメインワードラインを共有するサブワードラインを含むことを特徴とする請求項２１に記載の半導体メモリ装置の駆動方法。
25. プリチャージ期間において、複数の単位セルブロックを備えるメモリセル領域内の全てのサブワードラインを第１負電圧で駆動するステップと、
    アクティブ期間において、活性化されたサブワードラインが属しない単位セルブロックのサブワードラインを前記第１負電圧で駆動し、前記活性化されたサブワードラインが属する単位セルブロックの非活性化サブワードラインを選択的に前記第１負電圧よりも低い第２負電圧で駆動し、前記活性化されたサブワードラインが属する前記単位セルブロックの非活性化サブワードラインのうち、前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインを選択的に前記第２負電圧よりも低い第３負電圧で駆動するステップと、
    を含むことを特徴とする半導体メモリ装置の駆動方法。
26. 前記アクティブ期間において、前記活性化されたサブワードラインが高電位電圧で駆動されることを特徴とする請求項２５に記載の半導体メモリ装置の駆動方法。
27. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインとアクティブ領域を共有する隣接サブワードラインを含むことを特徴とする請求項２６に記載の半導体メモリ装置の駆動方法。
28. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに隣接する素子分離領域を通るパッシングサブワードラインをさらに含むことを特徴とする請求項２７に記載の半導体メモリ装置の駆動方法。
29. 前記活性化されたサブワードラインに隣接する前記少なくとも１本のサブワードラインが、前記活性化されたサブワードラインに対応するメインワードラインを共有するサブワードラインを含むことを特徴とする請求項２６に記載の半導体メモリ装置の駆動方法。
30. ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードラインデコーダと、
    前記ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ラインデコーダと、
    前記メインワードライン選択信号に応答して複数のメインワードラインを駆動するメインワードラインドライバと、
    前記サブワードライン選択信号に応答して複数のサブワードライン選択ラインを駆動するサブワードライン選択ラインドライバと、
    前記サブワードライン選択信号、前記メインワードライン選択信号、又は、前記サブワードライン選択信号及び前記メインワードライン選択信号に応答して複数のサブワードラインオフ電源ラインを互いに異なる電圧で駆動するサブワードラインオフ電源ラインドライバと、
    メインワードライン信号、サブワードライン選択ライン信号、及びサブワードラインオフ電源ライン信号に応答して複数のサブワードラインを駆動するサブワードラインドライバと、
    を備えることを特徴とする半導体メモリ装置。
31. 複数の前記サブワードラインオフ電源ラインが、各々の前記サブワードライン選択ラインと対をなして平行に配置されることを特徴とする請求項３０に記載の半導体メモリ装置。
32. 複数の前記サブワードラインオフ電源ラインが、各々の前記メインワードラインと対をなして平行に配置されることを特徴とする請求項３０に記載の半導体メモリ装置。
33. 複数の前記サブワードラインオフ電源ラインが、複数の前記サブワードラインに対応する本数だけ配置されることを特徴とする請求項３０に記載の半導体メモリ装置。
34. 前記サブワードラインオフ電源ラインドライバが、複数の前記サブワードラインオフ電源ラインの各々に対応する複数の単位ドライバを備えることを特徴とする請求項３０に記載の半導体メモリ装置。
35. 複数の前記単位ドライバの各々が、
    第１オフ電圧を当該サブワードラインオフ電源ラインに伝達する第１伝達部と、
    前記第１オフ電圧よりも低い負電圧である第２オフ電圧を当該サブワードラインオフ電源ラインに伝達する第２伝達部と、
    当該サブワードライン選択信号及び周辺のサブワードライン選択信号に応答して前記第１オフ電圧または第２オフ電圧が選択的に伝達されるように前記第１伝達部及び第２伝達部を制御する制御部と、
    を備えることを特徴とする請求項３４に記載の半導体メモリ装置。
36. 複数の前記単位ドライバの各々が、
    第１オフ電圧を当該サブワードラインオフ電源ラインに伝達する第１伝達部と、
    前記第１オフ電圧よりも低い負電圧である第２オフ電圧を当該サブワードラインオフ電源ラインに伝達する第２伝達部と、
    当該メインワードライン選択信号に応答して前記第１オフ電圧または第２オフ電圧が選択的に伝達されるように前記第１伝達部及び第２伝達部を制御する制御部と、
    を備えることを特徴とする請求項３４に記載の半導体メモリ装置。
37. 複数の複数の単位ドライバの各々が、
    第１オフ電圧を当該サブワードラインオフ電源ラインに伝達する第１伝達部と、
    前記第１オフ電圧よりも低い負電圧である第２オフ電圧を当該サブワードラインオフ電源ラインに伝達する第２伝達部と、
    当該サブワードライン選択信号、周辺のサブワードライン選択信号、及び当該メインワードライン選択信号に応答して前記第１オフ電圧または第２オフ電圧が選択的に伝達されるように前記第１伝達部及び第２伝達部を制御する制御部と、
    を備えることを特徴とする請求項３４に記載の半導体メモリ装置。
38. 前記第１オフ電圧が接地電圧であり、
    前記第２オフ電圧が第１負電圧であることを特徴とする請求項３５に記載の半導体メモリ装置。
39. 前記第１オフ電圧が第１負電圧であり、
    前記第２オフ電圧が前記第１負電圧よりも低い第２負電圧であることを特徴とする請求項３５に記載の半導体メモリ装置。
40. 前記第１オフ電圧が接地電圧であり、
    前記第２オフ電圧が第１負電圧であることを特徴とする請求項３６に記載の半導体メモリ装置。
41. 前記第１オフ電圧が第１負電圧であり、
    前記第２オフ電圧が前記第１負電圧よりも低い第２負電圧であることを特徴とする請求項３６に記載の半導体メモリ装置。
42. 前記第１オフ電圧が接地電圧であり、
    前記第２オフ電圧が第１負電圧であることを特徴とする請求項３７に記載の半導体メモリ装置。
43. 前記第１オフ電圧が第１負電圧であり、
    前記第２オフ電圧が前記第１負電圧よりも低い第２負電圧であることを特徴とする請求項３７に記載の半導体メモリ装置。
44. ロウアドレスの所定の上位ビットをデコードしてメインワードライン選択信号を生成するメインワードラインデコーダと、
    前記ロウアドレスの所定の下位ビットをデコードしてサブワードライン選択信号を生成するサブワードライン選択ラインデコーダと、
    前記メインワードライン選択信号に応答して複数のメインワードラインを駆動するメインワードラインドライバと、
    前記サブワードライン選択信号に応答して複数のサブワードライン選択ラインを駆動するサブワードライン選択ラインドライバと、
    複数の単位セルブロックに対応する複数のブロックアクティブ信号に応答して単位セルブロック毎に割り当てられた複数のサブワードラインオフ電源ラインを互いに異なる電圧で駆動するサブワードラインオフ電源ラインドライバと、
    メインワードライン信号、サブワードライン選択ライン信号、及びサブワードラインオフ電源ライン信号に応答して複数のサブワードラインを駆動するサブワードラインドライバと、
    を備えることを特徴とする半導体メモリ装置。
45. 前記サブワードラインオフ電源ラインドライバが、複数の前記サブワードラインオフ電源ラインの各々に対応する複数の単位ドライバを備えることを特徴とする請求項４４に記載の半導体メモリ装置。
46. 複数の前記単位ドライバの各々が、
    第１オフ電圧を当該サブワードラインオフ電源ラインに伝達する第１伝達部と、
    前記第１オフ電圧よりも低い負電圧である第２オフ電圧を当該サブワードラインオフ電源ラインに伝達する第２伝達部と、
    当該ブロックアクティブ信号に応答して前記第１オフ電圧または第２オフ電圧が選択的に伝達されるように前記第１伝達部及び第２伝達部を制御する制御部と、
    を備えることを特徴とする請求項４５に記載の半導体メモリ装置。
47. 前記第１オフ電圧が接地電圧であり、
    前記第２オフ電圧が第１負電圧であることを特徴とする請求項４５に記載の半導体メモリ装置。
48. 前記第１オフ電圧が第１負電圧であり、
    前記第２オフ電圧が前記第１負電圧よりも低い第２負電圧であることを特徴とする請求項４５に記載の半導体メモリ装置。

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