JP2008077697A - 半導体記憶装置 - Google Patents

Abstract

【課題】装置が待機状態、あるいは複数のメモリセルアレイのうち当該アレイが非活性状態にあるときのＰチャネルトランジスタにおけるゲート、ソース間の電圧ストレスによるゲート酸化膜の信頼性の低下を防止し、ＧＩＤＬ電流の抑制実現する。
【解決手段】ロウデコーダからの出力信号ｂＲＤＯＵＴがゲートに入力されるＰチャネルトランジスタＰＴ１１、ワード線にドレインが接続され、ワード線のローレベルの電位を供給する第２のワード線電位供給線ＶＷＬＬにソースが接続され、Ｐチャネルトランジスタのゲートにゲートが接続されたＮチャネルトランジスタＮＴ１１を有し、ロウデコーダからの出力信号によってワード線駆動回路が非活性状態にあるとき、出力信号の電位がワード線のハイレベルより低くローレベルより高いことを特徴とする。
【選択図】図４

Description

本発明は半導体記憶装置に係わり、特にワード線駆動回路を有するダイナミックランダムアクセスメモリ（ＤＲＡＭ）等に好適な装置に関する。

近年、トランジスタの微細化に伴い、半導体記憶装置におけるワード線駆動回路に対して高信頼性及び低消費電力への要求が高まっている。

メモリセルアレイに、全体でＮ（Ｎは１以上の整数）本のワード線が接続されている。ここでは、メモリセルアレイがＪ（Ｊは１以上の整数）個の活性化単位に分割され、各活性化単位毎にＲ（Ｒは１以上の整数）個のロウデコーダが配置されており全体でＪ＊Ｒ個のロウデコーダが存在する。

また、各バンク毎に、ワード線のローレベルの電位ＶＷＬＬ又はハイレベルの電位ＶＷＬＨを供給するＫ（Ｋは１以上の整数）本の線が接続されており、Ｎ＝Ｋ＊Ｊ＊Ｒの関係にある。

さらに、Ｎ本のワード線のそれぞれに１個のワード線駆動回路が配置されている。

Ｊ個のロウデコーダのうちいずれか１個が活性化され、これに接続されたＫ本のワード線のうちいずれか１本が選択されて活性化される。

ワード線は、ワード線駆動回路により電位が決定される。ワード線駆動回路は、１個のＰチャネルトランジスタ及び１個のＮチャネルトランジスタからなるインバータ回路を含んでいる。このＰチャネルトランジスタ及びＮチャネルトランジスタのゲートには、ロウデコーダ回路からの出力信号が入力され、Ｐチャネルトランジスタのソースには上述したワード線のローレベルＶＷＬＬ又はハイレベルＶＷＬＨを供給する線が接続され、Ｎチャネルトランジスタのソースにはワード線のローレベルＶＷＬＬを供給する線が接続され、Ｐチャネルトランジスタ及びＮチャネルトランジスタのドレインはワード線に接続されている。

これにより、ロウデコーダ回路からの出力信号によってＰチャネルトランジスタ及びＮチャネルトランジスタの動作状態が決定され、Ｐチャネルトランジスタがオンしたときは、ワード線のローレベルＶＷＬＬ又はハイレベルＶＷＬＨを供給する線の電位がワード線の電位として出力される。

この線の電位は、ワード線が選択されたときはハイレベルＶＷＬＨになる。

ここで、選択されたワード線が接続されたワード線駆動回路においては、ロウデコーダ回路から出力されＰチャネルトランジスタのゲートに入力される信号がローレベルＶＷＬＬになる。また、Ｐチャネルトランジスタのソースが接続されている線は、ワード線のハイレベルＶＷＬＨにある。これにより、Ｐチャネルトランジスタがオンし、ソースからハイレベルＷＬＤＨがドレインを経てワード線に出力され充電されることとなり、問題は生じない。

ところが、半導体記憶装置全体がいわゆる待機状態にあるとき、あるいは装置は動作状態にあるがメモリセルアレイが複数のバンクに分割されており当該メモリセルアレイが非活性状態にあるとき、非活性状態にあるワード線が接続されたワード線駆動回路では、Ｐチャネルトランジスタのゲートにカットオフのためにハイレベルの信号がロウデコーダから出力されて与えられる。この電位が、従来はワード線のハイレベルＶＷＬＨと同電位であった。Ｐチャネルトランジスタのソースが接続された線は、ワード線がローレベルのときの電位ＶＷＬＬ、すなわちワード線駆動回路のＮチャネルトランジスタのソースが接続された線と同電位となる。

この場合には、以下のような二つの問題が生じる。
（１）ワード線駆動回路におけるＰチャネルトランジスタのゲートとドレインとの間にハイレベルの電圧ＶＷＬＨが印加されるので、ゲート酸化膜に高い電界がかかり、信頼性を低下させるおそれがあった。特に、半導体記憶装置ではワード線駆動回路の数が多いため、ゲート酸化膜全体の面積が大きく、信頼性に大きい影響を与えていた。
（２）Ｐチャネルトランジスタのゲートとドレインとの間にハイレベルの逆バイアス電圧ＶＷＬＨが印加され、ドレインがローレベルＶＷＬＬにあり、バルクはハイレベルＶＷＬＨが供給された状態にある。このため、ドレインからバルクへ電子が抜ける現象、いわゆるＧＩＤＬ（Gate-Induced Drain Leakage）電流が生じることとなり、消費電流の増加を招いていた。

以下、従来の半導体記憶装置を開示した文献名を記載する。
特開２００１−１２６４７９号広報

本発明は上記事情に鑑み、電圧ストレスによるゲート酸化膜の信頼性の低下並びにＧＩＤＬ電流の抑制が可能な半導体記憶装置を提供することを目的とする。

本発明の一態様による半導体記憶装置は、
複数のメモリセルが配置されたメモリセルアレイと、
前記メモリセルに接続された複数のワード線を駆動するワード線駆動回路と、
前記ワード線駆動回路を活性化するロウデコーダとを備え、
前記ワード線駆動回路は、前記ワード線のハイレベル又はローレベルの電位を供給する第１のワード線電位供給線にソースが接続され、前記ワード線にドレインが接続され、前記ロウデコーダからの出力信号がゲートに入力されるＰチャネルトランジスタと、前記ワード線にドレインが接続され、前記ワード線のローレベルの電位を供給する第２のワード線電位供給線にソースが接続され、前記Ｐチャネルトランジスタのゲートにゲートが接続されたＮチャネルトランジスタとを有し、
前記ロウデコーダからの出力信号によって前記ワード線駆動回路が非活性状態にあるとき、前記出力信号の電位が、前記ワード線のハイレベルより低くローレベルより高いことを特徴とする。

また、本発明の一態様による半導体記憶装置は、
複数のメモリセルが配置され、複数のバンクに分割されているメモリセルアレイと、
前記メモリセルに接続された複数のワード線を駆動する、前記ワード線毎に対応して設けられた複数のワード線駆動回路と、
前記バンク毎に対応して設けられ、前記バンクを単位として前記ワード線駆動回路を活性化する複数のロウデコーダとを備え、
前記ワード線駆動回路は、前記ワード線のハイレベル又はローレベルの電位を供給する第１のワード線電位供給線にソースが接続され、対応する前記ワード線にドレインが接続され、前記ロウデコーダからの出力信号がゲートに入力されるＰチャネルトランジスタと、前記ワード線にドレインが接続され、前記ワード線のローレベルの電位を供給する第２のワード線電位供給線にソースが接続され、前記Ｐチャネルトランジスタのゲートにゲートが接続されたＮチャネルトランジスタとを有し、
前記ロウデコーダからの出力信号によって前記ワード線駆動回路が非活性状態にあるとき、前記出力信号の電位が、前記ワード線のハイレベルより低くローレベルより高いことを特徴とする。

本発明の半導体記憶装置によれば、ゲート酸化膜への電圧ストレスによる信頼性の低下が防止され、さらにＧＩＤＬ電流の発生を抑制し消費電流を低減することが可能な半導体記憶装置が実現される。

以下、本発明の実施の形態による半導体記憶装置について図面を参照して説明する。

（１）実施の形態１
図１に、本発明の実施の形態１による半導体記憶装置の全体の概略構成を示す。

メモリセルがマトリクス状に配置されたメモリセルアレイ７の一方向に沿って図示されていないワード線ＷＬがＮ（Ｎは１以上の整数）本配置されてロウデコーダ回路９に接続され、これと直交する方向に沿って図示されていないビット線が配置されてカラムデコーダ回路８に接続されている。

アドレスバッファ２に、図示されていない中央制御装置（以下、ＣＰＵという）からアドレスが与えられ、カラムアドレス、ロウアドレスに分離されてそれぞれカラムアドレスプリ・デコーダ３、ロウアドレスプリ・デコーダ４に与えられてプリデコードされる。

一方、コマンドバッファ及びデコーダ１にＣＰＵからチップ選択信号／ＣＳ、書き込み活性化信号／ＷＥ、ロウアドレスストローブ制御信号／ＲＡＳ、カラムアドレスストローブ制御信号／ＣＡＳが与えられ、リードデータ／ライトデータ制御回路活性化信号ＤＱＥ、カラムアドレス活性化信号ＣＡＥ、ロウアドレス活性化信号ＲＡＥ、ロウプリチャージ活性化信号ＲＰＥが生成されて出力される。

ロウアドレスプリ・デコーダ４に、ロウアドレス、ロウアドレス活性化信号ＲＡＥが与えられ、プリデコードが行われて信号Ｘａ、Ｘｂ、…、信号ＸＡ、ＸＢ、…が出力される。

カラムアドレスプリ・デコーダ３に、カラムアドレス、カラムアドレス活性化信号ＣＡＥが与えられ、プリデコードが行われて信号ＹＡ、ＹＢ、…が出力される。

ロウデコーダ制御回路５に、ロウアドレス活性化信号ＲＡＥ、ロウプリチャージ活性化信号ＲＰＥ、信号Ｘａ、Ｘｂ、…が与えられ、ワード線の電位を設定するワード線駆動信号ＷＬＤＶ、ワード線リセット信号ＷＬＲＳＴ、ワード線活性化信号ＷＬＯＮ、ワード線非活性化信号ｂＷＬＯＦＦ、バンク選択信号ＢａｎｋＳＥＬが生成されてロウデコーダ回路９に出力される。ロウデコーダ回路９には、さらにロウアドレスプリ・デコーダ４から信号ＸＡ、ＸＢ、…が出力され、メモリセルアレイ７に接続されたワード線ＷＬの制御が行われる。

カラムデコーダ制御回路６に、カラムアドレス活性化信号ＣＡＥ、信号ＹＡ、ＹＢ、…が与えられ、プリデコードされたカラムアドレスＣＤＲＶ、カラム選択線活性化信号ＣＳＬＥが生成されてカラムデコーダ回路８に出力される。カラムデコーダ回路８には、さらにカラムアドレスプリ・デコーダ３からカラムアドレスＣＤＲＶが出力され、メモリセルアレイ７に接続されたビット線ＢＬの制御が行われる。

メモリセルアレイ７は、複数のバンク＜１＞〜＜Ｊ（Ｊは１以上の整数）、ここではＪ＝８とする＞に分割されている。いずれか一つのバンクがバンク選択信号ＢａｎｋＳＥＬを与えられたロウデコーダ回路９によって活性状態になり、他は全て非活性状態になる。

また、各バンクには例えば８つのアレイが存在し、プリデコードされたロウアドレスＸＡ、ＸＢ、…でいずれか１つが活性化され他は全て非活性化状態になる。それぞれのアレイ間には、センスアンプＳＡ＜１＞〜ＳＡ＜Ｊ＋１＞が設けられている。

ロウデコーダ回路９によりいずれかのバンクが選択され、このバンクにおけるワード線ＷＬが一本選択され、カラムデコーダ回路８によりいずれかのビット線ＢＬが選択される。リードデータ／ライトデータ制御回路１０にコマンドバッファ及びデコーダ１からリードデータ／ライトデータ制御回路活性化信号ＤＱＥが与えられる。データバッファ１１にＣＰＵからデータＤＱが与えられて格納された後、書き込みデータがリードデータ／ライトデータ制御回路１０に与えられ、メモリセルアレイ７において選択されたメモリセルに書き込まれる。あるいは、選択されたメモリセルからリードデータ／ライトデータ制御回路１０によりデータが読み出され、データバッファ１１に与えられて保持された後、外部に出力される。

次に、ロウデコーダ回路９におけるワード線ＷＬを駆動する具体的構成を図２に示す。

メモリセルアレイ７全体にＮ本のワード線ＷＬが配置され、Ｊ個のバンクに分割され、各々のバンク毎にＫ本のワード線ＷＬが配置されている。また、バンク毎に対応して全体でＪ個のロウデコーダＲＤ＜１＞〜ＲＤ＜Ｊ＞が設けられ、Ｋ本のワード線ＷＬがそれぞれ接続されている。ここで、Ｎ＝Ｋ＊Ｊの関係にある。

さらに、各バンク内において、各ワード線ＷＬ毎にワード線駆動回路ＷＬＤが配置され接続されている。ワード線駆動回路ＷＬＤ＜１＞〜ＷＬＤ＜Ｋ＞、ＷＬＤ＜Ｋ＋１＞〜ＷＬＤ＜２Ｋ＞、…、ＷＬＤ＜（Ｊ−１）＊Ｋ＋１＞〜ＷＬＤ＜Ｊ＊Ｋ＞には、それぞれワード線ＷＬのハイレベルＶＷＬＨまたはローレベルＶＷＬＬの電位が供給される線ＷＬＤＶ＜１＞〜ＷＬＤＶ＜Ｋ＞が接続されている。

ロウデコーダＲＤ＜１＞〜ＲＤ＜Ｊ＞のうち、例えばロウデコーダＲＤ＜１＞が活性化され、さらにロウデコーダＲＤ＜１＞に接続されたワード線駆動回路ＷＬＤ＜１＞〜ＷＬＤ＜Ｋ＞のうち、ワード線駆動回路ＷＬＤ＜１＞が活性化されると、これに接続されたワード線ＷＬ＜１＞が、線ＷＬＤＶ＜１＞の電位に充電されて電位が確定される。

図３にワード線駆動回路ＷＬＤの構成の一例を示す。

ソースが、ワード線ＷＬのハイレベルを有する線ＶＷＬＨに接続され、後述するワード線活性化信号ＷＬＯＮと同期してワード線ＷＬを非活性化させるワード線非活性化信号ｂＷＬＯＦＦがゲートに入力されるＰチャネルトランジスタＰＴ１と、それぞれロウアドレスＸＡ、ＸＢ、…の１ビットずつのデータがゲートに入力されるＮチャネルトランジスタＮＴ１、ＮＴ２、…と、ハイレベルになるとワード線ＷＬを活性化させ、ワード線非活性化信号ｂＷＬＯＦＦと同期してワード線ＷＬを活性化させるワード線活性化信号ＷＬＯＮがゲートに入力され、ソースがワード線ＷＬのローレベルを有する線ＶＷＬＬに接続されたＮチャネルトランジスタＮＴ３のソース、ドレインが直列に接続されている。

ソースが線ＶＷＬＨに接続され、ＰチャネルトランジスタＰＴ１のドレインとＮチャネルトランジスタＮＴ１のドレインが接続されたノードＮＤ１にドレインが接続されたＰチャネルトランジスタＰＴ２が設けられている。また、ノードＮＤ１にゲートがともに接続され、線ＶＷＬＨと線ＶＷＬＬとの間にソース、ドレインが直列に接続されたＰチャネルトランジスタＰＴ３、ＮチャネルトランジスタＮＴ４を含むインバータが配置され、ドレインがともにノードＮＤ２に接続されている。このノードＮＤ２には、ＰチャネルトランジスタＰＴ２のゲートが接続されている。

ノードＮＤ２にゲートがともに接続され、線Φと線ＶＷＬＬとの間にソース、ドレインが直列に接続されたＰチャネルトランジスタＰＴ４、ＮチャネルトランジスタＮＴ５を含むインバータが配置され、ドレインがともにノードＮＤ３に接続されている。ノードＮＤ３からは、ロウデコーダ出力信号ｂＲＤＯＵＴが出力される。

ここで、線Φは後述するように、対応するワード線ＷＬを活性化するときはワード線ＷＬのハイレベルＶＷＬＨを有し、非活性状態にするときは、この電位ＶＷＬＨより低く、かつワード線ＷＬのローレベルＶＷＬＬより高い電位ＶΦ１になる。

ワード線活性化信号ＷＬＯＮがハイレベルに立ち上がり、ワード線非活性化信号ｂＷＬＯＦＦがこれに同期してハイレベルになると、ＮチャネルトランジスタＮＴ３がオンしてこのソースにローレベルＶＷＬＬが供給され、ＰチャネルトランジスタＰＴ１がオフしてこのソースにハイレベルＶＷＬＨが供給されなくなる。対応するワード線ＷＬを活性化するときは、全てのロウアドレスＸＡ、ＸＢ、…がハイレベルになり、ロウデコーダ出力信号ｂＲＤＯＵＴがローレベルに立ち下がり、この信号が後述するワード線駆動回路ＷＬＤに与えられてこのワード線ＷＬが活性化されて、電位ＶＷＬＨになる。

逆に、ワード線活性化信号ＷＬＯＮがローレベルに立ち下がり、これに同期してワード線非活性化信号ｂＷＬＯＦＦがローレベルに立ち下がると、ＮチャネルトランジスタＮＴ３がオフするので、ロウアドレスＸＡ、ＸＢ、…にかかわらずノードＮＤ１は線ＶＷＬＬから分離され、ＰチャネルトランジスタＰＴ１がオンして線ＶＷＬＨに接続されて、ロウデコーダ出力信号ｂＲＤＯＵＴがハイレベルに立ち上がる。この信号がワード線駆動回路ＷＬＤに与えられ、ワード線ＷＬが非活性化されて、電位ＶＷＬＬになる。

図４に、ワード線駆動回路ＷＬＤの具体的な回路構成の一例を示す。このワード線駆動回路ＷＬＤは、ＰチャネルトランジスタＰＴ１１、ＮチャネルトランジスタＮＴ１１から成るインバータを含む。

ＰチャネルトランジスタＰＴ１１のソースが線ＷＬＤＶに接続され、ＮチャネルトランジスタＮＴ１１のソースが線ＶＷＬＬに接続され、ゲートにともにロウデコーダ出力信号ｂＲＤＯＵＴが入力され、ドレインがともに対応するワード線ＷＬに接続されている。

ロウデコーダ出力信号ｂＲＤＯＵＴがローレベルに立ち下がると、ＰチャネルトランジスタＰＴ１１がオンし、ＮチャネルトランジスタＮＴ１１がオフすることにより、対応するワード線ＷＬが線ＷＬＤＶにより充電される。ここで、ロウアドレスにより選択された信号ＷＬＤＶは、ワード線ＷＬを活性化するときにはワード線ＷＬのハイレベルＶＷＬＨに立ち上がる。これにより、活性化されたワード線ＷＬはハイレベルＶＷＬＨになる。

図５に、各信号のタイムチャートを示す。図３に示されたロウデコーダＲＤにおいて、ワード線活性化信号ＷＬＯＮ、ワード線非活性化信号ｂＷＬＯＦＦがともにローレベルからハイレベルに立ち上がってロウデコーダＲＤが活性化され、ロウアドレスＸＡ、ＸＢ、…が取り込まれる。ここでは、対応するワード線ＷＬが活性化されるように、全てのロウアドレスＸＡ、ＸＢ、…がハイレベルであるとする。これにより、ロウデコーダ出力信号ｂＲＤＯＵＴがローレベルに立ち下がる。

図４に示された当該ワード線ＷＬに接続されたワード線駆動回路ＷＬＤにおいて、線ＷＬＤＶの電位がハイレベルに立ち上がり、ワード線ＷＬがＰチャネルトランジスタＰＴ１１を介してこの電位によって充電されてハイレベルＶＷＬＨになる。

ところで本実施の形態１では、上述したように図３に示されたロウデコーダＲＤにおいて、ＰチャネルトランジスタＰＴ４のソースに接続された線Φの電位が、半導体記憶装置全体が待機状態にあるとき、あるいは装置は動作状態にあるがメモリセルアレイの複数のバンクのうちの当該バンクが非活性状態にある場合に、ワード線ＷＬのハイレベルＶＷＬＨより低く、かつワード線ＷＬのローレベルＶＷＬＬより高い電位となるように制御する点に特徴がある。この場合の電位Φを制御する電位制御回路の具体的な構成の一例を図６に示す。

ＰチャネルトランジスタＰＴ２１のソースに、ワード線ＷＬのハイレベルＶＷＬＨが入力され、ゲートにパワーダウン信号ＰＤが入力され、ドレインが線Φに接続されている。ＰチャネルトランジスタＰＴ２２のソースにワード線ＷＬのハイレベルよりも低く、かつローレベルより高い電位ＶΦ１が入力され、ゲートに反転されたパワーダウン信号ｂＰＤが入力され、ドレインが線Φに接続されている。

ここでパワーダウン信号ＰＤは、半導体記憶装置において所定時間外部から信号の入力がなかった場合に、半導体記憶装置全体を待機状態に設定して消費電流を低減させるために一般に用いられているものである。

図７に、パワーダウン信号ＰＤ及び反転パワーダウン信号ｂＰＤ、線Φの電位のタイムチャートを示す。半導体記憶装置が待機状態になる前は、パワーダウン信号ＰＤはローレベル、反転パワーダウン信号／ＰＤはハイレベルにあり、ＰチャネルトランジスタＰＴ２１がオン状態、ＰチャネルトランジスタＰＴ２２はオフ状態にあり、線Φの電位はハイレベルＶＷＬＨにある。

半導体記憶装置が待機状態に入り、パワーダウン信号ＰＤがハイレベルに、反転パワーダウン信号／ＰＤがローレベルになると、ＰチャネルトランジスタＰＴ２１がオフし、ＰチャネルトランジスタＰＴ２２がオンし、線Φの電位がハイレベルＶＷＬＨより低くローレベルＶＷＬＬより高い電位ＶΦ１になる。

これにより、図３のローデコーダＲＤにおいて、ＰチャネルトランジスタＰＴ４のソースに接続された線Φの電位が電位ＶΦ１になることで、ロウデコーダ出力信号ｂＲＤＯＵＴが電位ＶΦ１になる。

図４に示されたワード線駆動回路ＷＬＤにおいて、ＰチャネルトランジスタＰＴ１１のゲートに入力されるロウデコーダ出力信号ｂＲＤＯＵＴの電位が、ワード線ＷＬのハイレベルＶＷＬＨより低く、ローレベルＶＷＬＬより高い電位ＶΦ１になる。

半導体記憶装置が待機状態、あるいはメモリセルアレイにおける当該バンクが非活性状態にあるときは、ソースに接続された線ＷＬＤＶの電位はワード線ＷＬのローレベルＶＷＬＬになるが、ゲートに入力されるロウデコーダ出力信号ｂＲＤＯＵＴの電位ＶΦ１がワード線ＷＬのハイレベルＶＷＬＨより低いため、ゲート酸化膜へのストレスが緩和され、信頼性の向上に寄与することができる。ここで、電位ＶΦ１は、ＰチャネルトランジスタＰＴ１１の閾値をＶthとした場合、ＶＷＬＨ−Ｖth＜ＶΦ１＜ＶＷＬＨの範囲に設定された電位である。

また、従来の半導体記憶装置では半導体記憶装置が待機状態にあるとき、あるいは半導体記憶装置が動作状態にありメモリセルアレイにおける当該バンクが非活性状態にあるとき、このワード線駆動回路ＷＬＤにおけるＰチャネルトランジスタＰＴ１１のゲート・ドレイン間にはワード線ＷＬのハイレベルＶＷＬＨとローレベルＶＷＬＬとの電位差に等しい電位差ｂＲＤＯＵＴ（＝ＶＷＬＨ）−ＶＷＬＬが印加されていた。

これに対し、本実施の形態１ではこれより小さい電位差ｂＲＤＯＵＴ（＝ＶΦ１）−ＶＷＬＬがＰチャネルトランジスタＰＴ１１のゲート、ソース間に印加されるため、ＧＩＤＬ電流の発生が抑制されて消費電流を低減することができる。

（２） 実施の形態２
本発明の実施の形態２による半導体記憶装置について、図面を用いて説明する。

本実施の形態２において、図３に示されたロウデコーダＲＤにおけるＰチャネルトランジスタＰＴ４のソースに接続された線Φの電位を制御する回路の具体的な構成を図８に示す。他の構成は上記実施の形態１と同様であり、説明を省略する。

ＰチャネルトランジスタＰＴ３１のソースに、ワード線ＷＬのハイレベルＶＷＬＨが入力され、上記実施の形態１におけるパワーダウン信号ＰＤの替わりに、メモリセルアレイの活性化／非活性化を制御するメモリセルアレイ活性化制御信号が反転されたｂＡＣＴがゲートに入力され、ドレインが線Φに接続されている。ＰチャネルトランジスタＰＴ３２のソースにワード線ＷＬのハイレベルＶＷＬＨより低く、かつローレベルＶＷＬＬより高い電位ＶΦ２が入力され、ゲートに反転パワーダウン信号ｂＰＤの替わりにメモリセルアレイ活性化制御信号ＡＣＴが入力され、ドレインが線Φに接続されている。

ここで、メモリセルアレイ活性化制御信号ＡＣＴは、メモリセルアレイにおける各バンク毎に、活性状態／非活性状態を切り替えるための制御信号に相当する。

図９に、メモリセルアレイ活性化制御信号ＡＣＴ、反転メモリセルアレイ活性化制御信号ｂＡＣＴ、線Φの電位のタイムチャートを示す。メモリセルアレイの当該バンクが活性状態にある間は、メモリセルアレイ活性化制御信号ＡＣＴがハイレベル、反転メモリセルアレイ活性化制御信号ｂＡＣＴがローレベルにあり、ＰチャネルトランジスタＰＴ３１がオン状態、ＰチャネルトランジスタＰＴ３２はオフ状態にあり、線ΦはハイレベルＶＷＬＨにある。

メモリセルアレイの当該バンクが非活性状態に入り、メモリセルアレイ活性化制御信号ＡＣＴがローレベルに、反転メモリセルアレイ活性化制御信号ｂＡＣＴがハイレベルになると、ＰチャネルトランジスタＰＴ３１がオフし、ＰチャネルトランジスタＰＴ３２がオンし、線Φの電位がワード線ＷＬのハイレベルＶＷＬＨより低く、ローレベルＶＷＬＬより高い電位ＶΦ２になる。ここで、電位ＶΦ２は、ＰチャネルトランジスタＰＴ１１をオフさせることができるが、ワード線ＷＬのハイレベルＶＷＬＨより低い電位である必要がある。

図４に示されたワード線駆動回路ＷＬＤにおいて、ＰチャネルトランジスタＰＴ１１のゲートに入力されるロウデコーダ出力信号ｂＲＤＯＵＴの電位が、ワード線ＷＬのハイレベルＶＷＬＨより低く、ローレベルＶＷＬＬより高い電位ＶΦ２になる。

これにより、ワード線駆動回路ＷＬＤにおけるＰチャネルトランジスタＰＴ１１のゲートにこの電位ＶΦ２を有するロウデコーダ出力信号ｂＲＤＯＵＴが入力され、上記実施の形態１と同様にゲート酸化膜へのストレスが緩和され、信頼性の向上に寄与することができる。

さらに、上記実施の形態１と同様に、ＰチャネルトランジスタＰＴ１１のゲート、ドレイン間において、従来よりも小さい電位差ｂＲＤＯＵＴ（＝ＶΦ２）−ＶＷＬＬが印加されるため、ＧＩＤＬ電流の発生が抑制されて消費電流が低減される。

上述した実施の形態はいずれも一例であって、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することが可能である。

尚、上記実施の形態１では、半導体記憶装置が待機状態にあるときのロウデコーダＲＤからの出力信号ｂＲＤＯＵＴの電位について述べた。しかし、半導体記憶装置が動作状態にある場合にワード線を非活性化するときは、出力信号ｂＲＤＯＵＴの電位をワード線ＷＬのハイレベルＶＷＬＨと同レベルとすることで、これに接続されたワード線駆動回路ＷＬＤのＰチャネルトランジスタＰ１１を十分にカットオフするが望ましい。

同様に、上記実施の形態２では非活性状態にあるバンク内でのワード線を非活性化するときのロウデコーダＲＤからの出力信号ｂＲＤＯＵＴの電位について述べたが、活性状態にあるバンク内でのワード線を非活性化するときは、出力信号ｂＲＤＯＵＴの電位をワード線ＷＬのハイレベルＶＷＬＨと同レベルとすることで、これに接続されたワード線駆動回路ＷＬＤのＰチャネルトランジスタＰ１１を十分にカットオフするが望ましい。

本発明の実施の形態１、２における半導体記憶装置全体の概略構成を示したブロック図。 同半導体記憶装置におけるワード線に接続されたワード線駆動回路、ロウデコーダの構成を示したブロック図。 同半導体記憶装置におけるロウデコーダの構成を示したブロック図。 同半導体記憶装置におけるワード線駆動回路の構成を示した回路図。 同半導体記憶装置における各信号の動作波形を示したタイムチャート。 同半導体記憶装置におけるワード線駆動回路のＰチャネルトランジスタのゲートに与えるロウデコーダ出力信号の電位を切り替える電位切替回路の構成を示した回路図。 同電圧切り替え回路における各信号の動作波形を示したタイムチャート。 本発明の実施の形態２における半導体記憶装置におけるワード線駆動回路のＰチャネルトランジスタのゲートに与えるロウデコーダ出力信号の電位を切り替える電位切替回路の構成を示した回路図。 同電圧切り替え回路における各信号の動作波形を示したタイムチャート。

符号の説明

１ コマンドバッファ及びデコーダ
２ アドレスバッファ
３ カラムアドレスプリ・デコーダ
４ ロウアドレスプリ・デコーダ
５ ロウデコーダ制御回路
６ カラムデコーダ制御回路
７ メモリセルアレイ
８ カラムデコーダ回路
９ ロウデコーダ回路
１０ リードデータ／ライトデータ制御回路
１１ データバッファ
ＲＤ ロウデコーダ
ＷＬＤ ワード線駆動回路

Claims (5)

1. 複数のメモリセルが配置されたメモリセルアレイと、
   前記メモリセルに接続された複数のワード線を駆動するワード線駆動回路と、
   前記ワード線駆動回路を活性化するロウデコーダとを備え、
   前記ワード線駆動回路は、前記ワード線のハイレベル又はローレベルの電位を供給する第１のワード線電位供給線にソースが接続され、前記ワード線にドレインが接続され、前記ロウデコーダからの出力信号がゲートに入力されるＰチャネルトランジスタと、前記ワード線にドレインが接続され、前記ワード線のローレベルの電位を供給する第２のワード線電位供給線にソースが接続され、前記Ｐチャネルトランジスタのゲートにゲートが接続されたＮチャネルトランジスタとを有し、
   前記ロウデコーダからの出力信号によって前記ワード線駆動回路が非活性状態にあるとき、前記出力信号の電位が、前記ワード線のハイレベルより低くローレベルより高いことを特徴とする半導体記憶装置。
2. 前記ロウデコーダは、前記半導体記憶装置が待機状態にある場合に、前記ワード線のハイレベルより低くローレベルより高い電位を有する前記出力信号を前記ワード線駆動回路に与えて非活性状態にすることを特徴とする請求項１記載の半導体記憶装置。
3. 前記ワード線のハイレベルがソースに与えられ、前記半導体記憶装置が待機状態にある場合にハイレベルとなるパワーダウン信号がゲートに与えられ、前記出力信号を出力するノードにドレインが接続された第１のＰチャネルトランジスタと、
   前記ワード線のハイレベルより低くローレベルより高い電位がソースに与えられ、前記半導体記憶装置が待機状態にある場合にローレベルとなる反転された前記パワーダウン信号がゲートに与えられ、前記出力信号を出力するノードにドレインが接続された第２のＰチャネルトランジスタとを有する電位設定回路をさらに備え、
   前記半導体記憶装置が待機状態にある場合に、前記第１のＰチャネルトランジスタがオンして、前記ワード線のハイレベルより低くローレベルより高い電位を前記ロウデコーダに供給することを特徴とする請求項１又は２記載の半導体記憶装置。
4. 複数のメモリセルが配置され、複数のバンクに分割されているメモリセルアレイと、
   前記メモリセルに接続された複数のワード線を駆動する、前記ワード線毎に対応して設けられた複数のワード線駆動回路と、
   前記バンク毎に対応して設けられ、前記バンクを単位として前記ワード線駆動回路を活性化する複数のロウデコーダとを備え、
   前記ワード線駆動回路は、前記ワード線のハイレベル又はローレベルの電位を供給する第１のワード線電位供給線にソースが接続され、対応する前記ワード線にドレインが接続され、前記ロウデコーダからの出力信号がゲートに入力されるＰチャネルトランジスタと、前記ワード線にドレインが接続され、前記ワード線のローレベルの電位を供給する第２のワード線電位供給線にソースが接続され、前記Ｐチャネルトランジスタのゲートにゲートが接続されたＮチャネルトランジスタとを有し、
   前記ロウデコーダからの出力信号によって前記ワード線駆動回路が非活性状態にあるとき、前記出力信号の電位が、前記ワード線のハイレベルより低くローレベルより高いことを特徴とする半導体記憶装置。
5. 前記ロウデコーダは、対応する前記バンクが非活性状態にある場合に、前記ワード線のハイレベルより低くローレベルより高い電位を有する前記出力信号を前記ワード線駆動回路に与えて非活性状態にすることを特徴とする請求項４記載の半導体記憶装置。

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