JPH10312682A

JPH10312682A - 半導体記憶装置

Info

Publication number: JPH10312682A
Application number: JP9122324A
Authority: JP
Inventors: Goro Kitsukawa; 五郎橘川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1997-05-13
Filing date: 1997-05-13
Publication date: 1998-11-24
Anticipated expiration: 2017-05-13
Also published as: JP3760022B2

Abstract

(57)【要約】【課題】階層形ワード線方式の利点を維持しながら、
この欠点であるサブワードドライバの面積を小さくし、
さらに高速化も図ることができる半導体記憶装置を提供
する。【解決手段】階層形ワード線構成を用いた６４Ｍビッ
トあるいは２５６ＭビットＤＲＡＭであって、メインロ
ーデコーダ領域、メインワードドライバ領域、カラムデ
コーダ領域、周辺回路／ボンディングパッド領域、メモ
リセルサブアレー、センスアンプ領域、サブワードドラ
イバ領域、交差領域などが半導体チップ上に形成され、
サブワードドライバは、１個のＰＭＯＳトランジスタＭ
Ｐ１と１個のＮＭＯＳトランジスタＭＮ１との２個から
なり、メインワード線ＭＷＢのＬｏｗレベルを負電圧と
し、サブワード線ＳＷの出力レベルは非選択時には０
Ｖ、選択時にはＨｉｇｈレベル（ＶＰＰ）となるように
構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置技
術に関し、特に階層形ワード線方式の利点を維持しなが
ら、この低面積化、具体的にはサブワードドライバを単
純化し、その面積低減を図ることが可能な半導体記憶装
置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、半導体記憶装置の一例としてのＤＲＡＭにおいて
は、ワードドライバ自身を高速化するためにＣＭＯＳ構
造を採用し、さらにワード線自身の製造歩留まりを向上
させ、配線遅延を低減するために、比較的高抵抗のポリ
シリコンまたはポリサイド層からなるワード線をメタル
配線で裏打ちして抵抗を下げる、いわゆるワード線シャ
ント方式に代わり、いわゆる階層形ワード線方式が実用
化されてきている。

【０００３】すなわち、ワード線シャント方式は、近年
の６４Ｍビット、２５６Ｍビットなどの高集積大容量化
の傾向に対して、細くて長いアルミニウム配線の遅延が
増大し、高速化の妨げとなっており、これを抜本的に解
決するための技術として、階層形ワード線方式が採用さ
れてきている。この階層形ワード線方式は、ワード線を
多分割にしてサブワード線とし、１組の行デコーダとワ
ードドライバを複数のサブワード線で共有することによ
り、金属配線ピッチ（メインワード線、プリデコーダ
線）をメモリセルのピッチより緩和し、金属配線の製造
歩留まりを高めるものである。

【０００４】なお、このような階層形ワード線方式を含
む半導体記憶装置に関する技術としては、たとえば１９
９４年１１月５日、株式会社培風館発行の「アドバンス
トエレクトロニクスI-9 超ＬＳＩメモリ」Ｐ１５１〜Ｐ１６１
などに記載される技術などが挙げられる。

【０００５】

【発明が解決しようとする課題】本発明者は、前記のよ
うな階層形ワード線方式による半導体記憶装置におい
て、階層形ワード線方式の利点を維持しながら、この低
面積化を図ることに着目して、特にサブワードドライバ
の構造について検討した。以下において本発明者によっ
て検討された内容を図６および図７を用いて説明する。

【０００６】図６は、階層形ワード線方式でのワード線
構造を示すものであり、メインローデコーダ領域１１、
メインワードドライバ領域１２、メモリセルサブアレー
１５、センスアンプ領域１６、サブワードドライバ領域
１７、交差領域１８などが図示されている。メインワー
ド線ＭＷＢ（ＢはＭＷ（真：ツルー）の反転（バー）表
記、以後同様）とプリデコーダ線ＦＸＢは金属配線層
（たとえばアルミニウム層）、サブワード線ＳＷはポリ
シリコンまたはポリサイド層で構成する。サブワード線
ＳＷがメモリセルのトランジスタを駆動するので、サブ
ワード線ＳＷの繰り返しピッチはメモリセルの繰り返し
ピッチと等しく微細である。

【０００７】たとえば、図６のメモリセルサブアレー１
５が２５６本のサブワード線ＳＷからなるとき、メイン
ワード線ＭＷＢが３２本、プリデコーダ線ＦＸＢが８本
で、サブワードドライバで論理動作を行い、２５６本の
サブワード線ＳＷから１本を選択する。金属配線層はメ
インワード線ＭＷＢが３２本、プリデコーダ線ＦＸＢが
８本で済むので、その繰り返しピッチはメモリセルの繰
り返しピッチに比べて２５６／（３２＋８）＝6.４倍に
緩和される。サブワード線ＳＷはメモリセルサブアレー
１５の両側のサブワードドライバから交互に出力され
る。

【０００８】また、センスアンプ領域１６とサブワード
ドライバ領域１７の交差領域１８にはＦＸドライバが置
かれ、プリデコーダ線ＦＸＢの入力から整形されたプリ
デコーダ線ＦＸの出力を作り、サブワードドライバに供
給する。この交差領域１８にはセンスアンプ群の制御回
路（スイッチＭＯＳトランジスタなど）も置かれる。こ
の図６において、Ｍは金属配線層を示しており、メタル
２層Ｍ２、メタル３層Ｍ３で表し、また後述の図７に示
すＦＧはＭＯＳトランジスタのゲート層を表している。

【０００９】図７は、代表的なサブワードドライバの回
路構成と動作波形である。ＰＭＯＳトランジスタＭＰ
１、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の３個のトラ
ンジスタからなり、面積が大きくなるという欠点があ
る。図７(b) に動作波形図を示す。ここでＶＰＰとはワ
ード線の選択電圧となるチップ内昇圧電圧である。

【００１０】たとえば、メインワード線ＭＷＢがＬｏ
ｗ、プリデコーダ線ＦＸＢがＬｏｗ、プリデコーダ線Ｆ
ＸがＨｉｇｈのとき、サブワード線ＳＷはＨｉｇｈレベ
ル（ＶＰＰ）の選択状態となる。ＮＭＯＳトランジスタ
ＭＮ２が必要な理由はメインワード線が選択、プリデコ
ーダ線が非選択（ＭＷＢがＬｏｗ、ＦＸＢがＨｉｇｈ、
ＦＸがＬｏｗ）のとき、サブワード線ＳＷをＶＳＳレベ
ル（０Ｖ）に固定するためである。このＮＭＯＳトラン
ジスタＭＮ２がないと、この入力状態ではサブワード線
ＳＷはＰＭＯＳトランジスタＭＰ１のスレッショルド電
圧Ｖｔｈ以下には下げられず、また信号間の誘導雑音に
よって非選択であるにもかかわらず容易に電位が浮き上
がってしまい、メモリセルトランジスタにリーク電流が
流れ、メモリセル情報が破壊される。

【００１１】このように階層形ワード線方式は周知のワ
ード線シャント方式に比べてワード線ピッチの緩和（図
６では6.４倍）による製造歩留まりの向上が得られる反
面、多数のサブワードドライバによりチップ面積が大き
くなるという欠点がある。

【００１２】そこで、本発明の目的は、階層形ワード線
方式の利点を維持しながら、この欠点であるサブワード
ドライバの面積を小さくし、さらに高速化も図ることが
できる半導体記憶装置を提供するものである。

【００１３】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１５】すなわち、本発明による半導体記憶装置
は、階層形ワード線構成の半導体記憶装置に適用される
ものであり、サブワードドライバは１個のＰＭＯＳトラ
ンジスタ（ＭＰ１）と１個のＮＭＯＳトランジスタ（Ｍ
Ｎ１）とからなり、メインワード線（ＭＷＢ）のＬｏｗ
レベルを負電圧とし、サブワード線（ＳＷ）の出力レベ
ルは非選択時には０Ｖ、選択時にはＨｉｇｈレベルとす
るものである。

【００１６】これにより、サブワードドライバの素子数
を３個から２個のＭＯＳトランジスタに低減してサブワ
ードドライバを縮小し、チップ面積の縮小を図ることが
できる。

【００１７】特に、メインワード線の負電圧Ｌｏｗレベ
ルは基板電圧と同じ電圧とすることもできる。これによ
り、基板電圧発生回路の出力電圧を利用することができ
るので、新たに特別な負電圧発生回路を設ける必要はな
い。他の結果として、メインワード線の負電圧によりＰ
ＭＯＳトランジスタのゲート・ソース間電圧が大きくな
るので、サブワード線の負荷駆動能力も上がり、高速化
の効果も期待できる。

【００１８】さらに、メインワード線のＨｉｇｈレベル
から負電圧Ｌｏｗレベルへの変化の過程は、いったん０
Ｖに変化させ、次いで負電圧へと２段階に変化させるよ
うにしたものである。これにより、メインワード線の負
電圧利用による高速化を図り、さらにメインワード線の
放電電流の大部分を０Ｖに流し、負電圧発生回路の電流
供給負担を軽減して消費電流の増加を抑えることができ
る。

【００１９】また、本発明による半導体記憶装置は、プ
リデコーダ線（ＦＸ）をメモリセルサブアレー上に直接
配置し、メインワードドライバ付近のＦＸドライバから
サブワードドライバを直接駆動するようにしたものであ
る。これにより、プリデコーダ線の負荷を減少して高速
化を図ることができる。

【００２０】具体的に、サブワードドライバは、ＰＭＯ
ＳトランジスタとＮＭＯＳトランジスタとのゲートは共
通にメインワード線、ドレインは共通にサブワード線に
それぞれ接続され、ＰＭＯＳトランジスタのソースはプ
リデコーダ線、ＮＭＯＳトランジスタのソースは０Ｖに
それぞれ接続されて構成されるものである。

【００２１】この際に、メインワード線を負電圧の第１
電圧と正電圧の第２電圧とし、プリデコーダ線を０Ｖの
第３電圧と第２電圧とし、サブワード線の出力レベルは
非選択時には第３電圧、選択時には第２電圧とするよう
にしたものである。

【００２２】特に、半導体記憶装置としては、大容量の
ＤＲＡＭ、たとえば６４Ｍ、２５６Ｍ以上のＤＲＡＭ、
シンクロナスＤＲＡＭなどに適用するようにしたもので
ある。

【００２３】よって、前記半導体記憶装置によれば、た
とえば大容量化の傾向にあるＤＲＡＭ、シンクロナスＤ
ＲＡＭなどのメモリセル占有率向上の上でネックとなっ
ているサブワードドライバの面積を縮小してチップ面積
を低減し、さらにメインワード線の負電圧利用、サブワ
ード線の負荷駆動能力の向上、プリデコーダ線の負荷を
減少して高速化を実現することができる。

【００２４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００２５】図１(a),(b) は本発明の一実施の形態であ
る半導体記憶装置を示すレイアウト図と部分拡大図、図
２(a),(b) は本実施の形態におけるサブワードドライバ
を示す回路図と動作波形図、図３(a),(b) はメインワー
ドドライバと、それに関連するメインローデコーダ、Ｆ
ＸＢドライバを示す回路図と動作波形図、図４(a),(b)
はサブワードドライバを示すレイアウト図と断面図、図
５は負電圧ＶＢＢ発生回路を示す回路図である。

【００２６】まず、図１により本実施の形態の半導体記
憶装置の構成を説明する。

【００２７】本実施の形態の半導体記憶装置は、たとえ
ば階層形ワード線構成を用いた６４Ｍビットあるいは２
５６ＭビットＤＲＡＭとされ、このメモリチップ１０に
は、メインローデコーダ領域１１、メインワードドライ
バ領域１２、カラムデコーダ領域１３、周辺回路／ボン
ディングパッド領域１４、メモリセルサブアレー１５、
センスアンプ領域１６、サブワードドライバ領域１７、
交差領域１８などが周知の半導体製造技術によって１個
の半導体チップ上に形成されている。この図１において
は、水平方向が行方向（ワード線方向）、垂直方向が列
方向（ビット線方向）である。

【００２８】このＤＲＡＭにおいては、たとえば図１に
示すように、メモリチップ１０の行方向における左側と
右側、列方向における上側と下側にメモリセルサブアレ
ー１５などからなるメモリ領域が分割して配置される。
この左側と右側とに配置されたメモリ領域は、それぞれ
のメモリ領域に対応するメインワードドライバ領域１２
を介して中央に配置されたメインローデコーダ領域１１
を挟んで対で配置されている。

【００２９】また、上側と下側に配置されたメモリ領域
の中央側には、それぞれのメモリ領域に対応するカラム
デコーダ領域１３が配置されている。さらに、その中央
部には、周辺回路／ボンディングパッド領域１４とし
て、ローアドレスバッファ、カラムアドレスバッファ、
プリデコーダ、タイミング発生回路、データ入出力回路
などが配置され、さらに外部接続用のボンディングパッ
ドが設けられている。

【００３０】メモリ領域は、メモリセルサブアレー１５
の列方向にセンスアンプ領域１６が配置され、また行方
向にサブワードドライバ領域１７が配置され、このセン
スアンプ領域１６とサブワードドライバ領域１７との交
差領域１８にはＦＸドライバ、さらにセンスアンプ群の
制御回路（スイッチＭＯＳトランジスタなど）も配置さ
れている。このメモリセルサブアレー１５に対して、ワ
ード線は行方向、ビット線は列方向としている。これと
は逆の配置でも本発明を用いることができることは自明
である。

【００３１】以上のように構成される階層形ワード線構
成においては、行方向に並ぶサブワード線はサブワード
ドライバの出力であり、サブワードドライバにはメイン
ワードドライバから出力されたメインワード線と別のプ
リデコーダ線が入力され、論理動作を行う。ある特定の
サブワードドライバは、その入力であるメインワード線
が選択され、さらに列方向のプリデコーダ線が選択され
ると、サブワード線にＨｉｇｈレベルの電圧が出力さ
れ、そのサブワード線に接続される全てのメモリセルの
読み出し動作、書き込み動作などが開始される。

【００３２】図２は、本発明の実施の形態におけるサブ
ワードドライバの一例の回路図と動作波形図である。

【００３３】本実施の形態においては、サブワードドラ
イバが１個のＰＭＯＳトランジスタＭＰ１と、１個のＮ
ＭＯＳトランジスタＭＮ１との２個のＭＯＳトランジス
タからなる。さらに、メインワード線ＭＷＢのＬｏｗレ
ベル電位を負電圧とすることが特徴である。

【００３４】具体的には、ＰＭＯＳトランジスタＭＰ１
とＮＭＯＳトランジスタＭＮ１とのゲートが共通にメイ
ンワード線ＭＷＢに接続され、ドレインが共通にサブワ
ード線ＳＷに接続され、ＰＭＯＳトランジスタＭＰ１の
ソースがプリデコーダ線ＦＸに接続され、かつＮＭＯＳ
トランジスタＭＮ１のソースが０Ｖに接続されて構成さ
れている。この場合に、メインワード線ＭＷＢのＬｏｗ
レベルは負電圧、Ｈｉｇｈレベルは電圧ＶＰＰとし、プ
リデコーダ線ＦＸを０Ｖと電圧ＶＰＰとする。

【００３５】たとえば、メインワード線ＭＷＢが選択の
Ｌｏｗレベル、プリデコーダ線ＦＸが非選択の０Ｖであ
っても、ＰＭＯＳトランジスタＭＰ１のゲートへの−｜
Ｖｔｈ｜以下の負電圧印加により、サブワード線ＳＷは
０Ｖに固定され、前記図７のところで説明したように非
選択レベルが０Ｖ以上に浮き上がることはない。この回
路の単純化によりサブワードドライバの専有面積を約１
５％縮小（ワード線方向の長さが４０μｍから３５μｍ
に縮小）できる。

【００３６】メインワード線ＭＷＢの負電圧は、もとも
とＤＲＡＭで必要な基板バイアス発生回路の出力電圧を
利用すれば、特に新たに特別な負電圧発生回路を設ける
必要はない。本発明の付随した効果では、メインワード
線ＭＷＢの負電圧によりＰＭＯＳトランジスタＭＰ１の
ゲート・ソース間電圧が大きくなるので、ＰＭＯＳトラ
ンジスタＭＰ１のサブワード線ＳＷに対する負荷駆動能
力も上がり、高速化の効果も期待できる。

【００３７】プリデコーダ線ＦＸの駆動方法としては、
前記図６のようにプリデコーダ線ＦＸＢをメモリセルサ
ブアレー上に配置し、交差領域内のＦＸドライバで整形
されたプリデコーダ線ＦＸの信号を作り、サブワードド
ライバに供給する方法がある。あるいはプリデコーダ線
ＦＸＢの信号は図２のサブワードドライバにはもはや不
要なので、これと交差領域上のＦＸドライバを廃止し、
代わりにプリデコーダ線ＦＸをメモリセルサブアレー上
に直接配置し、メインワードドライバ付近のＦＸドライ
バからサブワードドライバを直接駆動してもよい。

【００３８】図３は、本発明の実施の形態におけるメイ
ンワードドライバと、それに関連するメインローデコー
ダ、ＦＸＢドライバの回路図と動作波形図である。

【００３９】ここで、ＶＰＰとはワード線の選択電位と
なるチップ内昇圧電圧である。ＶＤＤとは、たとえば3.
３Ｖあるいは５Ｖの外部印加の電源電圧である。ＤＲＡ
Ｍの種類によっては、消費電力を下げるために内部降圧
方式をとり、電圧ＶＤＤより低い電圧ＶＬで大部分の周
辺回路を動作させる場合がある。そのときは電圧ＶＤＤ
のレベルでなく、電圧ＶＬのレベルの信号を印加するの
は当然である。

【００４０】このメインワードドライバは、ＶＰＰ振幅
のプリチャージ信号ＸＤＰＨｋ、ＶＤＤ振幅のプリデコ
ーダ入力ＡＸ３ｉ，ＡＸ６ｊ，ＭＳＢｋから電圧ＶＰＰ
の振幅への通常のレベル変換回路に加え、破線で囲んだ
負電圧変換部を具備している。破線部はメインワード線
ＭＷＢのＬｏｗ電位として負電圧を供給する回路であ
る。

【００４１】この回路の特徴は、メインワード線ＭＷＢ
のＨｉｇｈ（ＶＰＰ）レベルからＬｏｗレベルへの変化
時に、まず０Ｖまでは図において左側のＰＭＯＳトラン
ジスタとＮＭＯＳトランジスタからなるインバータでグ
ランドに向けて放電し、その後、破線部の回路の動作に
より最終的には電圧ＶＢＢのレベルまで引き下げる。こ
れはメインワード線ＭＷＢの放電電流の大部分を電圧Ｖ
ＳＳに流すことで、負電圧ＶＢＢ発生回路の負担を軽減
し、消費電流の増加を抑えるためである。

【００４２】周知のように、負電圧ＶＢＢ発生回路はチ
ャージポンピング動作により負電圧を発生するので、エ
ネルギー効率が悪く、電圧ＶＢＢに流れ込む電流はでき
るだけ抑えることが必要である。これらメインワード線
ＭＷＢを引き下げるためのＮＭＯＳを形成するところの
ＰＷＥＬＬ電圧は図示のように電圧ＶＢＢに引くべきで
ある。同一チップ内にＮＭＯＳのＰＷＥＬＬ電圧が電圧
ＶＢＢと０Ｖといった２種類を実現するにはトリプルウ
ェル構造が必要である。この構造も近年の高集積ＤＲＡ
Ｍでは他の理由（雑音防止、ＭＯＳ高性能化など）から
必須の構造であるのでそれを利用すればよい。

【００４３】本実施の形態のような６４Ｍビットあるい
は２５６ＭビットＤＲＡＭ、またはシンクロナスＤＲＡ
Ｍを想定した場合、メインローデコーダの入力信号のう
ち、ＸＤＰＨｋはデコーダのプリチャージ信号、ＡＸ３
ｉはＡ３〜Ａ５から作る８本のプリデコーダ信号のうち
の１本、ＡＸ６ｊはＡ６，Ａ７から作る４本のプリデコ
ーダ信号のうちの１本、ＭＳＢｋはＡ８〜Ａ１１から作
る１６本のマット選択信号のうちの１本である。ＦＸＢ
ドライバではＡ０〜Ａ２のアドレス情報とＭＳＢｋのマ
ット選択情報より電圧ＶＰＰのレベルのプリデコーダ線
ＦＸＢの信号を作る。こちらは負電圧は不要である。

【００４４】厳密にいえば、前記図７のサブワードドラ
イバではプリデコーダ線ＦＸＢのＨｉｇｈレベルは電圧
ＶＤＤのレベルでよいが、プリデコーダ線ＦＸのＨｉｇ
ｈレベルには電圧ＶＰＰのレベルが必要で、狭い交差領
域で電圧ＶＰＰへのレベル変換回路を設けることは不可
能であるので、面積にゆとりのあるＦＸＢドライバで電
圧ＶＰＰのレベルに変換しておく。

【００４５】図４は、図２のサブワードドライバ回路を
実現するための平面レイアウト図と、ゲート下部の断面
構造図で、いずれも概略図である。

【００４６】このレイアウトでは、８本のサブワード線
ＳＷ０〜ＳＷ１４（偶数番号）が出力されていることを
示すが、図示しない左右隣接のサブワードドライバから
も交互に８本のサブワード線ＳＷ１〜ＳＷ１５（奇数番
号）が配線されるので、合わせて１６本のサブワード線
ＳＷ０〜ＳＷ１５がこの図において縦寸法の中に配置さ
れる。

【００４７】横方向にメタル２層Ｍ２のメインワード線
ＭＷＢとポリサイド層のサブワード線ＳＷが走り、縦方
向にはメタル３層Ｍ３のプリデコーダ線ＦＸと電源線
（ＶＰＰ，ＶＳＳ）が置かれる。サブワードドライバ内
のソース／ドレインの取り出しはメタル１層Ｍ１で行
う。ビット線層を素子間接続に使えばメタルは３層でな
く、２層でも可能である。サブワードドライバの左右両
端でサブワード線ＳＷの出力はメタル１層Ｍ１からゲー
ト層ＦＧに変換し、メモリセルサブアレーに送られる。

【００４８】図５は、周知の負電圧ＶＢＢ発生回路の一
例を示す回路図である。

【００４９】負電圧ＶＢＢ発生回路は、チャージポンピ
ング動作により負電圧を発生する。従来よりＤＲＡＭで
は基板電圧に印加するためにこの回路はあるが、本実施
の形態においてはメインワードドライバにも印加し、図
３のようにメインワード線ＭＷＢの負電圧発生のために
も使用する。このため負電圧ＶＢＢ発生回路の電流供給
能力は従来よりやや強化する必要があるが、図３で述べ
たようにメインワード線ＭＷＢを２段階で引き下げる方
式では電圧ＶＢＢの電流負担はそれほど増加しない。

【００５０】この負電圧ＶＢＢ発生回路（図５）は、２
個のＣＭＯＳチャージポンプ回路を並列接続したもので
あり、たとえば常に動作する低電力ポンプ回路と、大き
な供給電流を必要な場合にだけ高速に動作する高電力ポ
ンプ回路とを組み合わせた回路構成となっている。高電
力ポンプ回路は、チップ外部からアクセスされる毎（Ｒ
ＡＳＢのＬｏｗレベルの印加）に動作し、アクセス時に
発生する電流の大きさに見合った大きな供給電流を発生
することができる。

【００５１】ここで、ＤＲＡＭの代表的な動作モードで
ある読み出し動作、書き込み動作、リフレッシュ動作、
高速カラムモードをとりあげ、それぞれの概要を簡単に
説明する。

【００５２】(1).読み出し動作この読み出し動作において、たとえばアドレスマルチプ
レクスではアドレス信号は時分割で入力するため、ロー
アドレスストローブ信号ＲＡＳＢとカラムアドレススト
ローブ信号ＣＡＳＢの２つの同期信号が必要である。Ｒ
ＡＳＢがＨｉｇｈレベルの期間は、行系回路がプリチャ
ージされる期間で、この間はチップ内部ではいかなるメ
モリ動作も行われない。一方、ＣＡＳＢがＨｉｇｈレベ
ルの期間中は、データ出力バッファやデータ入力バッフ
ァなどの列系回路がプリチャージされる期間で、この間
はチップ外部との読み出し動作、書き込み動作は行われ
ない。

【００５３】ＲＡＳＢがＬｏｗレベルになると行系回路
が活性化され、メモリ動作が始まる。続いて、ＣＡＳＢ
がＬｏｗレベルになると読み出し動作あるいは書き込み
動作が始まり、チップ外部とのデータの授受が行われ
る。このようにＤＲＡＭでは、プリチャージ期間と活性
期間が交互に繰り返される。通常、ＲＡＳＢのサイクル
時間がチップのサイクル時間となる。

【００５４】読み出し動作の指定は、書き込み制御信号
ＷＥＢをＣＡＳＢの立ち下がり時点よりも前にＨｉｇｈ
レベルにして、ＣＡＳＢが立ち上がるまでそれを保持す
ることにより行う。データがいったん出力されると、Ｃ
ＡＳＢが立ち上がるまでデータを保持する。このアクセ
ス時間には３種類あって、ＲＡＳＢおよびＣＡＳＢの立
ち下がり時点からデータ出力端子にデータが出力される
までの時間を、それぞれＲＡＳＢアクセス時間、ＣＡＳ
Ｂアクセス時間と呼び、列アドレスが確定された時点か
らデータが出力されるまでの時間をアドレスアクセス時
間と呼ぶ。

【００５５】(2).書き込み動作この書き込み動作において、アドレス信号とＲＡＳＢ，
ＣＡＳＢとの関係は、読み出し動作と同じなので省略す
る。またサイクル時間などのＲＡＳＢ，ＣＡＳＢのタイ
ミング規格も読み出し動作と全く同じである。ただし、
ライトイネーブル信号ＷＥＢをＣＡＳＢの立ち下がり時
点よりも前にＬｏｗレベルにすることによって書き込み
動作を指定する。このサイクル中はデータ出力端子は高
インピーダンス（Ｈｉｇｈ−Ｚ）状態に保持される。な
お、ＲＡＳＢをＬｏｗレベルのままの状態で、いったん
チップ外部に読み出したデータを外部で変更して再び同
じメモリセルに書き込むという、ＲｅａｄＭｏｄｉｆ
ｙＷｒｉｔｅ動作の仕様もある。

【００５６】(3).リフレッシュ動作このリフレッシュ動作においては、読み出し・書き込み
といったランダムアクセス動作中に割り込んで行うリフ
レッシュ動作と、電池バックアップ期間中のようにチッ
プ内の記憶情報を保持するためだけに行うリフレッシュ
動作がある。前者では、ＲＡＳＢｏｎｌｙリフレッ
シュと、ＣＢＲ（ＣＡＳＢｂｅｆｏｒｅＲＡＳＢ）
リフレッシュが、また後者ではセルフリフレッシュが標
準になっている。その他、データを出力しながらリフレ
ッシュを行うヒドン（ｈｉｄｄｅｎ）リフレッシュもあ
る。

【００５７】たとえば、ＲＡＳＢｏｎｌｙリフレッ
シュにおいては、読み出し・書き込み動作と同じタイミ
ング規格のＲＡＳＢ１サイクル中に、１行（ワード
線）の全メモリセルが同時にリフレッシュされる。ただ
し、ＣＡＳＢをＨｉｇｈレベルにしてチップ外部からリ
フレッシュアドレスを与えなければならない。最大リフ
レッシュ時間の期間内にアドレス信号の組み合わせでワ
ード線を順次選択してリフレッシュしなければならな
い。

【００５８】このリフレッシュのしかたには集中リフレ
ッシュと分散リフレッシュがある。集中リフレッシュ
は、最小サイクルでリフレッシュを繰り返し、この期間
はチップ外部からメモリアクセスはできないが、残りの
全期間は、リフレッシュを割り込ませず外部からメモリ
アクセスを受け付ける方法である。分散リフレッシュ
は、リフレッシュ動作の１サイクルを最大リフレッシュ
時間の期間中に等しく分散したものである。実際には分
散リフレッシュが多用されるので、リフレッシュ動作の
１サイクルが通常の読み出し・書き込み動作のサイクル
に割り込んだタイミングとなる。

【００５９】また、ＣＢＲリフレッシュにおいては、Ｃ
ＡＳＢをＲＡＳＢに先行させてＬｏｗレベルにすること
によって、リフレッシュ動作であることを内部で判定す
る。この判定パルスによって内部のリフレッシュアドレ
スカウンタからアドレスが発生し、ワード線が選ばれリ
フレッシュされる。従って、外部からアドレス信号を与
える必要はない。

【００６０】さらに、セルフリフレッシュにおいては、
通常のメモリサイクル終了後、ＣＢＲタイミングにして
ＲＡＳＢのパルス幅を、たとえば１００μｓ以上に設定
する。内部ではこの時間以上になるとリフレッシュアド
レスカウンタとリフレッシュタイマーを用いたリフレッ
シュ動作が始まり、ＣＡＳＢ，ＲＡＳＢがともにＬｏｗ
レベルである限りセルフリフレッシュが続く。リフレッ
シュされる頻度が少ないほどチップの消費電力は低くな
るが、この頻度はチップ内の温度を検出するタイマーに
よって自動的に調整される。なお、セルフリフレッシュ
から通常サイクルに移る場合には、ＲＡＳＢのプリチャ
ージ期間が必要である。

【００６１】(4).高速列アクセス動作キャッシュメモリを採用したシステムや画像メモリなど
では、行アドレスは固定したままで、列アドレスの異な
る、それも連続した列アドレスの多数ビットをアクセス
する場合が多い。列アクセスモードは、メモリセルサブ
アレーの超並列でアクセス可能な構造上の特徴を利用し
たものである。列アドレスの多数ビットのデータを高速
に処理できるので、前記した用途に近年注目されてい
る。

【００６２】この動作では、まず行アドレスによって行
（ワード）線を選択し、ワード線上の全てのメモリセル
を、センスアンプで増幅した状態でいったんそれぞれの
データ線に読み出しておく。次に、列アドレスによって
あるデータ線の読み出し情報をチップの外部に取り出
し、次に他の列アドレスによって他のデータ線の情報を
取り出すというように列アドレスを順次変えていけば、
ワード線上の全てのセル情報を連続して取り出すことが
でき、この動作は高速である。

【００６３】この場合のアクセス時間は、列アドレスが
入力してデータが出力するまでの時間、すなわち前記し
たアドレスアクセス時間そのものであり、長時間を要す
る行系回路の動作時間、たとえばワード線の駆動時間や
センス時間を考慮する必要がないためである。サイクル
時間もこの分だけ速くなる。

【００６４】書き込み動作についても、データ線に読み
出されているセル信号増幅データを、外部から与えた書
き込みデータで順次置き換えていくだけなので高速であ
る。所望のデータ線の全てに書き込みデータ電圧を印加
した後に、ワード線をオフにすることで列アクセスモー
ドの書き込みは完了する。このように、行アドレスは同
じままで、列アドレスのみを切り換える列アクセスモー
ドは種々提案されているが、ここでは代表的な高速ペー
ジモード、ニブルモード、スタティックカラムモードの
動作タイミングを説明する。

【００６５】たとえば、高速ページモードの読み出しタ
イミングにおいては、列アドレスの選択はランダムであ
り、サイクル時間はたとえば４０ｎｓである。チップ内
部ではＡＴＤ（Address Transition Detector)回路によ
って主な列系回路はサイクル毎にプリチャージされ、列
アドレスで選ばれたデータ線の読み出しデータが、デー
タ出力バッファ近くでＣＡＳＢで制御されて出力され
る。ＣＡＳＢとのアドレスセットアップ時間、アドレス
ホールド時間などの規格のために、チップとしての高速
化には限界がある。

【００６６】また、ニブルモードの読み出しタイミング
においては、たとえば４ビットのシフトレジスタ単位で
データが入出力される。ただし、２ビットのアドレス信
号を用いて４ビットの中の先頭ビットだけはランダムに
指定できる。すなわち最初の１ビット目は通常の読み出
しあるいは書き込み動作であるが、それに続く３ビット
はＣＡＳＢのクロックパルスだけで連続出力する。先頭
ビット以外は列アドレスの指定は不要である。

【００６７】このモードでは、データ出力端子近くに４
個のデータラッチ回路と、その出力を入力とする４ビッ
トのデコード機能付きリングカウンタ形シフトレジスタ
が設けられている。４個のメモリセルサブアレーから並
列に入力して４個のデータラッチ回路にいったん蓄えら
れた読み出しデータは、シフトレジスタで直列に変換さ
れてＣＡＳＢに同期して連続に外部出力される。このシ
フトレジスタはもともと高速なので、ニブルモードサイ
クルはＣＡＳＢサイクルで決まり、たとえば３５ｎｓと
比較的速い。

【００６８】さらに、スタティックカラムモードの読み
出しタイミングにおいては、同じ行アドレスのもとで列
アドレスを換えて、データ線に読み出されている増幅デ
ータの読み出し・書き込みを行うというものである。連
続サイクル中はＣＡＳＢはＬｏｗレベルのままで、アド
レス信号はｄｏｎ’ｔｃａｒｅの部分がない。ＣＡＳ
Ｂで列アドレスをラッチできないためである。列アドレ
スの指定はランダムであり、サイクル時間はアドレスの
切り換えだけで決まる。ＡＴＤ回路と列アドレスバッフ
ァの動作だけで列系回路の選択動作が行われる。

【００６９】以上のようにして、ＤＲＡＭのメモリセル
に対する読み出し動作、書き込み動作、リフレッシュ動
作、高速列アクセス動作が行われる。なお、ＤＲＡＭは
ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの制御信号の立ち上がり／
下がりで制御されるのに対して、シンクロナスＤＲＡＭ
の場合はコマンドにより制御され、このコマンドはチッ
プセレクト信号ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの
組み合わせにより定義される。

【００７０】従って、本実施の形態の半導体記憶装置に
よれば、サブワードドライバが１個のＰＭＯＳトランジ
スタＭＰ１と１個のＮＭＯＳトランジスタＭＮ１との２
個のＭＯＳトランジスタからなり、さらにメインワード
線ＭＷＢのＬｏｗレベル電位を負電圧とすることによ
り、レイアウトの面においてサブワードドライバの小型
化によるチップ面積の低減を可能とし、さらに動作性能
の面における高速化を実現することができる。

【００７１】また、本実施の形態においては、プリデコ
ーダ線ＦＸＢの信号は不要なので、代わりにプリデコー
ダ線ＦＸをメモリセルサブアレー上に直接配置し、メイ
ンワードドライバ付近のＦＸドライバからサブワードド
ライバを直接駆動し、プリデコーダ線ＦＸＢの負荷減少
による高速化を実現することができる。

【００７２】さらに、メインワード線ＭＷＢを、電圧Ｖ
ＰＰから０Ｖにして放電し、その後、電圧ＶＢＢのレベ
ルまで引き下げることにより、メインワード線ＭＷＢの
放電電流の大部分をグランドに流すことで、負電圧ＶＢ
Ｂ発生回路の負担を軽減し、消費電流の増加を抑えるこ
とができる。

【００７３】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００７４】以上の説明では、主として本発明者によっ
てなされた発明をその属する技術分野であるＤＲＡＭに
よる半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、ＳＲＡＭ、ＲＡ
Ｍ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭなど
の他の半導体記憶装置についても広く適用可能である。

【００７５】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７６】(1).サブワードドライバを２個のＭＯＳト
ランジスから構成することで、ＭＯＳトランジスタ数を
低減することができるので、サブワードドライバを縮小
することが可能となる。この結果、チップレイアウトに
おいて、チップ面積の縮小を可能とすることができる。

【００７７】(2).メインワード線のＬｏｗレベルを負電
圧とし、サブワード線の出力レベルは非選択時には０
Ｖ、選択時にはＨｉｇｈレベルとすることで、メインワ
ード線の負電圧利用によって高速化を図ることが可能と
なる。さらにメインワード線の負電圧によりＰＭＯＳト
ランジスタのゲート・ソース間電圧が大きくなるので、
サブワード線の負荷駆動能力が上がり、高速化の効果も
期待することが可能となる。

【００７８】(3).メインワード線のＬｏｗレベルを基板
電圧とすることで、基板電圧発生回路の出力電圧を利用
することができるので、新たな負電圧発生回路を設ける
必要はない。

【００７９】(4).メインワード線のＨｉｇｈレベルから
Ｌｏｗレベルへの変化の過程を、０Ｖ、負電圧へと２段
階に変化させて行うことで、メインワード線の放電電流
の大部分を０Ｖに流すことができるので、負電圧発生回
路の負担を軽減して消費電流の増加を抑えることが可能
となる。

【００８０】(5).プリデコーダ線をメモリセルサブアレ
ー上に直接配置し、メインワードドライバ付近のＦＸド
ライバからサブワードドライバを直接駆動することで、
プリデコーダ線の負荷を減少して高速化を図ることが可
能となる。

【００８１】(6).前記(1) 〜(5) により、大容量化の傾
向にあるＤＲＡＭ、シンクロナスＤＲＡＭなどの階層形
ワード線構成の半導体記憶装置において、この階層形ワ
ード線方式のワード線ピッチの緩和による製造歩留まり
の向上が得られる利点を維持しながら、サブワードドラ
イバを縮小してチップ面積の増大を抑制するとともに、
メインワード線の負電圧利用、サブワード線の負荷駆動
能力の向上、プリデコーダ線の負荷の減少によって高速
化を実現することが可能となる。

【図面の簡単な説明】

【図１】(a),(b) は本発明の一実施の形態である半導体
記憶装置を示すレイアウト図と部分拡大図である。

【図２】(a),(b) は本発明の一実施の形態におけるサブ
ワードドライバを示す回路図と動作波形図である。

【図３】(a),(b) は本発明の一実施の形態におけるメイ
ンワードドライバと、それに関連するメインローデコー
ダ、ＦＸＢドライバを示す回路図と動作波形図である。

【図４】(a),(b) は本発明の一実施の形態におけるサブ
ワードドライバを示すレイアウト図と断面図である。

【図５】本発明の一実施の形態における負電圧ＶＢＢ発
生回路を示す回路図である。

【図６】(a),(b) は本発明の前提となる半導体記憶装置
における階層形ワード線構成を示すレイアウト図と部分
拡大図である。

【図７】(a),(b) は本発明の前提となる半導体記憶装置
におけるサブワードドライバを示す回路図と動作波形図
である。

【符号の説明】

１０メモリチップ１１メインローデコーダ領域１２メインワードドライバ領域１３カラムデコーダ領域１４周辺回路／ボンディングパッド領域１５メモリセルサブアレー１６センスアンプ領域１７サブワードドライバ領域１８交差領域ＭＷＢメインワード線（反転）ＦＸＢプリデコーダ線（反転）ＦＸプリデコーダ線ＳＷサブワード線

Claims

【特許請求の範囲】

【請求項１】メインワード線とサブワード線とからな
る階層形ワード線構成の半導体記憶装置であって、サブ
ワードドライバは１個のＰＭＯＳトランジスタと１個の
ＮＭＯＳトランジスタとからなり、前記メインワード線
のＬｏｗレベルを負電圧とし、前記サブワード線の出力
レベルは非選択時には０Ｖ、選択時にはＨｉｇｈレベル
であることを特徴とする半導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置であっ
て、前記メインワード線の負電圧によるＬｏｗレベルは
基板電圧とすることを特徴とする半導体記憶装置。
【請求項３】請求項１記載の半導体記憶装置であっ
て、前記メインワード線のＨｉｇｈレベルから負電圧に
よるＬｏｗレベルへの変化の過程は、いったん０Ｖに変
化させ、次いで負電圧へと２段階の過程を経て変化させ
ることを特徴とする半導体記憶装置。
【請求項４】請求項１記載の半導体記憶装置であっ
て、プリデコーダ線をメモリセルサブアレー上に直接配
置し、メインワードドライバ付近のＦＸドライバから前
記サブワードドライバを直接駆動することを特徴とする
半導体記憶装置。
【請求項５】請求項１記載の半導体記憶装置であっ
て、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジ
スタとのゲートは共通に前記メインワード線に接続さ
れ、前記ＰＭＯＳトランジスタと前記ＮＭＯＳトランジ
スタとのドレインは共通に前記サブワード線に接続さ
れ、前記ＰＭＯＳトランジスタのソースはプリデコーダ
線に接続され、かつ前記ＮＭＯＳトランジスタのソース
は０Ｖに接続されていることを特徴とする半導体記憶装
置。
【請求項６】請求項５記載の半導体記憶装置であっ
て、前記メインワード線を負電圧の第１電圧と正電圧の
第２電圧とし、前記プリデコーダ線を０Ｖの第３電圧と
前記第２電圧とし、前記サブワード線の出力レベルは非
選択時には前記第３電圧、選択時には前記第２電圧であ
ることを特徴とする半導体記憶装置。
【請求項７】請求項１、２、３、４、５または６記載
の半導体記憶装置であって、前記半導体記憶装置は、大
容量のＤＲＡＭであることを特徴とする半導体記憶装
置。