JP2002313962A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
- G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
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Abstract
(57)【要約】
【課題】 消去時のディスターブ不良の発生を抑制し得
る不揮発性半導体記憶装置を得る。 【解決手段】 ビット線ＢＬはマトリクスの列方向に延
在して形成されている。チャネル領域ＣＨ上には、ゲー
ト電極９が形成されている。不揮発性半導体記憶装置
は、ゲート電極９とワード線とを互いに接続するための
プラグ１０を備えている。各行のワード線は、２本のサ
ブワード線ＷＬをそれぞれ有している。サブワード線Ｗ
Ｌ１ａ，ＷＬ１ｂ及びサブワード線ＷＬ２ａ，２ｂはそ
れぞれ、同一の行に属するサブワード線である。サブワ
ード線ＷＬ１ａはプラグ１０12，１０ 14に接触してお
り、サブワード線ＷＬ１ｂはプラグ１０11，１０13に接
触しており、サブワード線ＷＬ２ａはプラグ１０22，１
０24に接触しており、サブワード線ＷＬ２ｂはプラグ１
０21，１０23に接触している。
る不揮発性半導体記憶装置を得る。 【解決手段】 ビット線ＢＬはマトリクスの列方向に延
在して形成されている。チャネル領域ＣＨ上には、ゲー
ト電極９が形成されている。不揮発性半導体記憶装置
は、ゲート電極９とワード線とを互いに接続するための
プラグ１０を備えている。各行のワード線は、２本のサ
ブワード線ＷＬをそれぞれ有している。サブワード線Ｗ
Ｌ１ａ，ＷＬ１ｂ及びサブワード線ＷＬ２ａ，２ｂはそ
れぞれ、同一の行に属するサブワード線である。サブワ
ード線ＷＬ１ａはプラグ１０12，１０ 14に接触してお
り、サブワード線ＷＬ１ｂはプラグ１０11，１０13に接
触しており、サブワード線ＷＬ２ａはプラグ１０22，１
０24に接触しており、サブワード線ＷＬ２ｂはプラグ１
０21，１０23に接触している。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性半導体
記憶装置に関し、特に、ＮＲＯＭ（Nitride ReadOnly M
emory）型の不揮発性半導体記憶装置の構造に関するも
のである。
記憶装置に関し、特に、ＮＲＯＭ（Nitride ReadOnly M
emory）型の不揮発性半導体記憶装置の構造に関するも
のである。
【０００２】
【従来の技術】図６１は、ＮＲＯＭ型の従来の不揮発性
半導体記憶装置の構造の一部を示す上面図である。但し
図６１では、ワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ
１，ＢＬ２と、チャネル領域ＣＨ１〜ＣＨ３との配置関
係のみを模式的に示している。ワード線ＷＬ１，ＷＬ２
は、所定方向（以下「行方向」と称する）に延在して形
成されている。ビット線ＢＬ１，ＢＬ２は、行方向に直
交する方向（以下「列方向」と称する）に延在して形成
されている。チャネル領域ＣＨ１〜ＣＨ３は、互いに隣
接するビット線同士の間で、列方向に延在して形成され
ている。
半導体記憶装置の構造の一部を示す上面図である。但し
図６１では、ワード線ＷＬ１，ＷＬ２と、ビット線ＢＬ
１，ＢＬ２と、チャネル領域ＣＨ１〜ＣＨ３との配置関
係のみを模式的に示している。ワード線ＷＬ１，ＷＬ２
は、所定方向（以下「行方向」と称する）に延在して形
成されている。ビット線ＢＬ１，ＢＬ２は、行方向に直
交する方向（以下「列方向」と称する）に延在して形成
されている。チャネル領域ＣＨ１〜ＣＨ３は、互いに隣
接するビット線同士の間で、列方向に延在して形成され
ている。
【０００３】図６２は、メモリセルトランジスタの構造
を示す断面図である。図６２は、図６１に示した線分Ａ
１−Ａ１に沿った位置に関する断面構造に相当する。シ
リコン基板１０１の上面内には、素子形成領域を規定す
るためのＬＯＣＯＳ（LOCalOxidation of Silicon）型
の素子分離絶縁膜１０６12，１０６23が選択的に形成さ
れている。素子分離絶縁膜１０６12，１０６23との界面
部分におけるシリコン基板１０１内には、ｎ+型の不純
物拡散領域１０７12，１０７23が形成されている。不純
物拡散領域１０７12，１０７23は、図６１に示したビッ
ト線ＢＬ１，ＢＬ２に対応する。不純物拡散領域１０７
12，１０７23は、素子分離絶縁膜１０６ 12，１０６23の
下のシリコン基板１０１内にイオン注入法によってｎ型
の不純物を導入した後、その不純物を熱拡散することに
よって形成される。
を示す断面図である。図６２は、図６１に示した線分Ａ
１−Ａ１に沿った位置に関する断面構造に相当する。シ
リコン基板１０１の上面内には、素子形成領域を規定す
るためのＬＯＣＯＳ（LOCalOxidation of Silicon）型
の素子分離絶縁膜１０６12，１０６23が選択的に形成さ
れている。素子分離絶縁膜１０６12，１０６23との界面
部分におけるシリコン基板１０１内には、ｎ+型の不純
物拡散領域１０７12，１０７23が形成されている。不純
物拡散領域１０７12，１０７23は、図６１に示したビッ
ト線ＢＬ１，ＢＬ２に対応する。不純物拡散領域１０７
12，１０７23は、素子分離絶縁膜１０６ 12，１０６23の
下のシリコン基板１０１内にイオン注入法によってｎ型
の不純物を導入した後、その不純物を熱拡散することに
よって形成される。
【０００４】素子形成領域内におけるシリコン基板１０
１の上面上には、ＯＮＯ膜１０５1〜１０５3が形成され
ている。ＯＮＯ膜１０５1〜１０５3は、素子分離絶縁膜
１０６12，１０６23の端部上にも延在して形成されてい
る。ＯＮＯ膜１０５1〜１０５3は、シリコン酸化膜１０
２1〜１０２3、シリコン窒化膜１０３1〜１０３3、及び
シリコン酸化膜１０４1〜１０４3がこの順にシリコン基
板１０１上に形成された３層構造を成している。ＭＮＯ
Ｓ（Metal Nitride Oxide Semiconductor）型のメモリ
セルトランジスタとは異なり、電子のトンネリング現象
を防止するために、シリコン酸化膜１０２1〜１０２3，
１０４1〜１０４3の膜厚は５ｎｍ以上である。
１の上面上には、ＯＮＯ膜１０５1〜１０５3が形成され
ている。ＯＮＯ膜１０５1〜１０５3は、素子分離絶縁膜
１０６12，１０６23の端部上にも延在して形成されてい
る。ＯＮＯ膜１０５1〜１０５3は、シリコン酸化膜１０
２1〜１０２3、シリコン窒化膜１０３1〜１０３3、及び
シリコン酸化膜１０４1〜１０４3がこの順にシリコン基
板１０１上に形成された３層構造を成している。ＭＮＯ
Ｓ（Metal Nitride Oxide Semiconductor）型のメモリ
セルトランジスタとは異なり、電子のトンネリング現象
を防止するために、シリコン酸化膜１０２1〜１０２3，
１０４1〜１０４3の膜厚は５ｎｍ以上である。
【０００５】ＯＮＯ膜１０５1〜１０５3及び素子分離絶
縁膜１０６12，１０６23上には、導電膜１０９1が形成
されている。導電膜１０９1は、例えばポリサイド構造
やポリメタル構造を成している。但し、メモリセルトラ
ンジスタの動作の高速化を図るために、ポリサイド構造
よりも低抵抗であるポリメタル構造を採用するのが望ま
しい。導電膜１０９1は、図６１に示したワード線ＷＬ
１に対応する。素子形成領域内におけるシリコン基板１
０１の上面内には、ｐ型のチャネル領域１０８1〜１０
８3が形成されている。チャネル領域１０８1〜１０８3
は、図６１に示したチャネル領域ＣＨ１〜ＣＨ３に対応
する。チャネル領域１０８1〜１０８3の不純物濃度を調
整することにより、メモリセルトランジスタのしきい値
電圧を所望の値に設定することができる。
縁膜１０６12，１０６23上には、導電膜１０９1が形成
されている。導電膜１０９1は、例えばポリサイド構造
やポリメタル構造を成している。但し、メモリセルトラ
ンジスタの動作の高速化を図るために、ポリサイド構造
よりも低抵抗であるポリメタル構造を採用するのが望ま
しい。導電膜１０９1は、図６１に示したワード線ＷＬ
１に対応する。素子形成領域内におけるシリコン基板１
０１の上面内には、ｐ型のチャネル領域１０８1〜１０
８3が形成されている。チャネル領域１０８1〜１０８3
は、図６１に示したチャネル領域ＣＨ１〜ＣＨ３に対応
する。チャネル領域１０８1〜１０８3の不純物濃度を調
整することにより、メモリセルトランジスタのしきい値
電圧を所望の値に設定することができる。
【０００６】不純物拡散領域１０７12，１０７23は、メ
モリセルトランジスタのソース・ドレイン領域として機
能する。ＯＮＯ膜１０５1〜１０５3は、メモリセルトラ
ンジスタのゲート絶縁膜として機能する。ＯＮＯ膜１０
５1〜１０５3上に位置する部分の導電膜１０９1は、メ
モリセルトランジスタのゲート電極として機能する。
モリセルトランジスタのソース・ドレイン領域として機
能する。ＯＮＯ膜１０５1〜１０５3は、メモリセルトラ
ンジスタのゲート絶縁膜として機能する。ＯＮＯ膜１０
５1〜１０５3上に位置する部分の導電膜１０９1は、メ
モリセルトランジスタのゲート電極として機能する。
【０００７】素子分離絶縁膜１０６12，１０６23は、以
下のようにして形成される。まず、シリコン基板１０１
の上面上にＯＮＯ膜を全面に形成する。次に、そのＯＮ
Ｏ膜をパターニングすることによってＯＮＯ膜１０５1
〜１０５3を形成する。これにより、シリコン基板１０
１の上面の一部が露出する。次に、露出した部分のシリ
コン基板１０１を熱酸化することにより、素子分離絶縁
膜１０６12，１０６23を形成する。このように、ＯＮＯ
膜１０５1〜１０５3に、メモリセルトランジスタのゲー
ト絶縁膜としての機能のほかに、素子分離絶縁膜１０６
12，１０６23を形成する際の酸化防止マスクとしての機
能をも持たせることにより、製造工程数の削減が図られ
ている。
下のようにして形成される。まず、シリコン基板１０１
の上面上にＯＮＯ膜を全面に形成する。次に、そのＯＮ
Ｏ膜をパターニングすることによってＯＮＯ膜１０５1
〜１０５3を形成する。これにより、シリコン基板１０
１の上面の一部が露出する。次に、露出した部分のシリ
コン基板１０１を熱酸化することにより、素子分離絶縁
膜１０６12，１０６23を形成する。このように、ＯＮＯ
膜１０５1〜１０５3に、メモリセルトランジスタのゲー
ト絶縁膜としての機能のほかに、素子分離絶縁膜１０６
12，１０６23を形成する際の酸化防止マスクとしての機
能をも持たせることにより、製造工程数の削減が図られ
ている。
【０００８】ＮＲＯＭ型の不揮発性半導体記憶装置にお
いては、後述するように、一つのメモリセルトランジス
タの２つの箇所に各１ビット、合計２ビットの情報を記
憶することができる。また、図６１を参照して、ＮＲＯ
Ｍ型の不揮発性半導体記憶装置の単位セル面積は、２Ｆ
×２．５Ｆ＝５Ｆ2である。ここで、Ｆ（featured siz
e）は設計ルールに相当する。Ｆ＝０．３５μｍである
場合は５Ｆ2＝０．６１２５μｍ2であり、Ｆ＝０．２５
μｍである場合は５Ｆ2＝０．３１２５μｍ2である。し
かも、ＮＲＯＭ型の不揮発性半導体記憶装置は、既存の
ＣＭＯＳプロセスに４枚のフォトマスク（メモリセル用
に２枚、周辺回路用に２枚）を追加するだけで、比較的
簡単に製造することができる。このような理由により、
ＮＲＯＭ型の不揮発性半導体記憶装置は、記憶密度が高
く、しかも製造コストが安いという特徴を備えている。
いては、後述するように、一つのメモリセルトランジス
タの２つの箇所に各１ビット、合計２ビットの情報を記
憶することができる。また、図６１を参照して、ＮＲＯ
Ｍ型の不揮発性半導体記憶装置の単位セル面積は、２Ｆ
×２．５Ｆ＝５Ｆ2である。ここで、Ｆ（featured siz
e）は設計ルールに相当する。Ｆ＝０．３５μｍである
場合は５Ｆ2＝０．６１２５μｍ2であり、Ｆ＝０．２５
μｍである場合は５Ｆ2＝０．３１２５μｍ2である。し
かも、ＮＲＯＭ型の不揮発性半導体記憶装置は、既存の
ＣＭＯＳプロセスに４枚のフォトマスク（メモリセル用
に２枚、周辺回路用に２枚）を追加するだけで、比較的
簡単に製造することができる。このような理由により、
ＮＲＯＭ型の不揮発性半導体記憶装置は、記憶密度が高
く、しかも製造コストが安いという特徴を備えている。
【０００９】次に、ＮＲＯＭ型のメモリセルトランジス
タの動作について具体的に説明する。ＮＲＯＭ型のメモ
リセルトランジスタは、一つのメモリセルトランジスタ
の２つの箇所に各１ビットの情報を記憶することができ
る。本明細書では、情報を記憶する一方の箇所をＢｉｔ
Ｒとし、他方の箇所をＢｉｔＬと定義する。
タの動作について具体的に説明する。ＮＲＯＭ型のメモ
リセルトランジスタは、一つのメモリセルトランジスタ
の２つの箇所に各１ビットの情報を記憶することができ
る。本明細書では、情報を記憶する一方の箇所をＢｉｔ
Ｒとし、他方の箇所をＢｉｔＬと定義する。
【００１０】図６３は、書き込み動作を説明するための
模式図である。図６３（Ａ）は、ＢｉｔＲへの書き込み
動作を示している。ソース領域として機能する不純物拡
散領域１０７12にはＶS＝０Ｖの電圧が印加され、ドレ
イン領域として機能する不純物拡散領域１０７23にはＶ
D＝４Ｖの電圧が印加され、ゲート電極１０９1にはＶ G
＝８Ｖの電圧が印加される。これにより、チャネルホッ
トエレクトロンがシリコン酸化膜１０２2を介してシリ
コン窒化膜１０３2内に注入され、注入されたその電子
は、シリコン窒化膜１０３2内に離散的に分布している
トラップ（捕獲準位あるいは捕獲中心ともいう）に捕獲
・蓄積される。フラッシュメモリ等のフローティングゲ
ート内に蓄積された電子とは異なり、シリコン窒化膜１
０３2内に蓄積された電子は、シリコン窒化膜１０３2内
を横方向（ゲート長方向）に拡散しにくい。なお、書き
込みに必要な電子は２００〜５００個と少なく、１００
ｎｓ程度の短時間で書き込みが完了する。不純物拡散領
域１０７12，１０７23に印加する電圧を上記と反対にす
ることにより、図６３（Ｂ）に示すように、ＢｉｔＬへ
の書き込みを行うことができる。
模式図である。図６３（Ａ）は、ＢｉｔＲへの書き込み
動作を示している。ソース領域として機能する不純物拡
散領域１０７12にはＶS＝０Ｖの電圧が印加され、ドレ
イン領域として機能する不純物拡散領域１０７23にはＶ
D＝４Ｖの電圧が印加され、ゲート電極１０９1にはＶ G
＝８Ｖの電圧が印加される。これにより、チャネルホッ
トエレクトロンがシリコン酸化膜１０２2を介してシリ
コン窒化膜１０３2内に注入され、注入されたその電子
は、シリコン窒化膜１０３2内に離散的に分布している
トラップ（捕獲準位あるいは捕獲中心ともいう）に捕獲
・蓄積される。フラッシュメモリ等のフローティングゲ
ート内に蓄積された電子とは異なり、シリコン窒化膜１
０３2内に蓄積された電子は、シリコン窒化膜１０３2内
を横方向（ゲート長方向）に拡散しにくい。なお、書き
込みに必要な電子は２００〜５００個と少なく、１００
ｎｓ程度の短時間で書き込みが完了する。不純物拡散領
域１０７12，１０７23に印加する電圧を上記と反対にす
ることにより、図６３（Ｂ）に示すように、ＢｉｔＬへ
の書き込みを行うことができる。
【００１１】図６４は、消去動作を説明するための模式
図である。図６４（Ａ）は、ＢｉｔＲに関する消去動作
を示している。不純物拡散領域１０７12にはＶSD12＝０
Ｖの電圧が印加され、不純物拡散領域１０７23にはＶ
SD23＝４Ｖの電圧が印加され、ゲート電極１０９1には
ＶG＝−６Ｖの電圧が印加される。これにより、シリコ
ン基板１０１（あるいはチャネル領域１０８2）と不純
物拡散領域１０７23との間に電位差が生じ、シリコン基
板１０１のエネルギーバンドが曲がって、バンド間トン
ネル電流が流れる。このバンド間トンネル電流によって
ホットホールが誘起され、このホットホールは−６Ｖの
ゲート電圧に引き寄せられて、シリコン酸化膜１０２2
を介してシリコン窒化膜１０３2内に注入される。そし
て、注入されたホールはシリコン窒化膜１０３2内に蓄
積されている電子と結合し、その結果ＢｉｔＲの記憶情
報が消去される。なお、消去すべき電子が少ないため、
１〜１０μｓ程度の短時間で消去が完了する。不純物拡
散領域１０７12，１０７23に印加する電圧を上記と反対
にすることにより、図６４（Ｂ）に示すように、Ｂｉｔ
Ｌに関する消去を行うことができる。
図である。図６４（Ａ）は、ＢｉｔＲに関する消去動作
を示している。不純物拡散領域１０７12にはＶSD12＝０
Ｖの電圧が印加され、不純物拡散領域１０７23にはＶ
SD23＝４Ｖの電圧が印加され、ゲート電極１０９1には
ＶG＝−６Ｖの電圧が印加される。これにより、シリコ
ン基板１０１（あるいはチャネル領域１０８2）と不純
物拡散領域１０７23との間に電位差が生じ、シリコン基
板１０１のエネルギーバンドが曲がって、バンド間トン
ネル電流が流れる。このバンド間トンネル電流によって
ホットホールが誘起され、このホットホールは−６Ｖの
ゲート電圧に引き寄せられて、シリコン酸化膜１０２2
を介してシリコン窒化膜１０３2内に注入される。そし
て、注入されたホールはシリコン窒化膜１０３2内に蓄
積されている電子と結合し、その結果ＢｉｔＲの記憶情
報が消去される。なお、消去すべき電子が少ないため、
１〜１０μｓ程度の短時間で消去が完了する。不純物拡
散領域１０７12，１０７23に印加する電圧を上記と反対
にすることにより、図６４（Ｂ）に示すように、Ｂｉｔ
Ｌに関する消去を行うことができる。
【００１２】図６５は、読み出し動作を説明するための
模式図である。図６５（Ａ）は、ＢｉｔＲからの読み出
し動作を示している。ドレイン領域として機能する不純
物拡散領域１０７12にはＶD＝１．５Ｖの電圧が印加さ
れ、ソース領域として機能する不純物拡散領域１０７23
にはＶS＝０Ｖの電圧が印加され、ゲート電極１０９1に
はＶG＝３Ｖの電圧が印加される。不純物拡散領域１０
７12にＶD＝１．５Ｖの電圧を印加することにより、Ｂ
ｉｔＬの記憶内容に拘わらず、チャネル電流を不純物拡
散領域１０７12に流すことができる。ＢｉｔＲのシリコ
ン窒化膜１０３2内に電子が蓄積されている場合は、し
きい値電圧が高くなっている状態であるため、ゲート電
極１０９1に３Ｖの電圧を印加してもチャネル電流は流
れない。一方、ＢｉｔＲのシリコン窒化膜１０３2内に
電子が蓄積されていない場合は、しきい値電圧が低くな
っている状態であるため、ゲート電極１０９1への３Ｖ
の電圧の印加によってチャネル電流が流れる。従って、
ドレイン電流あるいはドレイン電圧を検出することによ
って、ＢｉｔＲの記憶情報を読み出すことができる。不
純物拡散領域１０７12，１０７23に印加する電圧を上記
と反対にすることにより、図６５（Ｂ）に示すように、
ＢｉｔＬからの読み出しを行うことができる。
模式図である。図６５（Ａ）は、ＢｉｔＲからの読み出
し動作を示している。ドレイン領域として機能する不純
物拡散領域１０７12にはＶD＝１．５Ｖの電圧が印加さ
れ、ソース領域として機能する不純物拡散領域１０７23
にはＶS＝０Ｖの電圧が印加され、ゲート電極１０９1に
はＶG＝３Ｖの電圧が印加される。不純物拡散領域１０
７12にＶD＝１．５Ｖの電圧を印加することにより、Ｂ
ｉｔＬの記憶内容に拘わらず、チャネル電流を不純物拡
散領域１０７12に流すことができる。ＢｉｔＲのシリコ
ン窒化膜１０３2内に電子が蓄積されている場合は、し
きい値電圧が高くなっている状態であるため、ゲート電
極１０９1に３Ｖの電圧を印加してもチャネル電流は流
れない。一方、ＢｉｔＲのシリコン窒化膜１０３2内に
電子が蓄積されていない場合は、しきい値電圧が低くな
っている状態であるため、ゲート電極１０９1への３Ｖ
の電圧の印加によってチャネル電流が流れる。従って、
ドレイン電流あるいはドレイン電圧を検出することによ
って、ＢｉｔＲの記憶情報を読み出すことができる。不
純物拡散領域１０７12，１０７23に印加する電圧を上記
と反対にすることにより、図６５（Ｂ）に示すように、
ＢｉｔＬからの読み出しを行うことができる。
【００１３】図６６は、ＮＲＯＭ型の従来の不揮発性半
導体記憶装置のメモリセルアレイの構成を示す回路図で
ある。ビット線は、メインビット線ＭＢＬ１，ＭＢＬ２
とサブビット線ＳＢＬ１〜ＳＢＬ５との階層構造を成し
ている。図６１に示したビット線ＢＬ１，ＢＬ２や図６
２に示した不純物拡散領域１０７12，１０７23は、図６
６のサブビット線ＳＢＬ１〜ＳＢＬ５に相当する。図６
６には２本のメインビット線ＭＢＬ１，ＭＢＬ２と５本
のサブビット線ＳＢＬ１〜ＳＢＬ５とが描かれている
が、両ビット線の本数はこれらの数に限定されるもので
はない。両端のサブビット線ＳＢＬ１，ＳＢＬ５を除く
サブビット線ＳＢＬ２〜ＳＢＬ４は、行方向に隣接する
２つのメモリセルに共有されており、これにより、メモ
リセルアレイの高い集積度が実現されている。
導体記憶装置のメモリセルアレイの構成を示す回路図で
ある。ビット線は、メインビット線ＭＢＬ１，ＭＢＬ２
とサブビット線ＳＢＬ１〜ＳＢＬ５との階層構造を成し
ている。図６１に示したビット線ＢＬ１，ＢＬ２や図６
２に示した不純物拡散領域１０７12，１０７23は、図６
６のサブビット線ＳＢＬ１〜ＳＢＬ５に相当する。図６
６には２本のメインビット線ＭＢＬ１，ＭＢＬ２と５本
のサブビット線ＳＢＬ１〜ＳＢＬ５とが描かれている
が、両ビット線の本数はこれらの数に限定されるもので
はない。両端のサブビット線ＳＢＬ１，ＳＢＬ５を除く
サブビット線ＳＢＬ２〜ＳＢＬ４は、行方向に隣接する
２つのメモリセルに共有されており、これにより、メモ
リセルアレイの高い集積度が実現されている。
【００１４】サブビット線ＳＢＬ１〜ＳＢＬ５の両端に
は選択トランジスタＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜Ｓ
Ｔ５ｂがそれぞれ接続されている。選択トランジスタＳ
Ｔ１ａ〜ＳＴ４ａはメインビット線ＭＢＬ１に接続され
ており、選択トランジスタＳＴ２ｂ〜ＳＴ５ｂはメイン
ビット線ＭＢＬ２に接続されている。選択トランジスタ
ＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂの各ゲートは
選択配線ＳＬ１ａ〜ＳＬ４ａ，ＳＬ２ｂ〜ＳＬ５ｂにそ
れぞれ接続されている。選択配線ＳＬ１ａ〜ＳＬ４ａ，
ＳＬ２ｂ〜ＳＬ５ｂに印加する電圧によって、メインビ
ット線ＭＢＬ１，ＭＢＬ２とサブビット線ＳＢＬ１〜Ｓ
ＢＬ５との接続を制御することができる。
は選択トランジスタＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜Ｓ
Ｔ５ｂがそれぞれ接続されている。選択トランジスタＳ
Ｔ１ａ〜ＳＴ４ａはメインビット線ＭＢＬ１に接続され
ており、選択トランジスタＳＴ２ｂ〜ＳＴ５ｂはメイン
ビット線ＭＢＬ２に接続されている。選択トランジスタ
ＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂの各ゲートは
選択配線ＳＬ１ａ〜ＳＬ４ａ，ＳＬ２ｂ〜ＳＬ５ｂにそ
れぞれ接続されている。選択配線ＳＬ１ａ〜ＳＬ４ａ，
ＳＬ２ｂ〜ＳＬ５ｂに印加する電圧によって、メインビ
ット線ＭＢＬ１，ＭＢＬ２とサブビット線ＳＢＬ１〜Ｓ
ＢＬ５との接続を制御することができる。
【００１５】例えばメモリセルトランジスタＭＴ１１に
着目して、図６３（Ａ）の書き込み動作を行う場合を考
える。まず、メインビット線ＭＢＬ１に０Ｖの電圧を印
加し、メインビット線ＭＢＬ２に４Ｖの電圧を印加す
る。次に、選択配線ＳＬ１ａに１．５Ｖ＋Ｖｔｈの電圧
を印加するとともに、選択配線ＳＬ２ｂに４Ｖ＋Ｖｔｈ
の電圧を印加する。ここで、Ｖｔｈは選択トランジスタ
ＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂのしきい値電
圧である。これにより、サブビット線ＳＢＬ１，ＳＢＬ
２には、それぞれ０Ｖ，４Ｖの電圧が印加される。次
に、ワード線ＷＬ１に８Ｖの電圧を印加することによ
り、メモリセルトランジスタＭＴ１１のサブビット線Ｓ
ＢＬ２側のＯＮＯ膜内に電子が注入され、ＢｉｔＲへの
書き込みが行われる。
着目して、図６３（Ａ）の書き込み動作を行う場合を考
える。まず、メインビット線ＭＢＬ１に０Ｖの電圧を印
加し、メインビット線ＭＢＬ２に４Ｖの電圧を印加す
る。次に、選択配線ＳＬ１ａに１．５Ｖ＋Ｖｔｈの電圧
を印加するとともに、選択配線ＳＬ２ｂに４Ｖ＋Ｖｔｈ
の電圧を印加する。ここで、Ｖｔｈは選択トランジスタ
ＳＴ１ａ〜ＳＴ４ａ，ＳＴ２ｂ〜ＳＴ５ｂのしきい値電
圧である。これにより、サブビット線ＳＢＬ１，ＳＢＬ
２には、それぞれ０Ｖ，４Ｖの電圧が印加される。次
に、ワード線ＷＬ１に８Ｖの電圧を印加することによ
り、メモリセルトランジスタＭＴ１１のサブビット線Ｓ
ＢＬ２側のＯＮＯ膜内に電子が注入され、ＢｉｔＲへの
書き込みが行われる。
【００１６】図６７は、メモリセルトランジスタＭＴ１
１のＢｉｔＲに関して、書き込み、読み出し、及び消去
の各動作を示すタイミングチャートである。書き込み動
作は上記で説明した通りである。読み出しを行う場合
は、メインビット線ＭＢＬ１，ＭＢＬ２にそれぞれ１．
５Ｖ，０Ｖの電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２
ｂに１．５Ｖ＋Ｖｔｈの電圧を印加し、ワード線ＷＬ１
に３Ｖの電圧を印加する。また、消去を行う場合は、メ
インビット線ＭＢＬ１，ＭＢＬ２にそれぞれ０Ｖ，４Ｖ
の電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２ｂにそれぞ
れ１．５Ｖ＋Ｖｔｈ，４Ｖ＋Ｖｔｈの電圧を印加し、ワ
ード線ＷＬ１に−６Ｖの電圧を印加する。なお、１．５
Ｖ及び０Ｖの２個の電源を使用する場合、これら以外の
８Ｖ，４Ｖ，３Ｖ，−６Ｖの各電圧は、チップの内部で
生成する必要がある。
１のＢｉｔＲに関して、書き込み、読み出し、及び消去
の各動作を示すタイミングチャートである。書き込み動
作は上記で説明した通りである。読み出しを行う場合
は、メインビット線ＭＢＬ１，ＭＢＬ２にそれぞれ１．
５Ｖ，０Ｖの電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２
ｂに１．５Ｖ＋Ｖｔｈの電圧を印加し、ワード線ＷＬ１
に３Ｖの電圧を印加する。また、消去を行う場合は、メ
インビット線ＭＢＬ１，ＭＢＬ２にそれぞれ０Ｖ，４Ｖ
の電圧を印加し、選択配線ＳＬ１ａ，ＳＬ２ｂにそれぞ
れ１．５Ｖ＋Ｖｔｈ，４Ｖ＋Ｖｔｈの電圧を印加し、ワ
ード線ＷＬ１に−６Ｖの電圧を印加する。なお、１．５
Ｖ及び０Ｖの２個の電源を使用する場合、これら以外の
８Ｖ，４Ｖ，３Ｖ，−６Ｖの各電圧は、チップの内部で
生成する必要がある。
【００１７】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の不揮発性半導体記憶装置には、以下に述べる
問題点があった。
うな従来の不揮発性半導体記憶装置には、以下に述べる
問題点があった。
【００１８】第１の問題点．図６８は、行方向に隣接す
る２つのメモリセルトランジスタＭＴ１２，ＭＴ１３の
構造を示す断面図である。不純物拡散領域１０７23は、
２つのメモリセルトランジスタＭＴ１２，ＭＴ１３に共
有されている。ＯＮＯ膜１０５2上に位置する部分の導
電膜１０９1は、メモリセルトランジスタＭＴ１２のゲ
ート電極として機能し、ＯＮＯ膜１０５3上に位置する
部分の導電膜１０９1は、メモリセルトランジスタＭＴ
１３のゲート電極として機能する。メモリセルトランジ
スタＭＴ１２のゲート電極と、メモリセルトランジスタ
ＭＴ１３のゲート電極とは、素子分離絶縁膜１０６23上
に位置する部分の導電膜１０９1を介して、互いに電気
的に接続されている。
る２つのメモリセルトランジスタＭＴ１２，ＭＴ１３の
構造を示す断面図である。不純物拡散領域１０７23は、
２つのメモリセルトランジスタＭＴ１２，ＭＴ１３に共
有されている。ＯＮＯ膜１０５2上に位置する部分の導
電膜１０９1は、メモリセルトランジスタＭＴ１２のゲ
ート電極として機能し、ＯＮＯ膜１０５3上に位置する
部分の導電膜１０９1は、メモリセルトランジスタＭＴ
１３のゲート電極として機能する。メモリセルトランジ
スタＭＴ１２のゲート電極と、メモリセルトランジスタ
ＭＴ１３のゲート電極とは、素子分離絶縁膜１０６23上
に位置する部分の導電膜１０９1を介して、互いに電気
的に接続されている。
【００１９】メモリセルトランジスタＭＴ１２のＢｉｔ
Ｒ及びメモリセルトランジスタＭＴ１３のＢｉｔＬに関
して、ＯＮＯ膜１０５2，１０５3内にともに電子が蓄積
されているものとする。ここで、メモリセルトランジス
タＭＴ１２のＢｉｔＲの記憶内容を消去する場合につい
て考える。この場合、不純物拡散領域１０７12に０Ｖ、
不純物拡散領域１０７23に４Ｖ、導電膜１０９1に−６
Ｖの各電圧を印加することにより、ＯＮＯ膜１０５2内
へホットホールを注入し、これによって記憶内容の消去
が行われる。
Ｒ及びメモリセルトランジスタＭＴ１３のＢｉｔＬに関
して、ＯＮＯ膜１０５2，１０５3内にともに電子が蓄積
されているものとする。ここで、メモリセルトランジス
タＭＴ１２のＢｉｔＲの記憶内容を消去する場合につい
て考える。この場合、不純物拡散領域１０７12に０Ｖ、
不純物拡散領域１０７23に４Ｖ、導電膜１０９1に−６
Ｖの各電圧を印加することにより、ＯＮＯ膜１０５2内
へホットホールを注入し、これによって記憶内容の消去
が行われる。
【００２０】しかしながら、このとき、隣接する非選択
のメモリセルトランジスタＭＴ１３においても、不純物
拡散領域１０７23への４Ｖの電圧の印加に起因してホッ
トホールが誘起される。しかも、メモリセルトランジス
タＭＴ１３のゲート電極にも−６Ｖの電圧が印加されて
いるため、誘起されたホットホールはＯＮＯ膜１０５ 3
内へ注入される。その結果、非選択のメモリセルトラン
ジスタＭＴ１３のＢｉｔＬの記憶内容が消去されてしま
う。このように従来の不揮発性半導体記憶装置による
と、メモリセルトランジスタの記憶内容の消去時に、そ
れに隣接する非選択のメモリセルトランジスタの記憶内
容も併せて消去されてしまう、即ち消去時のディスター
ブ不良が生じるという問題点があった。
のメモリセルトランジスタＭＴ１３においても、不純物
拡散領域１０７23への４Ｖの電圧の印加に起因してホッ
トホールが誘起される。しかも、メモリセルトランジス
タＭＴ１３のゲート電極にも−６Ｖの電圧が印加されて
いるため、誘起されたホットホールはＯＮＯ膜１０５ 3
内へ注入される。その結果、非選択のメモリセルトラン
ジスタＭＴ１３のＢｉｔＬの記憶内容が消去されてしま
う。このように従来の不揮発性半導体記憶装置による
と、メモリセルトランジスタの記憶内容の消去時に、そ
れに隣接する非選択のメモリセルトランジスタの記憶内
容も併せて消去されてしまう、即ち消去時のディスター
ブ不良が生じるという問題点があった。
【００２１】第２の問題点．図６２に示したように、Ｎ
ＲＯＭ型のメモリセルトランジスタにおいては、シリコ
ン基板１０１内にｎ+型の不純物拡散領域１０７が形成
されており、この不純物拡散領域１０７が図６６のサブ
ビット線ＳＢＬに対応する。ここで、例えばポリサイド
構造であるワード線ＷＬのシート抵抗が５〜６Ω／□程
度であるのに対して、ｎ+型の不純物拡散領域１０７の
シート抵抗は１００Ω／□程度である。そのため、ワー
ド線ＷＬに比べてサブビット線ＳＢＬにおける信号伝達
の遅延時間が大きくなるため、全体としてメモリセルト
ランジスタの動作速度が遅くなるという問題点があっ
た。
ＲＯＭ型のメモリセルトランジスタにおいては、シリコ
ン基板１０１内にｎ+型の不純物拡散領域１０７が形成
されており、この不純物拡散領域１０７が図６６のサブ
ビット線ＳＢＬに対応する。ここで、例えばポリサイド
構造であるワード線ＷＬのシート抵抗が５〜６Ω／□程
度であるのに対して、ｎ+型の不純物拡散領域１０７の
シート抵抗は１００Ω／□程度である。そのため、ワー
ド線ＷＬに比べてサブビット線ＳＢＬにおける信号伝達
の遅延時間が大きくなるため、全体としてメモリセルト
ランジスタの動作速度が遅くなるという問題点があっ
た。
【００２２】第３の問題点．上記の通り、ＮＲＯＭ型の
メモリセルトランジスタにおいては、ＯＮＯ膜１０５内
の電子の蓄積の有無に起因するメモリセルトランジスタ
のしきい値電圧の高低を検出することにより、そのメモ
リセルトランジスタの記憶内容を読み出す。従って、メ
モリセルトランジスタの記憶内容を正確に読み出すため
には、ＯＮＯ膜１０５内に電子が蓄積されている場合の
しきい値電圧と、電子が蓄積されていない場合のしきい
値電圧との差が大きいこと、即ち、しきい値電圧の分布
がシャープであることが望ましい。
メモリセルトランジスタにおいては、ＯＮＯ膜１０５内
の電子の蓄積の有無に起因するメモリセルトランジスタ
のしきい値電圧の高低を検出することにより、そのメモ
リセルトランジスタの記憶内容を読み出す。従って、メ
モリセルトランジスタの記憶内容を正確に読み出すため
には、ＯＮＯ膜１０５内に電子が蓄積されている場合の
しきい値電圧と、電子が蓄積されていない場合のしきい
値電圧との差が大きいこと、即ち、しきい値電圧の分布
がシャープであることが望ましい。
【００２３】図６９は、しきい値電圧の分布を示す図で
ある。ＯＮＯ膜１０５内に電子が蓄積されているメモリ
セルトランジスタのしきい値電圧の分布が「０」に対応
し、電子が蓄積されていないメモリセルトランジスタの
しきい値電圧の分布が「１」に対応する。分布「０」の
最大値と分布「１」の最小値との差（以下「ＷＩＮＤＯ
Ｗ」と称する）が大きいほど、メモリセルトランジスタ
の記憶内容を正確に読み出すことができる。しかしなが
ら、図６９に示すように、初期の状態では比較的大きか
ったＷＩＮＤＯＷは、メモリセルトランジスタの動作が
繰り返されるうちに次第に小さくなる。
ある。ＯＮＯ膜１０５内に電子が蓄積されているメモリ
セルトランジスタのしきい値電圧の分布が「０」に対応
し、電子が蓄積されていないメモリセルトランジスタの
しきい値電圧の分布が「１」に対応する。分布「０」の
最大値と分布「１」の最小値との差（以下「ＷＩＮＤＯ
Ｗ」と称する）が大きいほど、メモリセルトランジスタ
の記憶内容を正確に読み出すことができる。しかしなが
ら、図６９に示すように、初期の状態では比較的大きか
ったＷＩＮＤＯＷは、メモリセルトランジスタの動作が
繰り返されるうちに次第に小さくなる。
【００２４】図７０は、従来のメモリセルトランジスタ
の構造を示す断面図である。図７０に示すように、ＷＩ
ＮＤＯＷの縮小化は、シリコン窒化膜１０３の端部のト
ラップに捕獲・蓄積された電子が、ホッピング等によっ
て中央方向へ向かって徐々に移動していくこと等に起因
して生じる。このように従来の不揮発性半導体記憶装置
によると、メモリセルトランジスタの動作が繰り返され
るうちにＷＩＮＤＯＷが徐々に小さくなり、メモリセル
トランジスタの記憶内容を正確に読み出すことができな
くなるという問題点があった。
の構造を示す断面図である。図７０に示すように、ＷＩ
ＮＤＯＷの縮小化は、シリコン窒化膜１０３の端部のト
ラップに捕獲・蓄積された電子が、ホッピング等によっ
て中央方向へ向かって徐々に移動していくこと等に起因
して生じる。このように従来の不揮発性半導体記憶装置
によると、メモリセルトランジスタの動作が繰り返され
るうちにＷＩＮＤＯＷが徐々に小さくなり、メモリセル
トランジスタの記憶内容を正確に読み出すことができな
くなるという問題点があった。
【００２５】本発明はこれらの問題点を解決するために
成されたものであり、消去時のディスターブ不良の発生
を抑制又は回避すること、サブビット線の高抵抗に起因
するメモリセルトランジスタの動作速度の低下を抑制す
ること、及び、ＷＩＮＤＯＷの縮小化に起因するメモリ
セルトランジスタの誤動作を回避することを実現し得る
不揮発性半導体記憶装置を得ることを目的とするもので
ある。
成されたものであり、消去時のディスターブ不良の発生
を抑制又は回避すること、サブビット線の高抵抗に起因
するメモリセルトランジスタの動作速度の低下を抑制す
ること、及び、ＷＩＮＤＯＷの縮小化に起因するメモリ
セルトランジスタの誤動作を回避することを実現し得る
不揮発性半導体記憶装置を得ることを目的とするもので
ある。
【００２６】
【課題を解決するための手段】この発明のうち請求項１
に記載の不揮発性半導体記憶装置は、半導体基板と、半
導体基板内にマトリクス状に形成された複数のメモリセ
ルトランジスタと、マトリクスの列ごとに形成された複
数のビット線と、マトリクスの行ごとに形成された複数
のワード線とを備え、ワード線は、複数のサブワード線
を有し、マトリクスの行方向に互いに隣接するメモリセ
ルトランジスタの各ゲート電極は、異なるサブワード線
に接続されていることを特徴とするものである。
に記載の不揮発性半導体記憶装置は、半導体基板と、半
導体基板内にマトリクス状に形成された複数のメモリセ
ルトランジスタと、マトリクスの列ごとに形成された複
数のビット線と、マトリクスの行ごとに形成された複数
のワード線とを備え、ワード線は、複数のサブワード線
を有し、マトリクスの行方向に互いに隣接するメモリセ
ルトランジスタの各ゲート電極は、異なるサブワード線
に接続されていることを特徴とするものである。
【００２７】また、この発明のうち請求項２に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線
は、マトリクスの行方向に延在して層間絶縁膜内に形成
されており、ゲート電極は、電子を蓄積し得るゲート絶
縁膜を介して半導体基板上に形成されており、かつ、層
間絶縁膜内に形成されたプラグを介してサブワード線に
接続されており、ゲート電極とプラグとのコンタクト部
分には、ゲート電極の幅広部が形成されていることを特
徴とするものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線
は、マトリクスの行方向に延在して層間絶縁膜内に形成
されており、ゲート電極は、電子を蓄積し得るゲート絶
縁膜を介して半導体基板上に形成されており、かつ、層
間絶縁膜内に形成されたプラグを介してサブワード線に
接続されており、ゲート電極とプラグとのコンタクト部
分には、ゲート電極の幅広部が形成されていることを特
徴とするものである。
【００２８】また、この発明のうち請求項３に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線
は、マトリクスの行方向に延在して層間絶縁膜内に形成
されており、ゲート電極は、電子を蓄積し得るゲート絶
縁膜を介して半導体基板上に形成されており、かつ、層
間絶縁膜内に形成されたプラグを介してサブワード線に
接続されており、プラグは、ゲート電極の中央部にコン
タクトされていることを特徴とするものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線
は、マトリクスの行方向に延在して層間絶縁膜内に形成
されており、ゲート電極は、電子を蓄積し得るゲート絶
縁膜を介して半導体基板上に形成されており、かつ、層
間絶縁膜内に形成されたプラグを介してサブワード線に
接続されており、プラグは、ゲート電極の中央部にコン
タクトされていることを特徴とするものである。
【００２９】また、この発明のうち請求項４に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線は
層間絶縁膜内に形成されており、ゲート電極は、電子を
蓄積し得るゲート絶縁膜を介して半導体基板上に形成さ
れており、かつ、層間絶縁膜内に形成されたプラグを介
してサブワード線に接続されており、サブワード線は、
マトリクスの行方向に沿って直線状に延在していること
を特徴とするものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、メモリセルトランジスタを覆っ
て形成された層間絶縁膜をさらに備え、サブワード線は
層間絶縁膜内に形成されており、ゲート電極は、電子を
蓄積し得るゲート絶縁膜を介して半導体基板上に形成さ
れており、かつ、層間絶縁膜内に形成されたプラグを介
してサブワード線に接続されており、サブワード線は、
マトリクスの行方向に沿って直線状に延在していること
を特徴とするものである。
【００３０】また、この発明のうち請求項５に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ビット線は、マトリクスの列方
向に延在して半導体基板内に形成された不純物拡散領域
を有しており、メモリセルトランジスタを覆って形成さ
れた層間絶縁膜と、マトリクスの列方向に延在して層間
絶縁膜内に形成され、層間絶縁膜内に形成されたプラグ
を介して不純物拡散領域に接続され、不純物拡散領域よ
りも導電率が高い配線とをさらに備えることを特徴とす
るものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、ビット線は、マトリクスの列方
向に延在して半導体基板内に形成された不純物拡散領域
を有しており、メモリセルトランジスタを覆って形成さ
れた層間絶縁膜と、マトリクスの列方向に延在して層間
絶縁膜内に形成され、層間絶縁膜内に形成されたプラグ
を介して不純物拡散領域に接続され、不純物拡散領域よ
りも導電率が高い配線とをさらに備えることを特徴とす
るものである。
【００３１】また、この発明のうち請求項６に記載の不
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、サブワード線は、マトリクスの
行方向に延在して形成されており、かつ、電子を蓄積し
得るゲート絶縁膜を介して半導体基板上に形成された、
メモリセルトランジスタのゲート電極として機能する部
分を有しており、メモリセルトランジスタを覆って形成
された層間絶縁膜と、マトリクスの行方向に延在して層
間絶縁膜内に形成され、層間絶縁膜内に形成されたプラ
グを介してサブワード線に接続され、サブワード線より
も導電率が高い配線とをさらに備えることを特徴とする
ものである。
揮発性半導体記憶装置は、請求項１に記載の不揮発性半
導体記憶装置であって、サブワード線は、マトリクスの
行方向に延在して形成されており、かつ、電子を蓄積し
得るゲート絶縁膜を介して半導体基板上に形成された、
メモリセルトランジスタのゲート電極として機能する部
分を有しており、メモリセルトランジスタを覆って形成
された層間絶縁膜と、マトリクスの行方向に延在して層
間絶縁膜内に形成され、層間絶縁膜内に形成されたプラ
グを介してサブワード線に接続され、サブワード線より
も導電率が高い配線とをさらに備えることを特徴とする
ものである。
【００３２】また、この発明のうち請求項７に記載の不
揮発性半導体記憶装置は、請求項１〜６のいずれか一つ
に記載の不揮発性半導体記憶装置であって、ゲート電極
は、電荷を蓄積し得る電荷蓄積領域を有するゲート絶縁
膜を介して半導体基板の主面上に形成されており、メモ
リセルトランジスタは、半導体基板の主面内に形成され
たソース・ドレイン領域をさらに有しており、電荷蓄積
領域は、ソース・ドレイン領域に近接するゲート絶縁膜
の端部内にのみ形成されていることを特徴とするもので
ある。
揮発性半導体記憶装置は、請求項１〜６のいずれか一つ
に記載の不揮発性半導体記憶装置であって、ゲート電極
は、電荷を蓄積し得る電荷蓄積領域を有するゲート絶縁
膜を介して半導体基板の主面上に形成されており、メモ
リセルトランジスタは、半導体基板の主面内に形成され
たソース・ドレイン領域をさらに有しており、電荷蓄積
領域は、ソース・ドレイン領域に近接するゲート絶縁膜
の端部内にのみ形成されていることを特徴とするもので
ある。
【００３３】また、この発明のうち請求項８に記載の不
揮発性半導体記憶装置は、請求項７に記載の不揮発性半
導体記憶装置であって、ゲート絶縁膜はシリコン酸化膜
であり、電荷蓄積領域は、シリコン酸化膜内に形成され
たポリシリコン膜であることを特徴とするものである。
揮発性半導体記憶装置は、請求項７に記載の不揮発性半
導体記憶装置であって、ゲート絶縁膜はシリコン酸化膜
であり、電荷蓄積領域は、シリコン酸化膜内に形成され
たポリシリコン膜であることを特徴とするものである。
【００３４】また、この発明のうち請求項９に記載の不
揮発性半導体記憶装置は、請求項１〜８のいずれか一つ
に記載の不揮発性半導体記憶装置であって、列アドレス
信号に基づいて、複数のビット線の中から活性化すべき
ビット線を検出する検出回路と、行アドレス信号と、検
出回路による検出の結果とに基づいて、複数のサブワー
ド線の中から活性化すべきサブワード線を選択する選択
回路とをさらに備えることを特徴とするものである。
揮発性半導体記憶装置は、請求項１〜８のいずれか一つ
に記載の不揮発性半導体記憶装置であって、列アドレス
信号に基づいて、複数のビット線の中から活性化すべき
ビット線を検出する検出回路と、行アドレス信号と、検
出回路による検出の結果とに基づいて、複数のサブワー
ド線の中から活性化すべきサブワード線を選択する選択
回路とをさらに備えることを特徴とするものである。
【００３５】また、この発明のうち請求項１０に記載の
不揮発性半導体記憶装置は、請求項１〜８のいずれか一
つに記載の不揮発性半導体記憶装置であって、ワード線
は、２本のサブワード線を有しており、列アドレス信号
のパリティを検出するパリティチェック回路と、行アド
レス信号と、パリティチェック回路による検出の結果と
に基づいて、２本のサブワード線の中から活性化すべき
１本のサブワード線を選択する選択回路とをさらに備え
ることを特徴とするものである。
不揮発性半導体記憶装置は、請求項１〜８のいずれか一
つに記載の不揮発性半導体記憶装置であって、ワード線
は、２本のサブワード線を有しており、列アドレス信号
のパリティを検出するパリティチェック回路と、行アド
レス信号と、パリティチェック回路による検出の結果と
に基づいて、２本のサブワード線の中から活性化すべき
１本のサブワード線を選択する選択回路とをさらに備え
ることを特徴とするものである。
【００３６】また、この発明のうち請求項１１に記載の
不揮発性半導体記憶装置は、請求項１に記載の不揮発性
半導体記憶装置であって、半導体基板の主面内に形成さ
れ、マトリクスの行方向に互いに隣接するメモリセルト
ランジスタ同士を分離する、トレンチ型の第１の素子分
離絶縁膜をさらに備え、ビット線は、第１の素子分離絶
縁膜との界面における半導体基板内に形成された不純物
拡散領域を有することを特徴とするものである。
不揮発性半導体記憶装置は、請求項１に記載の不揮発性
半導体記憶装置であって、半導体基板の主面内に形成さ
れ、マトリクスの行方向に互いに隣接するメモリセルト
ランジスタ同士を分離する、トレンチ型の第１の素子分
離絶縁膜をさらに備え、ビット線は、第１の素子分離絶
縁膜との界面における半導体基板内に形成された不純物
拡散領域を有することを特徴とするものである。
【００３７】また、この発明のうち請求項１２に記載の
不揮発性半導体記憶装置は、請求項１１に記載の不揮発
性半導体記憶装置であって、半導体基板は、複数のメモ
リセルトランジスタが形成されたメモリセルアレイ部
と、メモリセルアレイトランジスタを制御するための周
辺回路が形成された周辺回路部とを有し、メモリセルア
レイ部と周辺回路部との境界部分における半導体基板の
主面内に形成された、トレンチ型の第２の素子分離絶縁
膜をさらに備え、第２の素子分離絶縁膜は、第１の素子
分離絶縁膜よりも深く形成されていることを特徴とする
ものである。
不揮発性半導体記憶装置は、請求項１１に記載の不揮発
性半導体記憶装置であって、半導体基板は、複数のメモ
リセルトランジスタが形成されたメモリセルアレイ部
と、メモリセルアレイトランジスタを制御するための周
辺回路が形成された周辺回路部とを有し、メモリセルア
レイ部と周辺回路部との境界部分における半導体基板の
主面内に形成された、トレンチ型の第２の素子分離絶縁
膜をさらに備え、第２の素子分離絶縁膜は、第１の素子
分離絶縁膜よりも深く形成されていることを特徴とする
ものである。
【００３８】また、この発明のうち請求項１３に記載の
不揮発性半導体記憶装置は、請求項１１又は１２に記載
の不揮発性半導体記憶装置であって、ゲート電極は、半
導体基板の主面との境界部分における第１の素子分離絶
縁膜の端部上にも延在して形成されており、第１の素子
分離絶縁膜の端部の上面内には、ゲート電極によって埋
め込まれた窪みが形成されていることを特徴とするもの
である。
不揮発性半導体記憶装置は、請求項１１又は１２に記載
の不揮発性半導体記憶装置であって、ゲート電極は、半
導体基板の主面との境界部分における第１の素子分離絶
縁膜の端部上にも延在して形成されており、第１の素子
分離絶縁膜の端部の上面内には、ゲート電極によって埋
め込まれた窪みが形成されていることを特徴とするもの
である。
【００３９】また、この発明のうち請求項１４に記載の
不揮発性半導体記憶装置は、請求項１１〜１３のいずれ
か一つに記載の不揮発性半導体記憶装置であって、第１
の素子分離絶縁膜は、中央部の深さが端部の深さよりも
深い略Ｔ字形の断面形状を有しており、一のメモリセル
トランジスタが有する不純物拡散領域と、第１の素子分
離絶縁膜を挟んで一のメモリセルトランジスタに隣接す
る他のメモリセルトランジスタが有する不純物領域と
は、第１の素子分離絶縁膜の中央部によって互いに分離
されていることを特徴とするものである。
不揮発性半導体記憶装置は、請求項１１〜１３のいずれ
か一つに記載の不揮発性半導体記憶装置であって、第１
の素子分離絶縁膜は、中央部の深さが端部の深さよりも
深い略Ｔ字形の断面形状を有しており、一のメモリセル
トランジスタが有する不純物拡散領域と、第１の素子分
離絶縁膜を挟んで一のメモリセルトランジスタに隣接す
る他のメモリセルトランジスタが有する不純物領域と
は、第１の素子分離絶縁膜の中央部によって互いに分離
されていることを特徴とするものである。
【００４０】また、この発明のうち請求項１５に記載の
不揮発性半導体記憶装置は、請求項１〜１４のいずれか
一つに記載の不揮発性半導体記憶装置であって、半導体
基板は、支持基板と絶縁層と半導体層とがこの順に積層
された構造を有するＳＯＩ基板の半導体層であることを
特徴とするものである。
不揮発性半導体記憶装置は、請求項１〜１４のいずれか
一つに記載の不揮発性半導体記憶装置であって、半導体
基板は、支持基板と絶縁層と半導体層とがこの順に積層
された構造を有するＳＯＩ基板の半導体層であることを
特徴とするものである。
【００４１】また、この発明のうち請求項１６に記載の
不揮発性半導体記憶装置は、請求項１２に記載の不揮発
性半導体記憶装置であって、半導体基板は、支持基板と
絶縁層と半導体層とがこの順に積層された構造を有する
ＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜は
絶縁層に接触していることを特徴とするものである。
不揮発性半導体記憶装置は、請求項１２に記載の不揮発
性半導体記憶装置であって、半導体基板は、支持基板と
絶縁層と半導体層とがこの順に積層された構造を有する
ＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜は
絶縁層に接触していることを特徴とするものである。
【００４２】また、この発明のうち請求項１７に記載の
不揮発性半導体記憶装置は、請求項１２に記載の不揮発
性半導体記憶装置であって、半導体基板は、支持基板と
絶縁層と半導体層とがこの順に積層された構造を有する
ＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜の
底面は半導体層内に存在していることを特徴とするもの
である。
不揮発性半導体記憶装置は、請求項１２に記載の不揮発
性半導体記憶装置であって、半導体基板は、支持基板と
絶縁層と半導体層とがこの順に積層された構造を有する
ＳＯＩ基板の半導体層であり、第２の素子分離絶縁膜の
底面は半導体層内に存在していることを特徴とするもの
である。
【００４３】また、この発明のうち請求項１８に記載の
不揮発性半導体記憶装置は、半導体基板と、半導体基板
内にマトリクス状に形成された複数のメモリセルトラン
ジスタと、マトリクスの列ごとに形成された複数のビッ
ト線と、マトリクスの行ごとに形成された複数のワード
線と、メモリセルトランジスタを覆って形成された層間
絶縁膜とを備え、ビット線は、マトリクスの列方向に延
在して半導体基板内に形成された不純物拡散領域を有し
ており、マトリクスの列方向に延在して層間絶縁膜内に
形成され、層間絶縁膜内に形成されたプラグを介して不
純物拡散領域に接続され、不純物拡散領域よりも導電率
が高い配線をさらに備えることを特徴とするものであ
る。
不揮発性半導体記憶装置は、半導体基板と、半導体基板
内にマトリクス状に形成された複数のメモリセルトラン
ジスタと、マトリクスの列ごとに形成された複数のビッ
ト線と、マトリクスの行ごとに形成された複数のワード
線と、メモリセルトランジスタを覆って形成された層間
絶縁膜とを備え、ビット線は、マトリクスの列方向に延
在して半導体基板内に形成された不純物拡散領域を有し
ており、マトリクスの列方向に延在して層間絶縁膜内に
形成され、層間絶縁膜内に形成されたプラグを介して不
純物拡散領域に接続され、不純物拡散領域よりも導電率
が高い配線をさらに備えることを特徴とするものであ
る。
【００４４】また、この発明のうち請求項１９に記載の
不揮発性半導体記憶装置は、請求項１８に記載の不揮発
性半導体記憶装置であって、ワード線は、マトリクスの
行方向に延在して形成されており、かつ、電子を蓄積し
得るゲート絶縁膜を介して半導体基板上に形成された、
メモリセルトランジスタのゲート電極として機能する部
分を有しており、マトリクスの行方向に延在して層間絶
縁膜内に形成され、層間絶縁膜内に形成されたプラグを
介してワード線に接続され、ワード線よりも導電率が高
い配線をさらに備えることを特徴とするものである。
不揮発性半導体記憶装置は、請求項１８に記載の不揮発
性半導体記憶装置であって、ワード線は、マトリクスの
行方向に延在して形成されており、かつ、電子を蓄積し
得るゲート絶縁膜を介して半導体基板上に形成された、
メモリセルトランジスタのゲート電極として機能する部
分を有しており、マトリクスの行方向に延在して層間絶
縁膜内に形成され、層間絶縁膜内に形成されたプラグを
介してワード線に接続され、ワード線よりも導電率が高
い配線をさらに備えることを特徴とするものである。
【００４５】また、この発明のうち請求項２０に記載の
不揮発性半導体記憶装置は、半導体基板と、半導体基板
内にマトリクス状に形成された複数のメモリセルトラン
ジスタとを備え、メモリセルトランジスタは、半導体基
板の主面上に形成され、電荷を蓄積し得る電荷蓄積領域
を有するゲート絶縁膜と、ゲート絶縁膜上に形成された
ゲート電極と、半導体基板の主面内に形成されたソース
・ドレイン領域とを有し、電荷蓄積領域は、ソース・ド
レイン領域に近接するゲート絶縁膜の端部内にのみ形成
されていることを特徴とするものである。
不揮発性半導体記憶装置は、半導体基板と、半導体基板
内にマトリクス状に形成された複数のメモリセルトラン
ジスタとを備え、メモリセルトランジスタは、半導体基
板の主面上に形成され、電荷を蓄積し得る電荷蓄積領域
を有するゲート絶縁膜と、ゲート絶縁膜上に形成された
ゲート電極と、半導体基板の主面内に形成されたソース
・ドレイン領域とを有し、電荷蓄積領域は、ソース・ド
レイン領域に近接するゲート絶縁膜の端部内にのみ形成
されていることを特徴とするものである。
【００４６】
【発明の実施の形態】実施の形態１．図１は、本発明の
実施の形態１に係る不揮発性半導体記憶装置の構造を模
式的に示す上面図である。不揮発性半導体記憶装置は、
複数のメモリセルトランジスタが半導体基板内にマトリ
クス状に形成されたメモリセルアレイ部を備えており、
図１では、上記メモリセルアレイ部の一部の構造を抜き
出して示している。また図１では、ワード線の記載を省
略してある。ビット線ＢＬ（図１では符号ＢＬ０１，Ｂ
Ｌ１２，ＢＬ２３，ＢＬ３４，ＢＬ４５を付している）
は、上記マトリクスの列方向に延在して形成されてい
る。
実施の形態１に係る不揮発性半導体記憶装置の構造を模
式的に示す上面図である。不揮発性半導体記憶装置は、
複数のメモリセルトランジスタが半導体基板内にマトリ
クス状に形成されたメモリセルアレイ部を備えており、
図１では、上記メモリセルアレイ部の一部の構造を抜き
出して示している。また図１では、ワード線の記載を省
略してある。ビット線ＢＬ（図１では符号ＢＬ０１，Ｂ
Ｌ１２，ＢＬ２３，ＢＬ３４，ＢＬ４５を付している）
は、上記マトリクスの列方向に延在して形成されてい
る。
【００４７】チャネル領域ＣＨ（図１では符号ＣＨ１〜
ＣＨ４を付している）は、互いに隣接するビット線ＢＬ
同士の間で、列方向に延在して形成されている。チャネ
ル領域ＣＨ上には、ゲート電極９（図１では符号９11〜
９14，９21〜９24を付している）が形成されている。ゲ
ート電極９11〜９14及びゲート電極９21〜９24はそれぞ
れ、上記マトリクスの同一の行に属するメモリセルトラ
ンジスタのゲート電極である。また、ゲート電極９11〜
９14及びゲート電極９21〜９24はそれぞれ、上記マトリ
クスの行方向に沿って、直線状に並んで形成されてい
る。
ＣＨ４を付している）は、互いに隣接するビット線ＢＬ
同士の間で、列方向に延在して形成されている。チャネ
ル領域ＣＨ上には、ゲート電極９（図１では符号９11〜
９14，９21〜９24を付している）が形成されている。ゲ
ート電極９11〜９14及びゲート電極９21〜９24はそれぞ
れ、上記マトリクスの同一の行に属するメモリセルトラ
ンジスタのゲート電極である。また、ゲート電極９11〜
９14及びゲート電極９21〜９24はそれぞれ、上記マトリ
クスの行方向に沿って、直線状に並んで形成されてい
る。
【００４８】また、本実施の形態１に係る不揮発性半導
体記憶装置は、ゲート電極９とワード線とを互いに接続
するためのプラグ１０（図１では符号１０11〜１０14，
１０ 21〜１０24を付している）を備えている。プラグ１
０11，１０13，１０21，１０ 23は、ゲート電極９の一辺
（図１ではゲート電極９の下辺）に接して、それぞれゲ
ート電極９11，９13，９21，９23にコンタクトされてい
る。また、プラグ１０ 12，１０14，１０22，１０24は、
ゲート電極９の他辺（図１ではゲート電極９の上辺）に
接して、それぞれゲート電極９12，９14，９22，９24に
コンタクトされている。
体記憶装置は、ゲート電極９とワード線とを互いに接続
するためのプラグ１０（図１では符号１０11〜１０14，
１０ 21〜１０24を付している）を備えている。プラグ１
０11，１０13，１０21，１０ 23は、ゲート電極９の一辺
（図１ではゲート電極９の下辺）に接して、それぞれゲ
ート電極９11，９13，９21，９23にコンタクトされてい
る。また、プラグ１０ 12，１０14，１０22，１０24は、
ゲート電極９の他辺（図１ではゲート電極９の上辺）に
接して、それぞれゲート電極９12，９14，９22，９24に
コンタクトされている。
【００４９】図２は、図１に示した構造にワード線を追
加して示す上面図である。上記マトリクスの各行のワー
ド線は、２本のサブワード線ＷＬ（図２では符号ＷＬ１
ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂを付している）をそ
れぞれ有している。サブワード線ＷＬは、蛇行しながら
行方向に延在している。サブワード線ＷＬ１ａ，ＷＬ１
ｂ及びサブワード線ＷＬ２ａ，２ｂはそれぞれ、上記マ
トリクスの同一の行に属するサブワード線である。具体
的には、サブワード線ＷＬ１ａ，ＷＬ１ｂ及びゲート電
極９11〜９14は、上記マトリクスの同一の行に属し、サ
ブワード線ＷＬ２ａ，ＷＬ２ｂ及びゲート電極９21〜９
24は、上記マトリクスの同一の行に属する。サブワード
線ＷＬ１ａはプラグ１０12，１０14に接触しており、サ
ブワード線ＷＬ１ｂはプラグ１０11，１０13に接触して
おり、サブワード線ＷＬ２ａはプラグ１０22，１０24に
接触しており、サブワード線ＷＬ２ｂはプラグ１０21，
１０23に接触している。
加して示す上面図である。上記マトリクスの各行のワー
ド線は、２本のサブワード線ＷＬ（図２では符号ＷＬ１
ａ，ＷＬ１ｂ，ＷＬ２ａ，ＷＬ２ｂを付している）をそ
れぞれ有している。サブワード線ＷＬは、蛇行しながら
行方向に延在している。サブワード線ＷＬ１ａ，ＷＬ１
ｂ及びサブワード線ＷＬ２ａ，２ｂはそれぞれ、上記マ
トリクスの同一の行に属するサブワード線である。具体
的には、サブワード線ＷＬ１ａ，ＷＬ１ｂ及びゲート電
極９11〜９14は、上記マトリクスの同一の行に属し、サ
ブワード線ＷＬ２ａ，ＷＬ２ｂ及びゲート電極９21〜９
24は、上記マトリクスの同一の行に属する。サブワード
線ＷＬ１ａはプラグ１０12，１０14に接触しており、サ
ブワード線ＷＬ１ｂはプラグ１０11，１０13に接触して
おり、サブワード線ＷＬ２ａはプラグ１０22，１０24に
接触しており、サブワード線ＷＬ２ｂはプラグ１０21，
１０23に接触している。
【００５０】図３は、図２に示した線分Ａ２−Ａ２に沿
った位置に関する断面構造を示す断面図である。シリコ
ン基板１の上面内には、素子形成領域を規定するための
ＬＯＣＯＳ型の素子分離絶縁膜６（図３では符号６０
１，６１２，６２３，６３４，６４５を付している）が
選択的に形成されている。素子分離絶縁膜６との界面部
分におけるシリコン基板１内には、ｎ+型の不純物拡散
領域７（図３では符号７０１，７１２，７２３，７３
４，７４５を付している）が形成されている。不純物拡
散領域７０１，７１２，７２３，７３４，７４５はそれ
ぞれ、図１，２に示したビット線ＢＬ０１，ＢＬ１２，
ＢＬ２３，ＢＬ３４，ＢＬ４５に対応する。不純物拡散
領域７は、メモリセルトランジスタのソース・ドレイン
領域として機能する。
った位置に関する断面構造を示す断面図である。シリコ
ン基板１の上面内には、素子形成領域を規定するための
ＬＯＣＯＳ型の素子分離絶縁膜６（図３では符号６０
１，６１２，６２３，６３４，６４５を付している）が
選択的に形成されている。素子分離絶縁膜６との界面部
分におけるシリコン基板１内には、ｎ+型の不純物拡散
領域７（図３では符号７０１，７１２，７２３，７３
４，７４５を付している）が形成されている。不純物拡
散領域７０１，７１２，７２３，７３４，７４５はそれ
ぞれ、図１，２に示したビット線ＢＬ０１，ＢＬ１２，
ＢＬ２３，ＢＬ３４，ＢＬ４５に対応する。不純物拡散
領域７は、メモリセルトランジスタのソース・ドレイン
領域として機能する。
【００５１】素子形成領域内におけるシリコン基板１の
上面内には、ｐ型のチャネル領域８（図３では符号８１
〜８４を付している）が形成されている。チャネル領域
８１〜８４はそれぞれ、図１，２に示したチャネル領域
ＣＨ１〜ＣＨ４に対応する。
上面内には、ｐ型のチャネル領域８（図３では符号８１
〜８４を付している）が形成されている。チャネル領域
８１〜８４はそれぞれ、図１，２に示したチャネル領域
ＣＨ１〜ＣＨ４に対応する。
【００５２】素子形成領域内におけるシリコン基板１の
上面上には、ＯＮＯ膜５（図３では符号５11〜５14を付
している）が形成されている。ＯＮＯ膜５は、素子分離
絶縁膜６の端部上にも延在して形成されている。ＯＮＯ
膜５は、シリコン酸化膜、シリコン窒化膜、及びシリコ
ン酸化膜がこの順にシリコン基板１上に形成された３層
構造を成している。但し、シリコン窒化膜の代わりに、
シリコン酸窒化膜（ＳｉＯＮ）膜を形成してもよい。Ｏ
ＮＯ膜５は、メモリセルトランジスタのゲート絶縁膜と
して機能する。
上面上には、ＯＮＯ膜５（図３では符号５11〜５14を付
している）が形成されている。ＯＮＯ膜５は、素子分離
絶縁膜６の端部上にも延在して形成されている。ＯＮＯ
膜５は、シリコン酸化膜、シリコン窒化膜、及びシリコ
ン酸化膜がこの順にシリコン基板１上に形成された３層
構造を成している。但し、シリコン窒化膜の代わりに、
シリコン酸窒化膜（ＳｉＯＮ）膜を形成してもよい。Ｏ
ＮＯ膜５は、メモリセルトランジスタのゲート絶縁膜と
して機能する。
【００５３】また、メモリセルトランジスタを覆って、
層間絶縁膜１１が全面に形成されている。層間絶縁膜１
１上には層間絶縁膜１２が全面に形成されている。層間
絶縁膜１２上には金属配線１５１ａが形成されている。
金属配線１５１ａは図２のサブワード線ＷＬ１ａに対応
する。金属配線１５１ａは、層間絶縁膜１２内に形成さ
れたプラグ１４（図３では符号１４12，１４14を付して
いる）及び層間絶縁膜１２内に形成されたプラグ１３
（図３では符号１３12，１３14を付している）を介し
て、ゲート電極９12，９14に接続されている。プラグ１
３12及びプラグ１４ 12が図１，２のプラグ１０12に対応
し、プラグ１３14及びプラグ１４14が図１，２のプラグ
１０14に対応する。
層間絶縁膜１１が全面に形成されている。層間絶縁膜１
１上には層間絶縁膜１２が全面に形成されている。層間
絶縁膜１２上には金属配線１５１ａが形成されている。
金属配線１５１ａは図２のサブワード線ＷＬ１ａに対応
する。金属配線１５１ａは、層間絶縁膜１２内に形成さ
れたプラグ１４（図３では符号１４12，１４14を付して
いる）及び層間絶縁膜１２内に形成されたプラグ１３
（図３では符号１３12，１３14を付している）を介し
て、ゲート電極９12，９14に接続されている。プラグ１
３12及びプラグ１４ 12が図１，２のプラグ１０12に対応
し、プラグ１３14及びプラグ１４14が図１，２のプラグ
１０14に対応する。
【００５４】図４は、図２に示した線分Ａ３−Ａ３に沿
った位置に関する断面構造を示す断面図である。層間絶
縁膜１１上には金属配線１５１ｂが形成されている。金
属配線１５１ｂは図２のサブワード線ＷＬ１ｂに対応す
る。金属配線１５１ｂは、層間絶縁膜１１内に形成され
たプラグ１０11，１０13を介して、ゲート電極９11，９
13に接続されている。
った位置に関する断面構造を示す断面図である。層間絶
縁膜１１上には金属配線１５１ｂが形成されている。金
属配線１５１ｂは図２のサブワード線ＷＬ１ｂに対応す
る。金属配線１５１ｂは、層間絶縁膜１１内に形成され
たプラグ１０11，１０13を介して、ゲート電極９11，９
13に接続されている。
【００５５】金属配線１５１ａ，１５１ｂの材質はＷ，
Ａｌ，Ｃｕ，ＡｌＳｉ，Ａｇ，Ａｕ，Ｍｏ，Ｚｒ等であ
る。従って、金属配線１５１ａ，１５１ｂは、例えばポ
リサイド構造の配線よりも抵抗が低い。また、プラグ１
０，１３，１４の材質は、Ｗ，Ｃｕ，Ａｇ，Ａｕ，Ａ
ｌ，金属シリサイド，ドープトポリシリコン等である。
Ａｌ，Ｃｕ，ＡｌＳｉ，Ａｇ，Ａｕ，Ｍｏ，Ｚｒ等であ
る。従って、金属配線１５１ａ，１５１ｂは、例えばポ
リサイド構造の配線よりも抵抗が低い。また、プラグ１
０，１３，１４の材質は、Ｗ，Ｃｕ，Ａｇ，Ａｕ，Ａ
ｌ，金属シリサイド，ドープトポリシリコン等である。
【００５６】なお、以上の説明では、上記マトリクスの
各行のワード線が２本のサブワード線ＷＬを有する場合
について説明したが、サブワード線の本数は３本以上で
あってもよい。
各行のワード線が２本のサブワード線ＷＬを有する場合
について説明したが、サブワード線の本数は３本以上で
あってもよい。
【００５７】また、以上の説明では、ＬＯＣＯＳ型の素
子分離絶縁膜６が形成されている場合について説明した
が、ＳＴＩ（Shallow Trench Isolation）型の素子分離
絶縁膜６を形成してもよい。
子分離絶縁膜６が形成されている場合について説明した
が、ＳＴＩ（Shallow Trench Isolation）型の素子分離
絶縁膜６を形成してもよい。
【００５８】また、以上の説明では、金属配線１５１ａ
と金属配線１５１ｂとが異なる配線層の配線として形成
される場合について説明したが、両金属配線が互いに電
気的に分離されていれば、同一の配線層の配線として形
成してもよい。
と金属配線１５１ｂとが異なる配線層の配線として形成
される場合について説明したが、両金属配線が互いに電
気的に分離されていれば、同一の配線層の配線として形
成してもよい。
【００５９】このように本実施の形態１に係る不揮発性
半導体記憶装置によれば、メモリセルアレイのマトリク
スの各行のワード線がそれぞれ複数のサブワード線ＷＬ
を有しており、行方向に互いに隣接するメモリセルトラ
ンジスタのゲート電極９は、異なるサブワード線ＷＬに
接続されている。従って、行方向に互いに隣接するメモ
リセルトランジスタの各ゲート電極９に、異なる電圧を
個別に印加することができる。
半導体記憶装置によれば、メモリセルアレイのマトリク
スの各行のワード線がそれぞれ複数のサブワード線ＷＬ
を有しており、行方向に互いに隣接するメモリセルトラ
ンジスタのゲート電極９は、異なるサブワード線ＷＬに
接続されている。従って、行方向に互いに隣接するメモ
リセルトランジスタの各ゲート電極９に、異なる電圧を
個別に印加することができる。
【００６０】図３，４を参照して、例えばゲート電極９
11を有するメモリセルトランジスタのＢｉｔＲの記憶内
容を消去する場合を考える。この場合、サブワード線Ｗ
Ｌ１ｂに対応する金属配線１５１ｂには−６Ｖの電圧が
印加され、ビット線ＢＬ０１に対応する不純物拡散領域
７０１には０Ｖの電圧が印加され、ビット線ＢＬ１２に
対応する不純物拡散領域７１２には４Ｖの電圧が印加さ
れる。このとき、サブワード線ＷＬ１ａに対応する金属
配線１５１ａに０Ｖの電圧を印加することによって、従
来の不揮発性半導体記憶装置で問題となっていた消去時
のディスターブ不良の発生を回避することができる。ゲ
ート電極９12には０Ｖの電圧が印加されているため、シ
リコン基板１内で誘起されたホットホールは、ＯＮＯ膜
５12内へ注入されることなく、シリコン基板１側へ流れ
るからである。
11を有するメモリセルトランジスタのＢｉｔＲの記憶内
容を消去する場合を考える。この場合、サブワード線Ｗ
Ｌ１ｂに対応する金属配線１５１ｂには−６Ｖの電圧が
印加され、ビット線ＢＬ０１に対応する不純物拡散領域
７０１には０Ｖの電圧が印加され、ビット線ＢＬ１２に
対応する不純物拡散領域７１２には４Ｖの電圧が印加さ
れる。このとき、サブワード線ＷＬ１ａに対応する金属
配線１５１ａに０Ｖの電圧を印加することによって、従
来の不揮発性半導体記憶装置で問題となっていた消去時
のディスターブ不良の発生を回避することができる。ゲ
ート電極９12には０Ｖの電圧が印加されているため、シ
リコン基板１内で誘起されたホットホールは、ＯＮＯ膜
５12内へ注入されることなく、シリコン基板１側へ流れ
るからである。
【００６１】図５は、図１に対応させて、本実施の形態
１の第１の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。プラグ１０とコンタクト
されるゲート電極９の中央部分のゲート幅は、ビット線
ＢＬ上に位置するゲート電極９の端部のゲート幅よりも
広い。即ち、ゲート電極９は、プラグ１０とのコンタク
ト部分に幅広部が形成された、略＋形の上面形状を有し
ている。ゲート電極９ 11〜９14及びゲート電極９21〜９
24はそれぞれ、行方向に沿って、直線状に並んで形成さ
れている。プラグ１０は、ゲート電極９の一辺あるいは
他辺に近接してゲート電極９にコンタクトされている。
図６は、図５に示した構造にワード線を追加して示す上
面図である。サブワード線ＷＬは、蛇行しながら行方向
に延在している。本実施の形態１の第１の変形例に係る
不揮発性半導体記憶装置によれば、ゲート電極９に位置
合わせして層間絶縁膜１１，１２内にプラグ１０を形成
する際に、マスクアライメントずれのマージンが増大す
るという効果が得られる。
１の第１の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。プラグ１０とコンタクト
されるゲート電極９の中央部分のゲート幅は、ビット線
ＢＬ上に位置するゲート電極９の端部のゲート幅よりも
広い。即ち、ゲート電極９は、プラグ１０とのコンタク
ト部分に幅広部が形成された、略＋形の上面形状を有し
ている。ゲート電極９ 11〜９14及びゲート電極９21〜９
24はそれぞれ、行方向に沿って、直線状に並んで形成さ
れている。プラグ１０は、ゲート電極９の一辺あるいは
他辺に近接してゲート電極９にコンタクトされている。
図６は、図５に示した構造にワード線を追加して示す上
面図である。サブワード線ＷＬは、蛇行しながら行方向
に延在している。本実施の形態１の第１の変形例に係る
不揮発性半導体記憶装置によれば、ゲート電極９に位置
合わせして層間絶縁膜１１，１２内にプラグ１０を形成
する際に、マスクアライメントずれのマージンが増大す
るという効果が得られる。
【００６２】図７は、図１に対応させて、本実施の形態
１の第２の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。ゲート電極９は、プラグ
１０とのコンタクト部分に幅広部が形成された、略Ｔ字
形の上面形状を有している。ゲート電極９11〜９14及び
ゲート電極９21〜９24はそれぞれ、行方向に沿って、直
線状に並んで形成されている。プラグ１０は、ゲート電
極９の一辺あるいは他辺に近接してゲート電極９にコン
タクトされている。図８は、図７に示した構造にワード
線を追加して示す上面図である。サブワード線ＷＬは、
蛇行しながら行方向に延在している。本実施の形態１の
第２の変形例に係る不揮発性半導体記憶装置によれば、
ゲート電極９に位置合わせして層間絶縁膜１１，１２内
にプラグ１０を形成する際に、マスクアライメントずれ
のマージンが増大するという効果が得られる。
１の第２の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。ゲート電極９は、プラグ
１０とのコンタクト部分に幅広部が形成された、略Ｔ字
形の上面形状を有している。ゲート電極９11〜９14及び
ゲート電極９21〜９24はそれぞれ、行方向に沿って、直
線状に並んで形成されている。プラグ１０は、ゲート電
極９の一辺あるいは他辺に近接してゲート電極９にコン
タクトされている。図８は、図７に示した構造にワード
線を追加して示す上面図である。サブワード線ＷＬは、
蛇行しながら行方向に延在している。本実施の形態１の
第２の変形例に係る不揮発性半導体記憶装置によれば、
ゲート電極９に位置合わせして層間絶縁膜１１，１２内
にプラグ１０を形成する際に、マスクアライメントずれ
のマージンが増大するという効果が得られる。
【００６３】図９は、図１に対応させて、本実施の形態
１の第３の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。ゲート電極９11，９
13は、ゲート電極９12，９14に対して、０．５Ｆだけ列
方向にずれている。また、ゲート電極９21，９23は、ゲ
ート電極９22，９24に対して、０．５Ｆだけ列方向にず
れている。プラグ１０は、ゲート電極９の中央部にコン
タクトされている。図１０は、図９に示した構造にワー
ド線を追加して示す上面図である。サブワード線ＷＬ
は、蛇行しながら行方向に延在している。本実施の形態
１の第３の変形例に係る不揮発性半導体記憶装置によれ
ば、ゲート電極９に位置合わせして層間絶縁膜１１，１
２内にプラグ１０を形成する際に、マスクアライメント
ずれのマージンが増大するという効果が得られる。
１の第３の変形例に係る不揮発性半導体記憶装置の構造
を模式的に示す上面図である。ゲート電極９11，９
13は、ゲート電極９12，９14に対して、０．５Ｆだけ列
方向にずれている。また、ゲート電極９21，９23は、ゲ
ート電極９22，９24に対して、０．５Ｆだけ列方向にず
れている。プラグ１０は、ゲート電極９の中央部にコン
タクトされている。図１０は、図９に示した構造にワー
ド線を追加して示す上面図である。サブワード線ＷＬ
は、蛇行しながら行方向に延在している。本実施の形態
１の第３の変形例に係る不揮発性半導体記憶装置によれ
ば、ゲート電極９に位置合わせして層間絶縁膜１１，１
２内にプラグ１０を形成する際に、マスクアライメント
ずれのマージンが増大するという効果が得られる。
【００６４】図１１は、図１に対応させて、本実施の形
態１の第４の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。図１２は、図１１に示した構造にワード線を追
加して示す上面図である。サブワード線ＷＬは、行方向
に沿って直線状に延在している。本実施の形態１の第４
の変形例に係る不揮発性半導体記憶装置によれば、蛇行
するサブワード線ＷＬよりも直線状に延在するサブワー
ド線ＷＬの方が配線長が短くなるため、サブワード線Ｗ
Ｌにおける信号伝達の遅延時間を短縮できるという効果
が得られる。また、金属膜をパターニングしてサブワー
ド線ＷＬを形成するにあたり、仕上がり形状のばらつき
を低減できるという効果も得られる。
態１の第４の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。図１２は、図１１に示した構造にワード線を追
加して示す上面図である。サブワード線ＷＬは、行方向
に沿って直線状に延在している。本実施の形態１の第４
の変形例に係る不揮発性半導体記憶装置によれば、蛇行
するサブワード線ＷＬよりも直線状に延在するサブワー
ド線ＷＬの方が配線長が短くなるため、サブワード線Ｗ
Ｌにおける信号伝達の遅延時間を短縮できるという効果
が得られる。また、金属膜をパターニングしてサブワー
ド線ＷＬを形成するにあたり、仕上がり形状のばらつき
を低減できるという効果も得られる。
【００６５】図１３は、図１に対応させて、本実施の形
態１の第５の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。ゲート電極９は、プラグ１０とのコンタクト部
分に幅広部が形成された、略＋形の上面形状を有してい
る。プラグ１０は、ゲート電極９の一辺あるいは他辺に
近接してゲート電極９にコンタクトされている。図１４
は、図１３に示した構造にワード線を追加して示す上面
図である。サブワード線ＷＬは、行方向に沿って直線状
に延在している。本実施の形態１の第５の変形例に係る
不揮発性半導体記憶装置によれば、プラグ１０を形成す
る際にマスクアライメントずれのマージンが増大すると
いう効果が得られるとともに、サブワード線ＷＬにおけ
る信号伝達の遅延時間を短縮できるという効果も得られ
る。
態１の第５の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。ゲート電極９は、プラグ１０とのコンタクト部
分に幅広部が形成された、略＋形の上面形状を有してい
る。プラグ１０は、ゲート電極９の一辺あるいは他辺に
近接してゲート電極９にコンタクトされている。図１４
は、図１３に示した構造にワード線を追加して示す上面
図である。サブワード線ＷＬは、行方向に沿って直線状
に延在している。本実施の形態１の第５の変形例に係る
不揮発性半導体記憶装置によれば、プラグ１０を形成す
る際にマスクアライメントずれのマージンが増大すると
いう効果が得られるとともに、サブワード線ＷＬにおけ
る信号伝達の遅延時間を短縮できるという効果も得られ
る。
【００６６】図１５は、図１に対応させて、本実施の形
態１の第６の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。ゲート電極９は、プラグ１０とのコンタクト部
分に幅広部が形成された、略Ｔ字形の上面形状を有して
いる。プラグ１０は、ゲート電極９の一辺あるいは他辺
に近接してゲート電極９にコンタクトされている。図１
６は、図１５に示した構造にワード線を追加して示す上
面図である。サブワード線ＷＬは、行方向に沿って直線
状に延在している。本実施の形態１の第６の変形例に係
る不揮発性半導体記憶装置によれば、プラグ１０を形成
する際にマスクアライメントずれのマージンが増大する
という効果が得られるとともに、サブワード線ＷＬにお
ける信号伝達の遅延時間を短縮できるという効果も得ら
れる。
態１の第６の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、０．５Ｆだけ列方
向にずれている。また、ゲート電極９21，９23は、ゲー
ト電極９22，９24に対して、０．５Ｆだけ列方向にずれ
ている。ゲート電極９は、プラグ１０とのコンタクト部
分に幅広部が形成された、略Ｔ字形の上面形状を有して
いる。プラグ１０は、ゲート電極９の一辺あるいは他辺
に近接してゲート電極９にコンタクトされている。図１
６は、図１５に示した構造にワード線を追加して示す上
面図である。サブワード線ＷＬは、行方向に沿って直線
状に延在している。本実施の形態１の第６の変形例に係
る不揮発性半導体記憶装置によれば、プラグ１０を形成
する際にマスクアライメントずれのマージンが増大する
という効果が得られるとともに、サブワード線ＷＬにお
ける信号伝達の遅延時間を短縮できるという効果も得ら
れる。
【００６７】図１７は、図１に対応させて、本実施の形
態１の第７の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
プラグ１０は、ゲート電極９の中央部にコンタクトされ
ている。図１８は、図１７に示した構造にワード線を追
加して示す上面図である。サブワード線ＷＬは、行方向
に沿って直線状に延在している。本実施の形態１の第７
の変形例に係る不揮発性半導体記憶装置によれば、プラ
グ１０を形成する際にマスクアライメントずれのマージ
ンが増大するという効果が得られるとともに、サブワー
ド線ＷＬにおける信号伝達の遅延時間を短縮できるとい
う効果も得られる。
態１の第７の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
プラグ１０は、ゲート電極９の中央部にコンタクトされ
ている。図１８は、図１７に示した構造にワード線を追
加して示す上面図である。サブワード線ＷＬは、行方向
に沿って直線状に延在している。本実施の形態１の第７
の変形例に係る不揮発性半導体記憶装置によれば、プラ
グ１０を形成する際にマスクアライメントずれのマージ
ンが増大するという効果が得られるとともに、サブワー
ド線ＷＬにおける信号伝達の遅延時間を短縮できるとい
う効果も得られる。
【００６８】図１９は、図１に対応させて、本実施の形
態１の第８の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
ゲート電極９は、プラグ１０とのコンタクト部分に幅広
部が形成された、略＋形の上面形状を有している。プラ
グ１０は、ゲート電極９の中央部にコンタクトされてい
る。図２０は、図１９に示した構造にワード線を追加し
て示す上面図である。サブワード線ＷＬは、行方向に沿
って直線状に延在している。本実施の形態１の第８の変
形例に係る不揮発性半導体記憶装置によれば、プラグ１
０を形成する際にマスクアライメントずれのマージンが
さらに増大するという効果が得られるとともに、サブワ
ード線ＷＬにおける信号伝達の遅延時間を短縮できると
いう効果も得られる。
態１の第８の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
ゲート電極９は、プラグ１０とのコンタクト部分に幅広
部が形成された、略＋形の上面形状を有している。プラ
グ１０は、ゲート電極９の中央部にコンタクトされてい
る。図２０は、図１９に示した構造にワード線を追加し
て示す上面図である。サブワード線ＷＬは、行方向に沿
って直線状に延在している。本実施の形態１の第８の変
形例に係る不揮発性半導体記憶装置によれば、プラグ１
０を形成する際にマスクアライメントずれのマージンが
さらに増大するという効果が得られるとともに、サブワ
ード線ＷＬにおける信号伝達の遅延時間を短縮できると
いう効果も得られる。
【００６９】図２１は、図１に対応させて、本実施の形
態１の第９の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
ゲート電極９は、プラグ１０とのコンタクト部分に幅広
部が形成された、略Ｔ字形の上面形状を有している。プ
ラグ１０は、ゲート電極９の中央部にコンタクトされて
いる。図２２は、図２１に示した構造にワード線を追加
して示す上面図である。サブワード線ＷＬは、行方向に
沿って直線状に延在している。本実施の形態１の第９の
変形例に係る不揮発性半導体記憶装置によれば、プラグ
１０を形成する際にマスクアライメントずれのマージン
がさらに増大するという効果が得られるとともに、サブ
ワード線ＷＬにおける信号伝達の遅延時間を短縮できる
という効果も得られる。
態１の第９の変形例に係る不揮発性半導体記憶装置の構
造を模式的に示す上面図である。ゲート電極９11，９13
は、ゲート電極９12，９14に対して、１Ｆだけ列方向に
ずれている。また、ゲート電極９21，９23は、ゲート電
極９22，９24に対して、１Ｆだけ列方向にずれている。
ゲート電極９は、プラグ１０とのコンタクト部分に幅広
部が形成された、略Ｔ字形の上面形状を有している。プ
ラグ１０は、ゲート電極９の中央部にコンタクトされて
いる。図２２は、図２１に示した構造にワード線を追加
して示す上面図である。サブワード線ＷＬは、行方向に
沿って直線状に延在している。本実施の形態１の第９の
変形例に係る不揮発性半導体記憶装置によれば、プラグ
１０を形成する際にマスクアライメントずれのマージン
がさらに増大するという効果が得られるとともに、サブ
ワード線ＷＬにおける信号伝達の遅延時間を短縮できる
という効果も得られる。
【００７０】図２３は、図１に対応させて、本実施の形
態１の第１０の変形例に係る不揮発性半導体記憶装置の
構造を模式的に示す上面図である。ゲート電極９11，９
13は、ゲート電極９12，９14に対して、１Ｆだけ列方向
にずれている。また、ゲート電極９21，９23は、ゲート
電極９22，９24に対して、１Ｆだけ列方向にずれてい
る。ゲート電極９は、プラグ１０とのコンタクト部分に
幅広部が形成された、略Ｔ字形の上面形状を有してい
る。プラグ１０は、ゲート電極９の中央部にコンタクト
されている。図２４は、図２３に示した構造にワード線
を追加して示す上面図である。サブワード線ＷＬは、行
方向に沿って直線状に延在している。本実施の形態１の
第１０の変形例に係る不揮発性半導体記憶装置によれ
ば、プラグ１０を形成する際にマスクアライメントずれ
のマージンがさらに増大するという効果が得られるとと
もに、サブワード線ＷＬにおける信号伝達の遅延時間を
短縮できるという効果も得られる。
態１の第１０の変形例に係る不揮発性半導体記憶装置の
構造を模式的に示す上面図である。ゲート電極９11，９
13は、ゲート電極９12，９14に対して、１Ｆだけ列方向
にずれている。また、ゲート電極９21，９23は、ゲート
電極９22，９24に対して、１Ｆだけ列方向にずれてい
る。ゲート電極９は、プラグ１０とのコンタクト部分に
幅広部が形成された、略Ｔ字形の上面形状を有してい
る。プラグ１０は、ゲート電極９の中央部にコンタクト
されている。図２４は、図２３に示した構造にワード線
を追加して示す上面図である。サブワード線ＷＬは、行
方向に沿って直線状に延在している。本実施の形態１の
第１０の変形例に係る不揮発性半導体記憶装置によれ
ば、プラグ１０を形成する際にマスクアライメントずれ
のマージンがさらに増大するという効果が得られるとと
もに、サブワード線ＷＬにおける信号伝達の遅延時間を
短縮できるという効果も得られる。
【００７１】実施の形態２．図２５は、本発明の実施の
形態２に係る不揮発性半導体記憶装置の構造を模式的に
示す上面図である。本実施の形態２に係る不揮発性半導
体記憶装置は、従来技術の説明で述べた不揮発性半導体
記憶装置（図６１，６２参照）に加えて、金属配線ＭＬ
（図２５では符号ＭＬ０１，ＭＬ１２，ＭＬ２３，ＭＬ
３４，ＭＬ４５を付している）と、プラグ２０とをさら
に備えたものである。金属配線ＭＬは、各ビット線ＢＬ
に対応して、列方向に延在して形成されている。また、
金属配線ＭＬは、プラグ２０を介してビット線ＢＬに接
続されている。
形態２に係る不揮発性半導体記憶装置の構造を模式的に
示す上面図である。本実施の形態２に係る不揮発性半導
体記憶装置は、従来技術の説明で述べた不揮発性半導体
記憶装置（図６１，６２参照）に加えて、金属配線ＭＬ
（図２５では符号ＭＬ０１，ＭＬ１２，ＭＬ２３，ＭＬ
３４，ＭＬ４５を付している）と、プラグ２０とをさら
に備えたものである。金属配線ＭＬは、各ビット線ＢＬ
に対応して、列方向に延在して形成されている。また、
金属配線ＭＬは、プラグ２０を介してビット線ＢＬに接
続されている。
【００７２】図２６は、図２５に示した線分Ａ４−Ａ４
に沿った位置に関する断面構造を示す断面図である。図
２５のワード線ＷＬ１，ＷＬ２に対応する導電膜９は、
ドープトポリシリコン膜２５、タングステンシリサイド
膜２６、タングステンナイトライド膜２７、及びタング
ステン膜２８が、ＯＮＯ膜５上にこの順に積層された構
造を有している。ＯＮＯ膜５は、素子分離絶縁膜６上に
形成されている。ドープトポリシリコン膜２５内には、
リンやヒ素等の不純物が１×１０20／ｃｍ3以上の濃度
で導入されている。タングステンナイトライド膜２７は
バリアメタルとしての機能を有し、タングステン膜２８
とタングステンシリサイド膜２６との間での原子の相互
拡散を抑制する。タングステンシリサイド膜２６は、タ
ングステン膜２８とドープトポリシリコン膜２５とのコ
ンタクト抵抗を低減する役割を果たす。但し、タングス
テンシリサイド膜２６は省略することも可能である。
に沿った位置に関する断面構造を示す断面図である。図
２５のワード線ＷＬ１，ＷＬ２に対応する導電膜９は、
ドープトポリシリコン膜２５、タングステンシリサイド
膜２６、タングステンナイトライド膜２７、及びタング
ステン膜２８が、ＯＮＯ膜５上にこの順に積層された構
造を有している。ＯＮＯ膜５は、素子分離絶縁膜６上に
形成されている。ドープトポリシリコン膜２５内には、
リンやヒ素等の不純物が１×１０20／ｃｍ3以上の濃度
で導入されている。タングステンナイトライド膜２７は
バリアメタルとしての機能を有し、タングステン膜２８
とタングステンシリサイド膜２６との間での原子の相互
拡散を抑制する。タングステンシリサイド膜２６は、タ
ングステン膜２８とドープトポリシリコン膜２５とのコ
ンタクト抵抗を低減する役割を果たす。但し、タングス
テンシリサイド膜２６は省略することも可能である。
【００７３】導電膜９のその他の構造として、ドープト
ポリシリコン膜、タングステンナイトライド膜、及びタ
ングステン膜の積層構造や、ドープトポリシリコン膜、
チタンナイトライド膜、及びタングステン膜の積層構造
や、ドープトポリシリコン膜及びコバルトシリサイド膜
の積層構造や、ドープトポリシリコン膜及びニッケルシ
リサイド膜の積層構造や、ドープトポリシリコン膜及び
タングステンシリサイド膜の積層構造等を採用してもよ
い。
ポリシリコン膜、タングステンナイトライド膜、及びタ
ングステン膜の積層構造や、ドープトポリシリコン膜、
チタンナイトライド膜、及びタングステン膜の積層構造
や、ドープトポリシリコン膜及びコバルトシリサイド膜
の積層構造や、ドープトポリシリコン膜及びニッケルシ
リサイド膜の積層構造や、ドープトポリシリコン膜及び
タングステンシリサイド膜の積層構造等を採用してもよ
い。
【００７４】導電膜９の側面には、シリコン酸化膜２９
及びシリコン窒化膜３０から成るサイドウォールが形成
されている。シリコン酸化膜２９の比誘電率は３．９〜
４．１程度であり、シリコン窒化膜３０の比誘電率は７
〜９程度である。シリコン窒化膜３０の下にシリコン酸
化膜２９を形成することにより、不純物拡散領域７と導
電膜９とによって生じる寄生容量を低減でき、これによ
り、導電膜９における信号伝達の遅延時間を短縮するこ
とができる。
及びシリコン窒化膜３０から成るサイドウォールが形成
されている。シリコン酸化膜２９の比誘電率は３．９〜
４．１程度であり、シリコン窒化膜３０の比誘電率は７
〜９程度である。シリコン窒化膜３０の下にシリコン酸
化膜２９を形成することにより、不純物拡散領域７と導
電膜９とによって生じる寄生容量を低減でき、これによ
り、導電膜９における信号伝達の遅延時間を短縮するこ
とができる。
【００７５】シリコン基板１上には、メモリセルトラン
ジスタを覆って層間絶縁膜３１が形成されている。層間
絶縁膜３１上には、図２５の金属配線ＭＬに対応する金
属配線３２が形成されている。金属配線３２の材質は、
Ｃｕ，Ａｌ，Ａｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線
３２は不純物拡散領域７よりも導電率が高い。即ち、金
属配線３２の抵抗値は不純物拡散領域７の抵抗値よりも
小さい。金属配線３２は、層間絶縁膜３１及び素子分離
絶縁膜６内に形成されたプラグ２０を介して、不純物拡
散領域７に接続されている。プラグ２０は、ドープトポ
リシリコン膜２１、コバルトシリサイド膜２２、チタン
ナイトライド膜２３、及びタングステン膜２４がこの順
に積層された構造を有している。層間絶縁膜３１上に
は、金属配線３２を覆って層間絶縁膜３３が形成されて
いる。配線容量を低減するために、層間絶縁膜３３には
低誘電率の材質を採用することが望ましい。
ジスタを覆って層間絶縁膜３１が形成されている。層間
絶縁膜３１上には、図２５の金属配線ＭＬに対応する金
属配線３２が形成されている。金属配線３２の材質は、
Ｃｕ，Ａｌ，Ａｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線
３２は不純物拡散領域７よりも導電率が高い。即ち、金
属配線３２の抵抗値は不純物拡散領域７の抵抗値よりも
小さい。金属配線３２は、層間絶縁膜３１及び素子分離
絶縁膜６内に形成されたプラグ２０を介して、不純物拡
散領域７に接続されている。プラグ２０は、ドープトポ
リシリコン膜２１、コバルトシリサイド膜２２、チタン
ナイトライド膜２３、及びタングステン膜２４がこの順
に積層された構造を有している。層間絶縁膜３１上に
は、金属配線３２を覆って層間絶縁膜３３が形成されて
いる。配線容量を低減するために、層間絶縁膜３３には
低誘電率の材質を採用することが望ましい。
【００７６】次に、プラグ２０の形成方法について説明
する。層間絶縁膜３１を形成した後、所定の開口パター
ンを有するフォトレジストを、層間絶縁膜３１上に形成
する。次に、フォトレジスト及び導電膜９のサイドウォ
ールをエッチングマスクに用いた異方性エッチング法に
よって、不純物拡散領域７が露出するまで、層間絶縁膜
３１及び素子分離絶縁膜６を部分的にエッチングして、
コンタクトホールを形成する。層間絶縁膜３１の材質と
しては、導電膜９のサイドウォールの材質に対してエッ
チングの選択比が十分大きい材質であれば、どのような
ものを採用してもよい。但し、配線容量を低減するため
に、比誘電率が小さい材質を採用するのが望ましい。例
えば、silicon oxyfluoride，hydrogen silsesquioxane
（ＨＳＱ），fluorinated polysilicon，poly-phenylqu
inoxaline polymer，fluoro-polymide，amorphous fluo
ro carbon（ａ−Ｃ：Ｆ），methylpoly-siloxane（ＭＰ
Ｓ），poly arylene ether（ＰＡＥ），ＳｉＯＣや、空
気，ヘリウム，アルゴン，窒素等の低誘電率の絶縁性気
体を採用することが考えられる。絶縁性気体を用いる場
合は、柱状の絶縁物によって金属配線３２を機械的に支
持する。
する。層間絶縁膜３１を形成した後、所定の開口パター
ンを有するフォトレジストを、層間絶縁膜３１上に形成
する。次に、フォトレジスト及び導電膜９のサイドウォ
ールをエッチングマスクに用いた異方性エッチング法に
よって、不純物拡散領域７が露出するまで、層間絶縁膜
３１及び素子分離絶縁膜６を部分的にエッチングして、
コンタクトホールを形成する。層間絶縁膜３１の材質と
しては、導電膜９のサイドウォールの材質に対してエッ
チングの選択比が十分大きい材質であれば、どのような
ものを採用してもよい。但し、配線容量を低減するため
に、比誘電率が小さい材質を採用するのが望ましい。例
えば、silicon oxyfluoride，hydrogen silsesquioxane
（ＨＳＱ），fluorinated polysilicon，poly-phenylqu
inoxaline polymer，fluoro-polymide，amorphous fluo
ro carbon（ａ−Ｃ：Ｆ），methylpoly-siloxane（ＭＰ
Ｓ），poly arylene ether（ＰＡＥ），ＳｉＯＣや、空
気，ヘリウム，アルゴン，窒素等の低誘電率の絶縁性気
体を採用することが考えられる。絶縁性気体を用いる場
合は、柱状の絶縁物によって金属配線３２を機械的に支
持する。
【００７７】上記エッチング工程において、エッチング
条件を調整することにより、層間絶縁膜３１上に形成し
たフォトレジストが、不純物拡散領域７が露出した時点
で完全に除去されるようにすると、フォトレジストのア
ッシング工程を省略することができ、製造コストを抑え
ることができる。
条件を調整することにより、層間絶縁膜３１上に形成し
たフォトレジストが、不純物拡散領域７が露出した時点
で完全に除去されるようにすると、フォトレジストのア
ッシング工程を省略することができ、製造コストを抑え
ることができる。
【００７８】上記コンタクトホールを形成した後、コン
タクトホール内を充填するように、ドープトポリシリコ
ン膜２１、コバルトシリサイド膜２２、チタンナイトラ
イド膜２３、及びタングステン膜２４をこの順に堆積す
る。コバルトシリサイド膜２２を形成するのは、コンタ
クト抵抗を低減するためである。但し、コバルトシリサ
イド膜２２の代わりに、タングステンシリサイド膜、ニ
ッケルシリサイド膜、あるいはチタンシリサイド膜を形
成してもよい。次に、タングステン膜２４の上面が層間
絶縁膜３１の上面に揃うよう、ＣＭＰ（Chemical Mecha
nical Polishing）法によってタングステン膜２４の上
面を平坦化する。
タクトホール内を充填するように、ドープトポリシリコ
ン膜２１、コバルトシリサイド膜２２、チタンナイトラ
イド膜２３、及びタングステン膜２４をこの順に堆積す
る。コバルトシリサイド膜２２を形成するのは、コンタ
クト抵抗を低減するためである。但し、コバルトシリサ
イド膜２２の代わりに、タングステンシリサイド膜、ニ
ッケルシリサイド膜、あるいはチタンシリサイド膜を形
成してもよい。次に、タングステン膜２４の上面が層間
絶縁膜３１の上面に揃うよう、ＣＭＰ（Chemical Mecha
nical Polishing）法によってタングステン膜２４の上
面を平坦化する。
【００７９】このように本実施の形態２に係る不揮発性
半導体記憶装置によれば、半導体基板１内に形成され
た、ビット線ＢＬとして機能する比較的高抵抗の不純物
拡散領域７は、プラグ２０を介して低抵抗の金属配線３
２に接続されている。従って、従来の不揮発性半導体記
憶装置と比較してビット線ＢＬの抵抗値を下げることが
できるため、ビット線ＢＬにおける信号伝達の遅延時間
を短縮でき、全体としてメモリセルトランジスタの動作
を高速化することができる。
半導体記憶装置によれば、半導体基板１内に形成され
た、ビット線ＢＬとして機能する比較的高抵抗の不純物
拡散領域７は、プラグ２０を介して低抵抗の金属配線３
２に接続されている。従って、従来の不揮発性半導体記
憶装置と比較してビット線ＢＬの抵抗値を下げることが
できるため、ビット線ＢＬにおける信号伝達の遅延時間
を短縮でき、全体としてメモリセルトランジスタの動作
を高速化することができる。
【００８０】図２７は、本実施の形態２の第１の変形例
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第１の変形例に係る不揮
発性半導体記憶装置は、従来技術の説明で述べた不揮発
性半導体記憶装置（図６１，６２参照）に加えて、金属
配線ＭＬ（図２７では符号ＭＬ１，ＭＬ２を付してい
る）と、プラグ３５とをさらに備えたものである。金属
配線ＭＬは、各ワード線ＷＬに対応して、行方向に延在
して形成されている。また、金属配線ＭＬは、プラグ３
５を介してワード線ＷＬに接続されている。プラグ３５
は、平面視上ビット線ＢＬに重なる箇所に形成されてい
る。
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第１の変形例に係る不揮
発性半導体記憶装置は、従来技術の説明で述べた不揮発
性半導体記憶装置（図６１，６２参照）に加えて、金属
配線ＭＬ（図２７では符号ＭＬ１，ＭＬ２を付してい
る）と、プラグ３５とをさらに備えたものである。金属
配線ＭＬは、各ワード線ＷＬに対応して、行方向に延在
して形成されている。また、金属配線ＭＬは、プラグ３
５を介してワード線ＷＬに接続されている。プラグ３５
は、平面視上ビット線ＢＬに重なる箇所に形成されてい
る。
【００８１】図２８は、図２７に示した線分Ａ５−Ａ５
に沿った位置に関する断面構造を示す断面図である。シ
リコン基板１上には、メモリセルトランジスタを覆って
層間絶縁膜３６が形成されている。層間絶縁膜３６上に
は、図２７の金属配線ＭＬに対応する金属配線３９が形
成されている。金属配線３９の材質は、Ｃｕ，Ａｌ，Ａ
ｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線３９は、図２７
のワード線ＷＬに対応する導電膜９よりも導電率が高
い。即ち、金属配線３９の抵抗値は導電膜９の抵抗値よ
りも小さい。金属配線３９は、層間絶縁膜３６及びシリ
コン窒化膜３０内に形成されたプラグ３５を介して、導
電膜９に接続されている。プラグ３５は、チタンナイト
ライド等から成るバリアメタル３７と、タングステン膜
３８とによって構成されている。但し、層間絶縁膜３６
中ではタングステンの拡散係数が小さいため、バリアメ
タル３７は省略してもよい。
に沿った位置に関する断面構造を示す断面図である。シ
リコン基板１上には、メモリセルトランジスタを覆って
層間絶縁膜３６が形成されている。層間絶縁膜３６上に
は、図２７の金属配線ＭＬに対応する金属配線３９が形
成されている。金属配線３９の材質は、Ｃｕ，Ａｌ，Ａ
ｇ，Ａｕ，Ｍｏ，Ｗ等であり、金属配線３９は、図２７
のワード線ＷＬに対応する導電膜９よりも導電率が高
い。即ち、金属配線３９の抵抗値は導電膜９の抵抗値よ
りも小さい。金属配線３９は、層間絶縁膜３６及びシリ
コン窒化膜３０内に形成されたプラグ３５を介して、導
電膜９に接続されている。プラグ３５は、チタンナイト
ライド等から成るバリアメタル３７と、タングステン膜
３８とによって構成されている。但し、層間絶縁膜３６
中ではタングステンの拡散係数が小さいため、バリアメ
タル３７は省略してもよい。
【００８２】層間絶縁膜３６上には、金属配線３９を覆
って層間絶縁膜４０が形成されている。配線容量を低減
するために、層間絶縁膜３６，４０には低誘電率の材質
を採用することが望ましい。例えば、silicon oxyfluor
ide，hydrogen silsesquioxane（ＨＳＱ），fluorinate
d polysilicon，poly-phenylquinoxaline polymer，flu
oro-polymide，amorphous fluoro carbon（ａ−Ｃ：
Ｆ），methylpoly-siloxane（ＭＰＳ），poly arylene
ether（ＰＡＥ），ＳｉＯＣや、空気，ヘリウム，アル
ゴン，窒素等の低誘電率の絶縁性気体を採用することが
考えられる。層間絶縁膜３６に絶縁性気体を用いる場合
は、柱状の絶縁物によって金属配線３９を機械的に支持
する。
って層間絶縁膜４０が形成されている。配線容量を低減
するために、層間絶縁膜３６，４０には低誘電率の材質
を採用することが望ましい。例えば、silicon oxyfluor
ide，hydrogen silsesquioxane（ＨＳＱ），fluorinate
d polysilicon，poly-phenylquinoxaline polymer，flu
oro-polymide，amorphous fluoro carbon（ａ−Ｃ：
Ｆ），methylpoly-siloxane（ＭＰＳ），poly arylene
ether（ＰＡＥ），ＳｉＯＣや、空気，ヘリウム，アル
ゴン，窒素等の低誘電率の絶縁性気体を採用することが
考えられる。層間絶縁膜３６に絶縁性気体を用いる場合
は、柱状の絶縁物によって金属配線３９を機械的に支持
する。
【００８３】次に、プラグ３５の形成方法について説明
する。層間絶縁膜３６を形成した後、所定の開口パター
ンを有するフォトレジストを、層間絶縁膜３６上に形成
する。次に、フォトレジストをエッチングマスクに用い
た異方性エッチング法によって、シリコン窒化膜３０が
露出するまで、層間絶縁膜３６を部分的にエッチングす
る。次に、露出した部分のシリコン窒化膜３０を除去す
ることにより、導電膜９を露出する。これにより、層間
絶縁膜３６及びシリコン窒化膜３０内にコンタクトホー
ルが形成される。次に、コンタクトホールの側面と底面
上にバリアメタル３７を形成した後、コンタクトホール
内をタングステン膜３８によって充填する。
する。層間絶縁膜３６を形成した後、所定の開口パター
ンを有するフォトレジストを、層間絶縁膜３６上に形成
する。次に、フォトレジストをエッチングマスクに用い
た異方性エッチング法によって、シリコン窒化膜３０が
露出するまで、層間絶縁膜３６を部分的にエッチングす
る。次に、露出した部分のシリコン窒化膜３０を除去す
ることにより、導電膜９を露出する。これにより、層間
絶縁膜３６及びシリコン窒化膜３０内にコンタクトホー
ルが形成される。次に、コンタクトホールの側面と底面
上にバリアメタル３７を形成した後、コンタクトホール
内をタングステン膜３８によって充填する。
【００８４】このように本実施の形態２の第１の変形例
に係る不揮発性半導体記憶装置によれば、ワード線ＷＬ
として機能する導電膜９は、プラグ３５を介して低抵抗
の金属配線３９に接続されている。従って、従来の不揮
発性半導体記憶装置と比較してワード線ＷＬの抵抗値を
下げることができるため、ワード線ＷＬにおける信号伝
達の遅延時間を短縮でき、全体としてメモリセルトラン
ジスタの動作を高速化することができる。
に係る不揮発性半導体記憶装置によれば、ワード線ＷＬ
として機能する導電膜９は、プラグ３５を介して低抵抗
の金属配線３９に接続されている。従って、従来の不揮
発性半導体記憶装置と比較してワード線ＷＬの抵抗値を
下げることができるため、ワード線ＷＬにおける信号伝
達の遅延時間を短縮でき、全体としてメモリセルトラン
ジスタの動作を高速化することができる。
【００８５】図２９は、本実施の形態２の第２の変形例
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。また、図３０は、図２９に示した線分Ａ６
−Ａ６に沿った位置に関する断面構造を示す断面図であ
る。本実施の形態２の第２の変形例に係る不揮発性半導
体記憶装置は、図２７，２８に示した不揮発性半導体記
憶装置において、プラグ３５を、平面視上ビット線ＢＬ
に重なる箇所ではなく、平面視上チャネル領域ＣＨに重
なる箇所に形成したものである。このような構造によっ
ても、図２７，２８に示した不揮発性半導体記憶装置と
同様の効果を得ることができる。
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。また、図３０は、図２９に示した線分Ａ６
−Ａ６に沿った位置に関する断面構造を示す断面図であ
る。本実施の形態２の第２の変形例に係る不揮発性半導
体記憶装置は、図２７，２８に示した不揮発性半導体記
憶装置において、プラグ３５を、平面視上ビット線ＢＬ
に重なる箇所ではなく、平面視上チャネル領域ＣＨに重
なる箇所に形成したものである。このような構造によっ
ても、図２７，２８に示した不揮発性半導体記憶装置と
同様の効果を得ることができる。
【００８６】図３１は、本実施の形態２の第３の変形例
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第３の変形例に係る不揮
発性半導体記憶装置は、図２５に示した金属配線ＭＬ０
１，ＭＬ１２，ＭＬ２３，ＭＬ３４，ＭＬ４５及びプラ
グ２０と、図２９に示した金属配線ＭＬ１，ＭＬ２及び
プラグ３５とを、ともに形成したものである。本実施の
形態２の第３の変形例に係る不揮発性半導体記憶装置に
よれば、ビット線ＢＬにおける信号伝達の遅延時間及び
ワード線ＷＬにおける信号伝達の遅延時間を、ともに短
縮することができる。
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第３の変形例に係る不揮
発性半導体記憶装置は、図２５に示した金属配線ＭＬ０
１，ＭＬ１２，ＭＬ２３，ＭＬ３４，ＭＬ４５及びプラ
グ２０と、図２９に示した金属配線ＭＬ１，ＭＬ２及び
プラグ３５とを、ともに形成したものである。本実施の
形態２の第３の変形例に係る不揮発性半導体記憶装置に
よれば、ビット線ＢＬにおける信号伝達の遅延時間及び
ワード線ＷＬにおける信号伝達の遅延時間を、ともに短
縮することができる。
【００８７】図３２は、本実施の形態２の第４の変形例
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第４の変形例に係る不揮
発性半導体記憶装置は、図１，２に示した上記実施の形
態１に係る不揮発性半導体記憶装置に対して、本実施の
形態２に係る発明を適用したものである。図３３は、図
３２に示した構造にワード線を追加して示す上面図であ
る。本実施の形態２の第４の変形例に係る不揮発性半導
体記憶装置によれば、上記実施の形態１に係る発明によ
る効果、及び本実施の形態２に係る発明による効果を、
ともに得ることができる。
に係る不揮発性半導体記憶装置の構造を模式的に示す上
面図である。本実施の形態２の第４の変形例に係る不揮
発性半導体記憶装置は、図１，２に示した上記実施の形
態１に係る不揮発性半導体記憶装置に対して、本実施の
形態２に係る発明を適用したものである。図３３は、図
３２に示した構造にワード線を追加して示す上面図であ
る。本実施の形態２の第４の変形例に係る不揮発性半導
体記憶装置によれば、上記実施の形態１に係る発明によ
る効果、及び本実施の形態２に係る発明による効果を、
ともに得ることができる。
【００８８】実施の形態３．図３４は、本発明の実施の
形態３に係る不揮発性半導体記憶装置に関して、メモリ
セルトランジスタの構造を示す断面図である。シリコン
酸化膜から成るゲート絶縁膜５０内に、ポリシリコン膜
５１が形成されている。素子分離絶縁膜６の下には、メ
モリセルトランジスタのソース・ドレイン領域として機
能する不純物拡散領域７が形成されている。ポリシリコ
ン膜５１は、不純物拡散領域７に近接するゲート絶縁膜
５０の端部内にのみ形成されている。ポリシリコン膜５
１は、メモリセルトランジスタのフローティングゲート
として機能し、内部に電子を蓄積することができる。
形態３に係る不揮発性半導体記憶装置に関して、メモリ
セルトランジスタの構造を示す断面図である。シリコン
酸化膜から成るゲート絶縁膜５０内に、ポリシリコン膜
５１が形成されている。素子分離絶縁膜６の下には、メ
モリセルトランジスタのソース・ドレイン領域として機
能する不純物拡散領域７が形成されている。ポリシリコ
ン膜５１は、不純物拡散領域７に近接するゲート絶縁膜
５０の端部内にのみ形成されている。ポリシリコン膜５
１は、メモリセルトランジスタのフローティングゲート
として機能し、内部に電子を蓄積することができる。
【００８９】書き込みは、ホットエレクトロンを、ポリ
シリコン膜５１内に注入することによって行われる。消
去は、バンド間トンネル電流によって誘起されたホット
ホールを、ポリシリコン膜５１内に注入することによっ
て行われる。読み出しは、ドレイン電流又はドレイン電
圧をモニタすることにより、ポリシリコン膜５１内の電
子の有無に起因するしきい値電圧の高低を検出すること
によって行われる。
シリコン膜５１内に注入することによって行われる。消
去は、バンド間トンネル電流によって誘起されたホット
ホールを、ポリシリコン膜５１内に注入することによっ
て行われる。読み出しは、ドレイン電流又はドレイン電
圧をモニタすることにより、ポリシリコン膜５１内の電
子の有無に起因するしきい値電圧の高低を検出すること
によって行われる。
【００９０】このように本実施の形態３に係る不揮発性
半導体記憶装置によれば、内部に電子を蓄積し得るポリ
シリコン膜５１が、ゲート絶縁膜５０の端部内にのみ形
成されている。また、ゲート絶縁膜５０は、ＯＮＯ膜５
のシリコン窒化膜よりもトラップ密度が低いシリコン酸
化膜によって形成されている。従って、メモリセルトラ
ンジスタが繰り返し動作されたとしても、電子のホッピ
ングに起因するＷＩＮＤＯＷの縮小化は生じにくいた
め、メモリセルトランジスタの記憶内容を正確に読み出
すことができる。
半導体記憶装置によれば、内部に電子を蓄積し得るポリ
シリコン膜５１が、ゲート絶縁膜５０の端部内にのみ形
成されている。また、ゲート絶縁膜５０は、ＯＮＯ膜５
のシリコン窒化膜よりもトラップ密度が低いシリコン酸
化膜によって形成されている。従って、メモリセルトラ
ンジスタが繰り返し動作されたとしても、電子のホッピ
ングに起因するＷＩＮＤＯＷの縮小化は生じにくいた
め、メモリセルトランジスタの記憶内容を正確に読み出
すことができる。
【００９１】図３５は、本実施の形態３の第１の変形例
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第１の変形例に係る不揮発性半導体記憶装置は、図
３，４に示した上記実施の形態１に係る不揮発性半導体
記憶装置に対して、本実施の形態３に係る発明を適用し
たものである。本実施の形態３の第１の変形例に係る不
揮発性半導体記憶装置によれば、上記実施の形態１に係
る発明による効果、及び本実施の形態３に係る発明によ
る効果を、ともに得ることができる。
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第１の変形例に係る不揮発性半導体記憶装置は、図
３，４に示した上記実施の形態１に係る不揮発性半導体
記憶装置に対して、本実施の形態３に係る発明を適用し
たものである。本実施の形態３の第１の変形例に係る不
揮発性半導体記憶装置によれば、上記実施の形態１に係
る発明による効果、及び本実施の形態３に係る発明によ
る効果を、ともに得ることができる。
【００９２】図３６は、本実施の形態３の第２の変形例
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第２の変形例に係る不揮発性半導体記憶装置は、図３
４のポリシリコン膜５１の代わりに、ゲート絶縁膜５２
の端部内にドット状の複数のシリコン５３を形成したも
のである。シリコン５３は、フローティングゲートとし
て機能して電荷を蓄積する。ゲート絶縁膜５２はシリコ
ン酸化膜によって形成されている。なお、図３６では、
ゲート絶縁膜５２の端部内に４個のシリコン５３が形成
されている場合の例を示したが、形成されるシリコン５
３の個数はこれに限定されるものではない。また、シリ
コン５３の代わりに、窒化シリコンあるいは酸窒化シリ
コン（ＳｉＯＮ）を形成してもよい。
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第２の変形例に係る不揮発性半導体記憶装置は、図３
４のポリシリコン膜５１の代わりに、ゲート絶縁膜５２
の端部内にドット状の複数のシリコン５３を形成したも
のである。シリコン５３は、フローティングゲートとし
て機能して電荷を蓄積する。ゲート絶縁膜５２はシリコ
ン酸化膜によって形成されている。なお、図３６では、
ゲート絶縁膜５２の端部内に４個のシリコン５３が形成
されている場合の例を示したが、形成されるシリコン５
３の個数はこれに限定されるものではない。また、シリ
コン５３の代わりに、窒化シリコンあるいは酸窒化シリ
コン（ＳｉＯＮ）を形成してもよい。
【００９３】図３７は、本実施の形態３の第３の変形例
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第３の変形例に係る不揮発性半導体記憶装置は、図３
６に示した不揮発性半導体記憶装置において、シリコン
酸化膜から成るゲート絶縁膜５４の端部内に、シリコン
５３を２層に形成したものである。
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第３の変形例に係る不揮発性半導体記憶装置は、図３
６に示した不揮発性半導体記憶装置において、シリコン
酸化膜から成るゲート絶縁膜５４の端部内に、シリコン
５３を２層に形成したものである。
【００９４】図３８は、本実施の形態３の第４の変形例
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第４の変形例に係る不揮発性半導体記憶装置は、図３
４のポリシリコン膜５１の代わりに、シリコン酸化膜か
ら成るゲート絶縁膜５５の端部内に、シリコン窒化膜５
６を形成したものである。但し、シリコン窒化膜５６の
代わりに、シリコン酸窒化膜を形成してもよい。ポリシ
リコン５１やシリコン５３とは異なり、シリコン窒化膜
５６（あるいはシリコン酸窒化膜）は、トラップに電荷
を蓄積する。
に係る不揮発性半導体記憶装置に関して、メモリセルト
ランジスタの構造を示す断面図である。本実施の形態３
の第４の変形例に係る不揮発性半導体記憶装置は、図３
４のポリシリコン膜５１の代わりに、シリコン酸化膜か
ら成るゲート絶縁膜５５の端部内に、シリコン窒化膜５
６を形成したものである。但し、シリコン窒化膜５６の
代わりに、シリコン酸窒化膜を形成してもよい。ポリシ
リコン５１やシリコン５３とは異なり、シリコン窒化膜
５６（あるいはシリコン酸窒化膜）は、トラップに電荷
を蓄積する。
【００９５】本実施の形態３の第２〜第４の変形例に係
る不揮発性半導体記憶装置によっても、ＷＩＮＤＯＷの
縮小化を抑制できるという上記と同様の効果を得ること
ができる。
る不揮発性半導体記憶装置によっても、ＷＩＮＤＯＷの
縮小化を抑制できるという上記と同様の効果を得ること
ができる。
【００９６】図３９，４０は、図３６に示したゲート絶
縁膜５２の形成方法を工程順に示す断面図である。図３
９を参照して、まず、シリコン基板１内に、素子分離絶
縁膜６、不純物拡散領域７、及びチャネル領域８を形成
する。次に、シリコン酸化膜５７、アモルファスシリコ
ン膜５８、及びシリコン酸化膜５９を、この順に全面に
形成する。次に、シリコン窒化膜をシリコン酸化膜５９
上に全面に形成した後、そのシリコン窒化膜をパターニ
ングすることにより、シリコン窒化膜６０を形成する。
縁膜５２の形成方法を工程順に示す断面図である。図３
９を参照して、まず、シリコン基板１内に、素子分離絶
縁膜６、不純物拡散領域７、及びチャネル領域８を形成
する。次に、シリコン酸化膜５７、アモルファスシリコ
ン膜５８、及びシリコン酸化膜５９を、この順に全面に
形成する。次に、シリコン窒化膜をシリコン酸化膜５９
上に全面に形成した後、そのシリコン窒化膜をパターニ
ングすることにより、シリコン窒化膜６０を形成する。
【００９７】図４０を参照して、次に、酸化雰囲気内で
アモルファスシリコン膜５８を酸化する。酸化剤は、シ
リコン酸化膜５９中を拡散してアモルファスシリコン膜
５８に到達し、アモルファスシリコン膜５８を酸化す
る。このとき、シリコン窒化膜６０の下方に位置する部
分のアモルファスシリコン膜５８には酸化剤が到達しな
いため、その部分のアモルファスシリコン膜５８は酸化
されずに、シリコン５３として残る。その後、シリコン
窒化膜６０を除去する。
アモルファスシリコン膜５８を酸化する。酸化剤は、シ
リコン酸化膜５９中を拡散してアモルファスシリコン膜
５８に到達し、アモルファスシリコン膜５８を酸化す
る。このとき、シリコン窒化膜６０の下方に位置する部
分のアモルファスシリコン膜５８には酸化剤が到達しな
いため、その部分のアモルファスシリコン膜５８は酸化
されずに、シリコン５３として残る。その後、シリコン
窒化膜６０を除去する。
【００９８】図４１，４２は、図３７に示したゲート絶
縁膜５４の形成方法を工程順に示す断面図である。図４
１を参照して、まず、シリコン基板１内に、素子分離絶
縁膜６、不純物拡散領域７、及びチャネル領域８を形成
する。次に、シリコン酸化膜５７、アモルファスシリコ
ン膜５８、及びシリコン酸化膜５９を、この順に全面に
形成する。次に、ドット状のシリコン６１をシリコン酸
化膜５９上に全面に堆積した後、不要部分のシリコン６
１をパターニングによって除去する。
縁膜５４の形成方法を工程順に示す断面図である。図４
１を参照して、まず、シリコン基板１内に、素子分離絶
縁膜６、不純物拡散領域７、及びチャネル領域８を形成
する。次に、シリコン酸化膜５７、アモルファスシリコ
ン膜５８、及びシリコン酸化膜５９を、この順に全面に
形成する。次に、ドット状のシリコン６１をシリコン酸
化膜５９上に全面に堆積した後、不要部分のシリコン６
１をパターニングによって除去する。
【００９９】図４２を参照して、次に、酸化雰囲気内
で、アモルファスシリコン膜５８を酸化する。上記の通
り、酸化剤は、シリコン酸化膜５９中を拡散してアモル
ファスシリコン膜５８に到達し、アモルファスシリコン
膜５８を酸化する。このとき、シリコン６１の下方に位
置する部分のアモルファスシリコン膜５８には酸化剤が
到達しないため、その部分のアモルファスシリコン膜５
８は酸化されずに、シリコン５３として残る。また、シ
リコン６１は、表面が酸化されてシリコン５３となる。
その後、シリコン酸化膜を全面に堆積することにより、
シリコン酸化膜６２が形成される。
で、アモルファスシリコン膜５８を酸化する。上記の通
り、酸化剤は、シリコン酸化膜５９中を拡散してアモル
ファスシリコン膜５８に到達し、アモルファスシリコン
膜５８を酸化する。このとき、シリコン６１の下方に位
置する部分のアモルファスシリコン膜５８には酸化剤が
到達しないため、その部分のアモルファスシリコン膜５
８は酸化されずに、シリコン５３として残る。また、シ
リコン６１は、表面が酸化されてシリコン５３となる。
その後、シリコン酸化膜を全面に堆積することにより、
シリコン酸化膜６２が形成される。
【０１００】実施の形態４．図４３は、本発明の実施の
形態４に係る不揮発性半導体記憶装置の全体構成を示す
ブロック図である。メモリセルアレイ部７０には、複数
のメモリセルがマトリクス状に配置されている。図４３
に示したメモリセルＭＣm ・ even及びメモリセルＭＣm ・
oddは、マトリクスの同一行に属し、かつ、行方向に互
いに隣接するメモリセルである。メモリセルＭＣm ・ even
にはサブワード線ＷＬm(even)が接続されており、メモ
リセルＭＣm ・ oddにはサブワード線ＷＬm(odd)が接続さ
れている。また、メモリセルＭＣm ・ evenにはビット線Ｂ
Ｌn-1，ＢＬnが接続されており、メモリセルＭＣm ・ odd
にはビット線ＢＬn，ＢＬn+1が接続されている。サブワ
ード線ＷＬm(even)，ＷＬm(odd)は行ドライバ７２に接
続されており、ビット線ＢＬn-1，ＢＬn，ＢＬn+1はビ
ット検知回路７３に接続されている。ビット検知回路７
３は、周知のセンスアンプ等によって構成されている。
また、行ドライバ７２には行デコーダ７１が接続されて
いる。
形態４に係る不揮発性半導体記憶装置の全体構成を示す
ブロック図である。メモリセルアレイ部７０には、複数
のメモリセルがマトリクス状に配置されている。図４３
に示したメモリセルＭＣm ・ even及びメモリセルＭＣm ・
oddは、マトリクスの同一行に属し、かつ、行方向に互
いに隣接するメモリセルである。メモリセルＭＣm ・ even
にはサブワード線ＷＬm(even)が接続されており、メモ
リセルＭＣm ・ oddにはサブワード線ＷＬm(odd)が接続さ
れている。また、メモリセルＭＣm ・ evenにはビット線Ｂ
Ｌn-1，ＢＬnが接続されており、メモリセルＭＣm ・ odd
にはビット線ＢＬn，ＢＬn+1が接続されている。サブワ
ード線ＷＬm(even)，ＷＬm(odd)は行ドライバ７２に接
続されており、ビット線ＢＬn-1，ＢＬn，ＢＬn+1はビ
ット検知回路７３に接続されている。ビット検知回路７
３は、周知のセンスアンプ等によって構成されている。
また、行ドライバ７２には行デコーダ７１が接続されて
いる。
【０１０１】行デコーダ７１には、パリティチェック回
路８１が接続されている。パリティチェック回路８１
は、列アドレスのパリティ（偶奇性）を検出して、その
検出結果であるパリティ検出信号ＰＳを行デコーダ７１
（あるいは行ドライバ７２）に与えるものである。本実
施の形態４に係る不揮発性半導体記憶装置においては、
同一の行アドレスが与えられる２本のサブワード線ＷＬ
m(even)，ＷＬm(odd)がメモリセルアレイ部７０に設け
られていること、及び、パリティ検出信号ＰＳに基づい
て、サブワード線ＷＬm(even)及びサブワード線ＷＬ
m(odd)のいずれか一方が選択されることが特徴である。
路８１が接続されている。パリティチェック回路８１
は、列アドレスのパリティ（偶奇性）を検出して、その
検出結果であるパリティ検出信号ＰＳを行デコーダ７１
（あるいは行ドライバ７２）に与えるものである。本実
施の形態４に係る不揮発性半導体記憶装置においては、
同一の行アドレスが与えられる２本のサブワード線ＷＬ
m(even)，ＷＬm(odd)がメモリセルアレイ部７０に設け
られていること、及び、パリティ検出信号ＰＳに基づい
て、サブワード線ＷＬm(even)及びサブワード線ＷＬ
m(odd)のいずれか一方が選択されることが特徴である。
【０１０２】行アドレスバッファ７８及び列アドレスバ
ッファ７９は、外部からアドレス端子に入力された２進
のＮビットの外部アドレス信号ＡiをＮ組の内部アドレ
ス信号ａi，ａiバーに変換し、その内部アドレス信号ａ
i，ａiバーをそれぞれ行デコーダ７１及び列デコーダ７
４に入力する。記憶容量が大きくなるとアドレス端子数
が増大するため、パッケージが大型化するという問題が
生じる。これを解決する目的で提案されているのが、ア
ドレス信号多重化方式である。これは、１個のアドレス
端子を行系と列系とで兼用し、２個の外部同期クロック
ＲＡＳバー及びＣＡＳバーを時系列的に与えることによ
り、時分割で使い分ける方式である。ＮＲＯＭのチップ
は、メインメモリ用等として一つのメモリシステム内で
多数使用されることが多い。従って、パッケージの小型
化はそのままシステム全体の小型化につながる。従っ
て、特に携帯機器等に搭載されるメモリでは、アドレス
信号多重化方式が採用されている。
ッファ７９は、外部からアドレス端子に入力された２進
のＮビットの外部アドレス信号ＡiをＮ組の内部アドレ
ス信号ａi，ａiバーに変換し、その内部アドレス信号ａ
i，ａiバーをそれぞれ行デコーダ７１及び列デコーダ７
４に入力する。記憶容量が大きくなるとアドレス端子数
が増大するため、パッケージが大型化するという問題が
生じる。これを解決する目的で提案されているのが、ア
ドレス信号多重化方式である。これは、１個のアドレス
端子を行系と列系とで兼用し、２個の外部同期クロック
ＲＡＳバー及びＣＡＳバーを時系列的に与えることによ
り、時分割で使い分ける方式である。ＮＲＯＭのチップ
は、メインメモリ用等として一つのメモリシステム内で
多数使用されることが多い。従って、パッケージの小型
化はそのままシステム全体の小型化につながる。従っ
て、特に携帯機器等に搭載されるメモリでは、アドレス
信号多重化方式が採用されている。
【０１０３】以下、アドレス信号多重化方式による動作
について説明する。外部アドレス信号Ａiは、まずＲＡ
Ｓバーに同期して行アドレスバッファ７８内に取り込ま
れ、内部アドレス信号（行アドレス信号）ａi，ａiバー
に変換されて、行デコーダ７１に送られる。行デコーダ
７１は、行アドレス信号ａi，ａiバーに基づいて、メモ
リセルアレイ部７０の複数の行の中から１つの行（ここ
では行ＷＬmとする）を選択する。
について説明する。外部アドレス信号Ａiは、まずＲＡ
Ｓバーに同期して行アドレスバッファ７８内に取り込ま
れ、内部アドレス信号（行アドレス信号）ａi，ａiバー
に変換されて、行デコーダ７１に送られる。行デコーダ
７１は、行アドレス信号ａi，ａiバーに基づいて、メモ
リセルアレイ部７０の複数の行の中から１つの行（ここ
では行ＷＬmとする）を選択する。
【０１０４】行アドレスバッファ７８において外部アド
レス信号Ａiのラッチが完了すると、ラッチ完了信号Ｌ
ＣＨが行アドレスバッファ７８から列アドレスバッファ
７９に入力され、列アドレスバッファ７９に外部アドレ
ス信号Ａiが取り込まれる。取り込まれた外部アドレス
信号Ａiは内部アドレス信号（列アドレス信号）ａi，ａ
iバーに変換された後、列デコーダ７４、ＡＴＤ（Addre
ss Transition Detector）回路８２、及びパリティチェ
ック回路８１に送られる。列デコーダ７４は、列アドレ
ス信号ａi，ａiバーに基づいて、メモリセルアレイ部７
０の複数の列の中から１つの列を選択する。
レス信号Ａiのラッチが完了すると、ラッチ完了信号Ｌ
ＣＨが行アドレスバッファ７８から列アドレスバッファ
７９に入力され、列アドレスバッファ７９に外部アドレ
ス信号Ａiが取り込まれる。取り込まれた外部アドレス
信号Ａiは内部アドレス信号（列アドレス信号）ａi，ａ
iバーに変換された後、列デコーダ７４、ＡＴＤ（Addre
ss Transition Detector）回路８２、及びパリティチェ
ック回路８１に送られる。列デコーダ７４は、列アドレ
ス信号ａi，ａiバーに基づいて、メモリセルアレイ部７
０の複数の列の中から１つの列を選択する。
【０１０５】パリティチェック回路８１は、例えば、列
アドレス信号ａi，ａiバーのＬＳＢ（Least Significan
t Bit）に基づいてそのパリティを検出し、その検出結
果であるパリティ検出信号ＰＳを行デコーダ７１に入力
する。行デコーダ７１は、すでに選択されている行ＷＬ
mに含まれる２本のサブワード線ＷＬm(even)，ＷＬm(
odd)の中から、パリティ検出信号ＰＳに基づいて１つの
サブワード線（厳密には、そのサブワード線に対応する
論理ゲート）を選択する。具体的には、パリティ検出信
号ＰＳの内容が「偶数」である場合はＷＬm(even)が選
択され、「奇数」である場合はＷＬm(odd)が選択され
る。例えばサブワード線ＷＬm(even)に対応する論理ゲ
ートが選択された場合は、それに接続された行ドライバ
７２が活性化され、対応するサブワード線ＷＬm(even)
に所定の電圧が印加される。
アドレス信号ａi，ａiバーのＬＳＢ（Least Significan
t Bit）に基づいてそのパリティを検出し、その検出結
果であるパリティ検出信号ＰＳを行デコーダ７１に入力
する。行デコーダ７１は、すでに選択されている行ＷＬ
mに含まれる２本のサブワード線ＷＬm(even)，ＷＬm(
odd)の中から、パリティ検出信号ＰＳに基づいて１つの
サブワード線（厳密には、そのサブワード線に対応する
論理ゲート）を選択する。具体的には、パリティ検出信
号ＰＳの内容が「偶数」である場合はＷＬm(even)が選
択され、「奇数」である場合はＷＬm(odd)が選択され
る。例えばサブワード線ＷＬm(even)に対応する論理ゲ
ートが選択された場合は、それに接続された行ドライバ
７２が活性化され、対応するサブワード線ＷＬm(even)
に所定の電圧が印加される。
【０１０６】また、ラッチ完了信号ＬＣＨが入力された
以降であれば、列アドレスバッファ７９はＣＡＳバーに
規制されずに列アドレス信号をいつでも受け付けること
ができる。ＲＡＳバーが入力されてから一定時間が経過
した時点でのアドレス信号が有効な列アドレス信号とみ
なされて、ＣＡＳバーに規制されずに列デコーダ７４が
選択され、信号は出力バッファ７６に送られる。この最
終段ではじめてＣＡＳバーに同期をとられて、Ｄｏｕｔ
R，ＤｏｕｔLが出力される。ここで、Ｄｏｕｔ R，Ｄｏ
ｕｔLはそれぞれ、各アドレスのメモリセルのｂｉｔ
Ｒ，ｂｉｔＬの情報を意味している。
以降であれば、列アドレスバッファ７９はＣＡＳバーに
規制されずに列アドレス信号をいつでも受け付けること
ができる。ＲＡＳバーが入力されてから一定時間が経過
した時点でのアドレス信号が有効な列アドレス信号とみ
なされて、ＣＡＳバーに規制されずに列デコーダ７４が
選択され、信号は出力バッファ７６に送られる。この最
終段ではじめてＣＡＳバーに同期をとられて、Ｄｏｕｔ
R，ＤｏｕｔLが出力される。ここで、Ｄｏｕｔ R，Ｄｏ
ｕｔLはそれぞれ、各アドレスのメモリセルのｂｉｔ
Ｒ，ｂｉｔＬの情報を意味している。
【０１０７】従って、列系回路の初段でＣＡＳバーと同
期をとるために要する時間を無くすことができるため、
その分だけ列アドレス信号が印加されてからデータが出
力されるまでのアクセス時間を短くすることができる。
ＣＡＳバーの機能は列ラッチ信号を印加して列アドレス
信号をラッチするだけであり、また、ＣＡＳバーの制御
は最終段で行われるので、アクセス時間には直接影響は
与えない。但し、列アドレス信号が遷移したことを検出
するためのＡＴＤ回路８２が必要になり、このＡＴＤ回
路８２からの出力パルスＥＱバーが列系回路を制御す
る。列アドレス信号が変わるたびにＥＱバーが発生す
る。このパルスに基づいて発生された各種のパルスで列
系回路が制御される。ＡＮＤ回路８３は、パルスＥＱバ
ーとバッファ７７から出力されるセル増幅完了信号ＹＥ
とを入力し、その出力信号ＣＹによって列ドライバ７５
の動作を開始させる。
期をとるために要する時間を無くすことができるため、
その分だけ列アドレス信号が印加されてからデータが出
力されるまでのアクセス時間を短くすることができる。
ＣＡＳバーの機能は列ラッチ信号を印加して列アドレス
信号をラッチするだけであり、また、ＣＡＳバーの制御
は最終段で行われるので、アクセス時間には直接影響は
与えない。但し、列アドレス信号が遷移したことを検出
するためのＡＴＤ回路８２が必要になり、このＡＴＤ回
路８２からの出力パルスＥＱバーが列系回路を制御す
る。列アドレス信号が変わるたびにＥＱバーが発生す
る。このパルスに基づいて発生された各種のパルスで列
系回路が制御される。ＡＮＤ回路８３は、パルスＥＱバ
ーとバッファ７７から出力されるセル増幅完了信号ＹＥ
とを入力し、その出力信号ＣＹによって列ドライバ７５
の動作を開始させる。
【０１０８】このように本実施の形態４に係る不揮発性
半導体記憶装置によれば、パリティチェック回路８１に
よって列アドレス信号のパリティが検出され、その検出
結果であるパリティ検出信号ＰＳに基づいて、サブワー
ド線ＷＬm(even)及びサブワード線ＷＬm(odd)のいずれ
か一方が選択される。これにより、上記実施の形態１に
係る不揮発性半導体記憶装置におけるサブワード線の選
択動作を実現することが可能となる。
半導体記憶装置によれば、パリティチェック回路８１に
よって列アドレス信号のパリティが検出され、その検出
結果であるパリティ検出信号ＰＳに基づいて、サブワー
ド線ＷＬm(even)及びサブワード線ＷＬm(odd)のいずれ
か一方が選択される。これにより、上記実施の形態１に
係る不揮発性半導体記憶装置におけるサブワード線の選
択動作を実現することが可能となる。
【０１０９】実施の形態５．図４４は、本発明の実施の
形態５に係る不揮発性半導体記憶装置の構造を示す断面
図である。メモリセルアレイ部において、図６２に示し
た従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ型
の素子分離絶縁膜１０６の代わりに、ＳＴＩ（Shallow
Trench Isolation）６ｓ１が形成されている。ＳＴＩ６
ｓ１との界面部分におけるシリコン基板１内には、ビッ
ト線ＢＬとして機能するｎ+型の不純物拡散領域７が形
成されている。また、メモリセルアレイ部と周辺回路部
との境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ
２が形成されている。なお、図４４には示されていない
が、周辺回路部の素子分離絶縁膜もＳＴＩであり、その
深さはＳＴＩ６ｓ１あるいはＳＴＩ６ｓ２の深さと同一
である。
形態５に係る不揮発性半導体記憶装置の構造を示す断面
図である。メモリセルアレイ部において、図６２に示し
た従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ型
の素子分離絶縁膜１０６の代わりに、ＳＴＩ（Shallow
Trench Isolation）６ｓ１が形成されている。ＳＴＩ６
ｓ１との界面部分におけるシリコン基板１内には、ビッ
ト線ＢＬとして機能するｎ+型の不純物拡散領域７が形
成されている。また、メモリセルアレイ部と周辺回路部
との境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ
２が形成されている。なお、図４４には示されていない
が、周辺回路部の素子分離絶縁膜もＳＴＩであり、その
深さはＳＴＩ６ｓ１あるいはＳＴＩ６ｓ２の深さと同一
である。
【０１１０】また、メモリセルアレイ部におけるシリコ
ン基板１内には、いずれもｐ型のパンチスルーストッパ
層９０ａ及びチャネルストッパ層９１ａが形成されてい
る。パンチスルーストッパ層９０ａは、ＭＯＳトランジ
スタのソース−ドレイン間のパンチスルーを防止するた
めに形成されている。チャネルストッパ層９１ａは、素
子間リークを防止するために、寄生ＭＯＳトランジスタ
のしきい値電圧を上げることを目的として形成されてい
る。
ン基板１内には、いずれもｐ型のパンチスルーストッパ
層９０ａ及びチャネルストッパ層９１ａが形成されてい
る。パンチスルーストッパ層９０ａは、ＭＯＳトランジ
スタのソース−ドレイン間のパンチスルーを防止するた
めに形成されている。チャネルストッパ層９１ａは、素
子間リークを防止するために、寄生ＭＯＳトランジスタ
のしきい値電圧を上げることを目的として形成されてい
る。
【０１１１】また、周辺回路部におけるシリコン基板１
内には、パンチスルーストッパ層９０ｂ及びチャネルス
トッパ層９１ｂが形成されている。これらの層の導電型
は、Ｐ型ＭＯＳトランジスタが形成されている領域内で
はｎ型であり、Ｎ型ＭＯＳトランジスタが形成されてい
る領域内ではｐ型である。
内には、パンチスルーストッパ層９０ｂ及びチャネルス
トッパ層９１ｂが形成されている。これらの層の導電型
は、Ｐ型ＭＯＳトランジスタが形成されている領域内で
はｎ型であり、Ｎ型ＭＯＳトランジスタが形成されてい
る領域内ではｐ型である。
【０１１２】図４４では、パンチスルーストッパ層９０
ａの形成深さとパンチスルーストッパ層９０ｂの形成深
さとが同一であり、チャネルストッパ層９１ａの形成深
さとチャネルストッパ層９１ｂの形成深さとが同一であ
る場合の例を示しているが、各層の形成深さは必ずしも
同一である必要はない。例えば、メモリセルアレイ部に
おけるパンチスルーストッパ層９０ａ及びチャネルスト
ッパ層９１ａを、周辺回路部におけるパンチスルースト
ッパ層９０ｂ及びチャネルストッパ層９１ｂよりも浅く
形成してもよい。
ａの形成深さとパンチスルーストッパ層９０ｂの形成深
さとが同一であり、チャネルストッパ層９１ａの形成深
さとチャネルストッパ層９１ｂの形成深さとが同一であ
る場合の例を示しているが、各層の形成深さは必ずしも
同一である必要はない。例えば、メモリセルアレイ部に
おけるパンチスルーストッパ層９０ａ及びチャネルスト
ッパ層９１ａを、周辺回路部におけるパンチスルースト
ッパ層９０ｂ及びチャネルストッパ層９１ｂよりも浅く
形成してもよい。
【０１１３】周辺回路部との境界部分におけるメモリセ
ルアレイ部の端部には、ダミーセルが形成されている。
パターンの疎密格差が大きい領域では、転写工程や加工
工程時に、その疎密格差に起因して仕上がり形状のばら
つきが大きくなる。周辺回路部とメモリセルアレイ部と
の境界部分は、パターンの疎密格差が大きい領域であ
る。従って、周辺回路部との境界部分にダミーセルを形
成することにより、通常のメモリセルの仕上がり形状が
上記疎密格差の影響を受けることを回避することができ
る。ここで、ダミーセルのチャネル長Ｌｄを通常のメモ
リセルのチャネル長Ｌｍよりも短くすることにより、ダ
ミーセルの占有面積を縮小して集積度を高めることがで
きる。
ルアレイ部の端部には、ダミーセルが形成されている。
パターンの疎密格差が大きい領域では、転写工程や加工
工程時に、その疎密格差に起因して仕上がり形状のばら
つきが大きくなる。周辺回路部とメモリセルアレイ部と
の境界部分は、パターンの疎密格差が大きい領域であ
る。従って、周辺回路部との境界部分にダミーセルを形
成することにより、通常のメモリセルの仕上がり形状が
上記疎密格差の影響を受けることを回避することができ
る。ここで、ダミーセルのチャネル長Ｌｄを通常のメモ
リセルのチャネル長Ｌｍよりも短くすることにより、ダ
ミーセルの占有面積を縮小して集積度を高めることがで
きる。
【０１１４】このように本実施の形態５に係る不揮発性
半導体記憶装置によれば、メモリセルアレイ部におい
て、従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ
型の素子分離絶縁膜１０６の代わりに、ＳＴＩ６ｓ１が
形成されている。一般的にＳＴＩはＬＯＣＯＳよりもバ
ーズビークが小さい。そのため、素子分離絶縁膜にＳＴ
Ｉ６ｓ１を採用することにより、バーズビークの占有面
積が縮小する分だけ、集積度を高めることができる。
半導体記憶装置によれば、メモリセルアレイ部におい
て、従来の不揮発性半導体記憶装置におけるＬＯＣＯＳ
型の素子分離絶縁膜１０６の代わりに、ＳＴＩ６ｓ１が
形成されている。一般的にＳＴＩはＬＯＣＯＳよりもバ
ーズビークが小さい。そのため、素子分離絶縁膜にＳＴ
Ｉ６ｓ１を採用することにより、バーズビークの占有面
積が縮小する分だけ、集積度を高めることができる。
【０１１５】また、メモリセルアレイ部と周辺回路部と
の境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ２
が形成されている。これにより、メモリセルと周辺回路
との干渉を抑制することができる。以下、この効果につ
いて具体的に説明する。周辺回路部においてｐ型のシリ
コン基板１内へ小数キャリアである電子が注入される
と、シリコン基板内における電子の拡散長は１００μｍ
以上であるため、その電子はメモリセルアレイ部にまで
拡散する。この電子はメモリセルのポテンシャル井戸に
捕獲され、不純物拡散領域７の周辺の高電界によって加
速されてホットキャリアとなってＯＮＯ膜５内に注入さ
れる。１回あたりわずかの電子がＯＮＯ膜５内に注入さ
れたとしても、それが多数回積み重なると、メモリセル
の記憶内容が破壊されるに至る。逆に、メモリセルの書
き込み動作や消去動作によって発生したホットキャリア
が周辺回路部にまで拡散し、周辺回路の誤動作を引き起
こすこともある。しかしながら、メモリセルアレイ部と
周辺回路部との境界部分に深いＳＴＩ６ｓ２を形成する
ことにより、キャリアの相互拡散を抑制でき、メモリセ
ルと周辺回路との干渉を抑制することができる。
の境界部分には、ＳＴＩ６ｓ１よりも深いＳＴＩ６ｓ２
が形成されている。これにより、メモリセルと周辺回路
との干渉を抑制することができる。以下、この効果につ
いて具体的に説明する。周辺回路部においてｐ型のシリ
コン基板１内へ小数キャリアである電子が注入される
と、シリコン基板内における電子の拡散長は１００μｍ
以上であるため、その電子はメモリセルアレイ部にまで
拡散する。この電子はメモリセルのポテンシャル井戸に
捕獲され、不純物拡散領域７の周辺の高電界によって加
速されてホットキャリアとなってＯＮＯ膜５内に注入さ
れる。１回あたりわずかの電子がＯＮＯ膜５内に注入さ
れたとしても、それが多数回積み重なると、メモリセル
の記憶内容が破壊されるに至る。逆に、メモリセルの書
き込み動作や消去動作によって発生したホットキャリア
が周辺回路部にまで拡散し、周辺回路の誤動作を引き起
こすこともある。しかしながら、メモリセルアレイ部と
周辺回路部との境界部分に深いＳＴＩ６ｓ２を形成する
ことにより、キャリアの相互拡散を抑制でき、メモリセ
ルと周辺回路との干渉を抑制することができる。
【０１１６】図４５は、本実施の形態５の第１の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第１の変形例に係る不揮発性半導
体記憶装置は、図４４のＳＴＩ６ｓ１の代わりに、上面
の端部に窪みが形成されたＳＴＩ６ｓ３を形成したもの
である。本実施の形態５の第１の変形例に係る不揮発性
半導体記憶装置によれば、ドープトポリシリコン膜２５
の一部が上記窪み内を充填するように形成されるため、
ＳＴＩ６ｓ３の上端部に接する部分の不純物拡散領域７
には、ＳＴＩ６ｓ３の側壁側とシリコン基板１の上面側
との２方向から電圧が印加される。従って、その部分の
電界強度が高くなり、書き込み時や消去時において、高
エネルギーのホットキャリアが生成される。その結果、
ホットキャリアを効率良くＯＮＯ膜５内に注入すること
ができるため、書き込み時間や消去時間を短縮すること
ができる。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第１の変形例に係る不揮発性半導
体記憶装置は、図４４のＳＴＩ６ｓ１の代わりに、上面
の端部に窪みが形成されたＳＴＩ６ｓ３を形成したもの
である。本実施の形態５の第１の変形例に係る不揮発性
半導体記憶装置によれば、ドープトポリシリコン膜２５
の一部が上記窪み内を充填するように形成されるため、
ＳＴＩ６ｓ３の上端部に接する部分の不純物拡散領域７
には、ＳＴＩ６ｓ３の側壁側とシリコン基板１の上面側
との２方向から電圧が印加される。従って、その部分の
電界強度が高くなり、書き込み時や消去時において、高
エネルギーのホットキャリアが生成される。その結果、
ホットキャリアを効率良くＯＮＯ膜５内に注入すること
ができるため、書き込み時間や消去時間を短縮すること
ができる。
【０１１７】図４６〜５３は、ＳＴＩ６ｓ３の形成方法
を工程順に示す断面図である。図４６を参照して、ま
ず、シリコン基板１上にシリコン酸化膜１５０、ポリシ
リコン膜１５１、及びシリコン窒化膜１５２をこの順に
全面に形成する。但し、ポリシリコン膜１５１の形成は
省略してもよい。図４７を参照して、次に、シリコン窒
化膜１５２上にフォトレジスト１５３を形成した後、フ
ォトレジスト１５３をエッチングマスクに用いて、異方
性エッチング法によって、ポリシリコン膜１５１の上面
が露出するまでシリコン窒化膜１５２を除去する。図４
８を参照して、次に、フォトレジスト１５３を除去した
後、シリコン窒化膜１５２をエッチングマスクに用い
て、異方性エッチング法によって、ポリシリコン膜１５
１、シリコン酸化膜１５０、及びシリコン基板１を除去
する。これにより、シリコン基板１の上面内に、２００
〜４００ｎｍ程度の深さのトレンチ１５４が形成され
る。
を工程順に示す断面図である。図４６を参照して、ま
ず、シリコン基板１上にシリコン酸化膜１５０、ポリシ
リコン膜１５１、及びシリコン窒化膜１５２をこの順に
全面に形成する。但し、ポリシリコン膜１５１の形成は
省略してもよい。図４７を参照して、次に、シリコン窒
化膜１５２上にフォトレジスト１５３を形成した後、フ
ォトレジスト１５３をエッチングマスクに用いて、異方
性エッチング法によって、ポリシリコン膜１５１の上面
が露出するまでシリコン窒化膜１５２を除去する。図４
８を参照して、次に、フォトレジスト１５３を除去した
後、シリコン窒化膜１５２をエッチングマスクに用い
て、異方性エッチング法によって、ポリシリコン膜１５
１、シリコン酸化膜１５０、及びシリコン基板１を除去
する。これにより、シリコン基板１の上面内に、２００
〜４００ｎｍ程度の深さのトレンチ１５４が形成され
る。
【０１１８】図４９を参照して、次に、窒化雰囲気内で
の熱処理によってトレンチ１５４の内壁を窒化した後、
熱酸化法によって、トレンチ１５４の内壁にシリコン酸
化膜１５５を形成する。このとき、ポリシリコン膜１５
１やシリコン基板１の上面も酸化されて、バーズビーク
１５６が形成される。図５０を参照して、次に、トレン
チ１５４内を充填するように、全面にシリコン酸化膜１
５７を形成する。図５１を参照して、次に、ＣＭＰ法に
よってシリコン酸化膜１５７の上面を平坦化する。この
ＣＭＰは、シリコン窒化膜１５２の底部を残して停止す
る。
の熱処理によってトレンチ１５４の内壁を窒化した後、
熱酸化法によって、トレンチ１５４の内壁にシリコン酸
化膜１５５を形成する。このとき、ポリシリコン膜１５
１やシリコン基板１の上面も酸化されて、バーズビーク
１５６が形成される。図５０を参照して、次に、トレン
チ１５４内を充填するように、全面にシリコン酸化膜１
５７を形成する。図５１を参照して、次に、ＣＭＰ法に
よってシリコン酸化膜１５７の上面を平坦化する。この
ＣＭＰは、シリコン窒化膜１５２の底部を残して停止す
る。
【０１１９】図５２を参照して、次に、残りのシリコン
窒化膜１５２及びポリシリコン膜１５１を、エッチング
によって除去する。図５３を参照して、次に、シリコン
酸化膜１５０をエッチングによって除去する。このと
き、オーバーエッチ量を多くすることにより、バーズビ
ーク１５６内に、シリコン基板１の上面よりも深い窪み
１５８が形成される。なお、窪み１５８は、ポリシリコ
ン膜１５１が無い方が形成されやすい。ポリシリコン膜
１５１が無い方がバーズビーク１５６の厚みが薄くなる
からである。
窒化膜１５２及びポリシリコン膜１５１を、エッチング
によって除去する。図５３を参照して、次に、シリコン
酸化膜１５０をエッチングによって除去する。このと
き、オーバーエッチ量を多くすることにより、バーズビ
ーク１５６内に、シリコン基板１の上面よりも深い窪み
１５８が形成される。なお、窪み１５８は、ポリシリコ
ン膜１５１が無い方が形成されやすい。ポリシリコン膜
１５１が無い方がバーズビーク１５６の厚みが薄くなる
からである。
【０１２０】図５４は、本実施の形態５の第２の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第２の変形例に係る不揮発性半導
体記憶装置は、図４４に示した構造において、ダミーセ
ルの形成を省略したものである。ＳＴＩ６ｓ４は、図４
４のＳＴＩ６ｓ２とＳＴＩ６ｓ１とが、互いに接触して
形成されたものである。本実施の形態５の第２の変形例
に係る不揮発性半導体記憶装置によれば、ダミーセルの
形成を省略したことにより、ダミーセルの占有面積の分
だけ、メモリセルアレイ部の面積を削減することができ
る。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第２の変形例に係る不揮発性半導
体記憶装置は、図４４に示した構造において、ダミーセ
ルの形成を省略したものである。ＳＴＩ６ｓ４は、図４
４のＳＴＩ６ｓ２とＳＴＩ６ｓ１とが、互いに接触して
形成されたものである。本実施の形態５の第２の変形例
に係る不揮発性半導体記憶装置によれば、ダミーセルの
形成を省略したことにより、ダミーセルの占有面積の分
だけ、メモリセルアレイ部の面積を削減することができ
る。
【０１２１】図５５は、本実施の形態５の第３の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第３の変形例に係る不揮発性半導
体記憶装置は、図５４に示したＳＴＩ６ｓ１の代わり
に、ＳＴＩ６ｓ５を形成したものである。ＳＴＩ６ｓ５
は、略Ｔ字形の断面形状を有しており、中央部が端部よ
りも深い構造を成している。不純物拡散領域７は、ＳＴ
Ｉ６ｓ５の中央部によって、不純物拡散領域７ａと不純
物拡散領域７ｂとに分離されている。本実施の形態５の
第３の変形例に係る不揮発性半導体記憶装置によれば、
不純物拡散領域７ａへの電圧の印加と、不純物拡散領域
７ｂへの電圧の印加とを独立に制御できるため、消去時
のディスターブ不良を完全に防止することができる。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第３の変形例に係る不揮発性半導
体記憶装置は、図５４に示したＳＴＩ６ｓ１の代わり
に、ＳＴＩ６ｓ５を形成したものである。ＳＴＩ６ｓ５
は、略Ｔ字形の断面形状を有しており、中央部が端部よ
りも深い構造を成している。不純物拡散領域７は、ＳＴ
Ｉ６ｓ５の中央部によって、不純物拡散領域７ａと不純
物拡散領域７ｂとに分離されている。本実施の形態５の
第３の変形例に係る不揮発性半導体記憶装置によれば、
不純物拡散領域７ａへの電圧の印加と、不純物拡散領域
７ｂへの電圧の印加とを独立に制御できるため、消去時
のディスターブ不良を完全に防止することができる。
【０１２２】図５６は、本実施の形態５の第３の変形例
に係る不揮発性半導体記憶装置の全体構成を示すブロッ
ク図である。サブビット線ＢＬn-1(a)，ＢＬn(a)，ＢＬ
n+1( a)は図５５の不純物拡散領域７ａに対応し、サブビ
ット線ＢＬn-1(b)，ＢＬn(b)，ＢＬn+1(b)は図５５の不
純物拡散領域７ｂに対応する。また、列アドレスバッフ
ァ７９には、ビット線を選択するための列アドレスと、
サブビット線を選択するための列サブアドレスとが格納
される。ＡＴＤ回路８２は、列アドレスの遷移及び列サ
ブアドレスの遷移を検出する。列デコーダ７４は、列ア
ドレスに基づいてビット線を選択するとともに、列サブ
アドレスに基づいてサブビット線を選択する機能を有す
る。列ドライバ７５は、列デコーダ７４によって選択さ
れた列アドレス及び列サブアドレスに対応するサブビッ
ト線に、所定の電圧を印加する。
に係る不揮発性半導体記憶装置の全体構成を示すブロッ
ク図である。サブビット線ＢＬn-1(a)，ＢＬn(a)，ＢＬ
n+1( a)は図５５の不純物拡散領域７ａに対応し、サブビ
ット線ＢＬn-1(b)，ＢＬn(b)，ＢＬn+1(b)は図５５の不
純物拡散領域７ｂに対応する。また、列アドレスバッフ
ァ７９には、ビット線を選択するための列アドレスと、
サブビット線を選択するための列サブアドレスとが格納
される。ＡＴＤ回路８２は、列アドレスの遷移及び列サ
ブアドレスの遷移を検出する。列デコーダ７４は、列ア
ドレスに基づいてビット線を選択するとともに、列サブ
アドレスに基づいてサブビット線を選択する機能を有す
る。列ドライバ７５は、列デコーダ７４によって選択さ
れた列アドレス及び列サブアドレスに対応するサブビッ
ト線に、所定の電圧を印加する。
【０１２３】図５７は、本実施の形態５の第４の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第４の変形例に係る不揮発性半導
体記憶装置は、図５４に示したシリコン基板１の代わり
に、ＳＯＩ基板１ｄを採用したものである。ＳＯＩ基板
１ｄは、シリコン基板（支持基板）１ａ、埋め込み酸化
膜１ｂ、及びシリコン層１ｃが、この順に積層された構
造を有する。ＳＴＩ６ｓ１，６ｓ４やチャネル領域８
は、ＳＯＩ基板１ｄのシリコン層１ｃ内に形成されてい
る。ＳＴＩ６ｓ４の底面は、ＳＯＩ基板１ｄの埋め込み
酸化膜１ｂに到達している。本実施の形態５の第４の変
形例に係る不揮発性半導体記憶装置によれば、ＳＯＩ基
板１ｄを採用することにより、特に周辺回路部におい
て、中性子線等の宇宙線に起因するソフトエラーの発生
を抑制することができる。しかも、ＳＴＩ６ｓ４の底面
が埋め込み酸化膜１ｂに到達しているため、周辺回路部
とメモリセルアレイ部との干渉を完全に防止することが
できる。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第４の変形例に係る不揮発性半導
体記憶装置は、図５４に示したシリコン基板１の代わり
に、ＳＯＩ基板１ｄを採用したものである。ＳＯＩ基板
１ｄは、シリコン基板（支持基板）１ａ、埋め込み酸化
膜１ｂ、及びシリコン層１ｃが、この順に積層された構
造を有する。ＳＴＩ６ｓ１，６ｓ４やチャネル領域８
は、ＳＯＩ基板１ｄのシリコン層１ｃ内に形成されてい
る。ＳＴＩ６ｓ４の底面は、ＳＯＩ基板１ｄの埋め込み
酸化膜１ｂに到達している。本実施の形態５の第４の変
形例に係る不揮発性半導体記憶装置によれば、ＳＯＩ基
板１ｄを採用することにより、特に周辺回路部におい
て、中性子線等の宇宙線に起因するソフトエラーの発生
を抑制することができる。しかも、ＳＴＩ６ｓ４の底面
が埋め込み酸化膜１ｂに到達しているため、周辺回路部
とメモリセルアレイ部との干渉を完全に防止することが
できる。
【０１２４】図５８は、本実施の形態５の第５の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第５の変形例に係る不揮発性半導
体記憶装置は、図５７に示したＳＴＩ６ｓ４の代わり
に、ＳＴＩ６ｓ６を形成したものである。ＳＴＩ６ｓ６
の底面は、ＳＯＩ基板１ｄの埋め込み酸化膜１ｂに到達
しておらず、ＳＴＩ６ｓ６の底面と埋め込み酸化膜１ｂ
の上面との間には、シリコン層１ｃが存在している。不
純物拡散層９２ａは、図４４のパンチスルーストッパ層
９０ａ及びチャネルストッパ層９１ａに相当し、不純物
拡散層９２ｂは、図４４のパンチスルーストッパ層９０
ｂ及びチャネルストッパ層９１ｂに相当する。本実施の
形態５の第５の変形例に係る不揮発性半導体記憶装置に
よれば、メモリセルアレイ部におけるシリコン層１ｃ
と、周辺回路部におけるシリコン層１ｃとが、ＳＴＩ６
ｓ６の下の不純物拡散層９２ａ，９２ｂを介して、互い
に電気的に接続されている。従って、ＭＯＳＦＥＴのボ
ディ領域の電位を固定する際に、単一のボディ電圧発生
回路を用いて、メモリセルアレイ部及び周辺回路部のボ
ディ電位を固定することができる。即ち、メモリセルア
レイ部と周辺回路部とでボディ電圧発生回路を共有でき
るため、ボディ電圧発生回路の占有面積を削減すること
ができる。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第５の変形例に係る不揮発性半導
体記憶装置は、図５７に示したＳＴＩ６ｓ４の代わり
に、ＳＴＩ６ｓ６を形成したものである。ＳＴＩ６ｓ６
の底面は、ＳＯＩ基板１ｄの埋め込み酸化膜１ｂに到達
しておらず、ＳＴＩ６ｓ６の底面と埋め込み酸化膜１ｂ
の上面との間には、シリコン層１ｃが存在している。不
純物拡散層９２ａは、図４４のパンチスルーストッパ層
９０ａ及びチャネルストッパ層９１ａに相当し、不純物
拡散層９２ｂは、図４４のパンチスルーストッパ層９０
ｂ及びチャネルストッパ層９１ｂに相当する。本実施の
形態５の第５の変形例に係る不揮発性半導体記憶装置に
よれば、メモリセルアレイ部におけるシリコン層１ｃ
と、周辺回路部におけるシリコン層１ｃとが、ＳＴＩ６
ｓ６の下の不純物拡散層９２ａ，９２ｂを介して、互い
に電気的に接続されている。従って、ＭＯＳＦＥＴのボ
ディ領域の電位を固定する際に、単一のボディ電圧発生
回路を用いて、メモリセルアレイ部及び周辺回路部のボ
ディ電位を固定することができる。即ち、メモリセルア
レイ部と周辺回路部とでボディ電圧発生回路を共有でき
るため、ボディ電圧発生回路の占有面積を削減すること
ができる。
【０１２５】図５９は、本実施の形態５の第６の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第６の変形例に係る不揮発性半導
体記憶装置は、図５５に示したシリコン基板１の代わり
に、ＳＯＩ基板１ｄを採用したものである。不純物拡散
層９３ａは、図４４のパンチスルーストッパ層９０ａ及
びチャネルストッパ層９１ａに相当し、不純物拡散層９
３ｂは、図４４のパンチスルーストッパ層９０ｂ及びチ
ャネルストッパ層９１ｂに相当する。本実施の形態５の
第６の変形例に係る不揮発性半導体記憶装置によれば、
図５５に示した不揮発性半導体記憶装置による効果に加
えて、ソフトエラー耐性を向上できる等の効果が得られ
る。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第６の変形例に係る不揮発性半導
体記憶装置は、図５５に示したシリコン基板１の代わり
に、ＳＯＩ基板１ｄを採用したものである。不純物拡散
層９３ａは、図４４のパンチスルーストッパ層９０ａ及
びチャネルストッパ層９１ａに相当し、不純物拡散層９
３ｂは、図４４のパンチスルーストッパ層９０ｂ及びチ
ャネルストッパ層９１ｂに相当する。本実施の形態５の
第６の変形例に係る不揮発性半導体記憶装置によれば、
図５５に示した不揮発性半導体記憶装置による効果に加
えて、ソフトエラー耐性を向上できる等の効果が得られ
る。
【０１２６】図６０は、本実施の形態５の第７の変形例
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第７の変形例に係る不揮発性半導
体記憶装置は、図５９に示した埋め込み酸化膜１ｂに到
達する底面を有するＳＴＩ６ｓ５の代わりに、埋め込み
酸化膜１ｂに到達しない底面を有するＳＴＩ６ｓ５を形
成したものである。シリコン層１ｃ内には、パンチスル
ーストッパ層９４ａ，９４ｂ及びチャネルストッパ層９
５ａ，９５ｂが形成されている。本実施の形態５の第７
の変形例に係る不揮発性半導体記憶装置によれば、図５
５に示した不揮発性半導体記憶装置による効果に加え
て、ボディ電圧発生回路の占有面積を削減できるという
効果が得られる。
に係る不揮発性半導体記憶装置の構造を示す断面図であ
る。本実施の形態５の第７の変形例に係る不揮発性半導
体記憶装置は、図５９に示した埋め込み酸化膜１ｂに到
達する底面を有するＳＴＩ６ｓ５の代わりに、埋め込み
酸化膜１ｂに到達しない底面を有するＳＴＩ６ｓ５を形
成したものである。シリコン層１ｃ内には、パンチスル
ーストッパ層９４ａ，９４ｂ及びチャネルストッパ層９
５ａ，９５ｂが形成されている。本実施の形態５の第７
の変形例に係る不揮発性半導体記憶装置によれば、図５
５に示した不揮発性半導体記憶装置による効果に加え
て、ボディ電圧発生回路の占有面積を削減できるという
効果が得られる。
【０１２７】なお、上記各実施の形態１〜５に係る構
造、及び各実施の形態の変形例に係る構造を任意に組み
合わせて適用可能であることは言うまでもない。また、
これらの構造をＳＯＩ基板上に形成して場合であって
も、同様の効果を奏する。
造、及び各実施の形態の変形例に係る構造を任意に組み
合わせて適用可能であることは言うまでもない。また、
これらの構造をＳＯＩ基板上に形成して場合であって
も、同様の効果を奏する。
【０１２８】
【発明の効果】この発明のうち請求項１に係るものによ
れば、マトリクスの行方向に互いに隣接するメモリセル
トランジスタの各ゲート電極に、異なる電圧を個別に印
加することができる。従って、消去時のディスターブ不
良の発生を回避することができる。
れば、マトリクスの行方向に互いに隣接するメモリセル
トランジスタの各ゲート電極に、異なる電圧を個別に印
加することができる。従って、消去時のディスターブ不
良の発生を回避することができる。
【０１２９】また、この発明のうち請求項２に係るもの
によれば、ゲート電極と位置合わせして層間絶縁膜内に
プラグを形成する際に、マスクアライメントずれのマー
ジンが増大するという効果が得られる。
によれば、ゲート電極と位置合わせして層間絶縁膜内に
プラグを形成する際に、マスクアライメントずれのマー
ジンが増大するという効果が得られる。
【０１３０】また、この発明のうち請求項３に係るもの
によれば、ゲート電極に位置合わせして層間絶縁膜内に
プラグを形成する際に、マスクアライメントずれのマー
ジンが増大するという効果が得られる。
によれば、ゲート電極に位置合わせして層間絶縁膜内に
プラグを形成する際に、マスクアライメントずれのマー
ジンが増大するという効果が得られる。
【０１３１】また、この発明のうち請求項４に係るもの
によれば、サブワード線が蛇行してマトリクスの行方向
に延在する場合と比較すると、サブワード線の配線長が
短くなるため、サブワード線における信号伝達の遅延時
間を短縮することができる。
によれば、サブワード線が蛇行してマトリクスの行方向
に延在する場合と比較すると、サブワード線の配線長が
短くなるため、サブワード線における信号伝達の遅延時
間を短縮することができる。
【０１３２】また、この発明のうち請求項５に係るもの
によれば、低抵抗の配線をプラグを介して不純物拡散領
域に接続することにより、ビット線の抵抗値を下げるこ
とができるため、ビット線における信号伝達の遅延時間
を短縮することができる。
によれば、低抵抗の配線をプラグを介して不純物拡散領
域に接続することにより、ビット線の抵抗値を下げるこ
とができるため、ビット線における信号伝達の遅延時間
を短縮することができる。
【０１３３】また、この発明のうち請求項６に係るもの
によれば、低抵抗の配線をサブワード線に接続すること
により、サブワード線の抵抗値を下げることができるた
め、サブワード線における信号伝達の遅延時間を短縮す
ることができる。
によれば、低抵抗の配線をサブワード線に接続すること
により、サブワード線の抵抗値を下げることができるた
め、サブワード線における信号伝達の遅延時間を短縮す
ることができる。
【０１３４】また、この発明のうち請求項７に係るもの
によれば、電荷蓄積領域内に蓄積された電荷がゲート絶
縁膜内を拡散することを抑制できるため、メモリセルト
ランジスタが繰り返し動作されることに起因して生じる
ＷＩＮＤＯＷの縮小化を抑制することができる。
によれば、電荷蓄積領域内に蓄積された電荷がゲート絶
縁膜内を拡散することを抑制できるため、メモリセルト
ランジスタが繰り返し動作されることに起因して生じる
ＷＩＮＤＯＷの縮小化を抑制することができる。
【０１３５】また、この発明のうち請求項８に係るもの
によれば、フローティングゲートとして機能するポリシ
リコン膜内に電荷を蓄積することができる。しかも、ト
ラップが少ないシリコン酸化膜によってゲート絶縁膜が
構成されているため、ＷＩＮＤＯＷの縮小化を効果的に
抑制することができる。
によれば、フローティングゲートとして機能するポリシ
リコン膜内に電荷を蓄積することができる。しかも、ト
ラップが少ないシリコン酸化膜によってゲート絶縁膜が
構成されているため、ＷＩＮＤＯＷの縮小化を効果的に
抑制することができる。
【０１３６】また、この発明のうち請求項９に係るもの
によれば、選択回路は、活性化されるビット線に応じ
て、マトリクスの同一行に属する複数のサブワード線の
中から適切なサブワード線を選択することができる。
によれば、選択回路は、活性化されるビット線に応じ
て、マトリクスの同一行に属する複数のサブワード線の
中から適切なサブワード線を選択することができる。
【０１３７】また、この発明のうち請求項１０に係るも
のによれば、選択回路は、列アドレス信号のパリティに
応じて、マトリクスの同一行に属する２本のサブワード
線の中から適切な１本のサブワード線を選択することが
できる。
のによれば、選択回路は、列アドレス信号のパリティに
応じて、マトリクスの同一行に属する２本のサブワード
線の中から適切な１本のサブワード線を選択することが
できる。
【０１３８】また、この発明のうち請求項１１に係るも
のによれば、ＬＯＣＯＳ型の素子分離絶縁膜が形成され
ている場合と比較すると、バーズビークの占有面積が削
減されるため、チップの集積度を高めることができる。
のによれば、ＬＯＣＯＳ型の素子分離絶縁膜が形成され
ている場合と比較すると、バーズビークの占有面積が削
減されるため、チップの集積度を高めることができる。
【０１３９】また、この発明のうち請求項１２に係るも
のによれば、メモリセルトランジスタと周辺回路との干
渉を抑制することができる。
のによれば、メモリセルトランジスタと周辺回路との干
渉を抑制することができる。
【０１４０】また、この発明のうち請求項１３に係るも
のによれば、窪みが形成されている部分で電界強度が高
くなるため、書き込み動作や消去動作の効率化を図るこ
とができる。
のによれば、窪みが形成されている部分で電界強度が高
くなるため、書き込み動作や消去動作の効率化を図るこ
とができる。
【０１４１】また、この発明のうち請求項１４に係るも
のによれば、一のメモリセルトランジスタの不純物拡散
領域と、他のメモリセルトランジスタの不純物拡散領域
とが、第１の素子分離絶縁膜の中央部によって互いに分
離されているため、消去時のディスターブ不良の発生を
回避することができる。
のによれば、一のメモリセルトランジスタの不純物拡散
領域と、他のメモリセルトランジスタの不純物拡散領域
とが、第１の素子分離絶縁膜の中央部によって互いに分
離されているため、消去時のディスターブ不良の発生を
回避することができる。
【０１４２】また、この発明のうち請求項１５に係るも
のによれば、ソフトエラー耐性を向上できるとともに、
寄生容量の低減による動作の高速化を図ることもでき
る。
のによれば、ソフトエラー耐性を向上できるとともに、
寄生容量の低減による動作の高速化を図ることもでき
る。
【０１４３】また、この発明のうち請求項１６に係るも
のによれば、メモリセルアレイ部における半導体層と周
辺回路部における半導体層とが、第２の素子分離絶縁膜
によって互いに電気的に分離されているため、メモリセ
ルトランジスタと周辺回路との干渉を完全に防止するこ
とができる。
のによれば、メモリセルアレイ部における半導体層と周
辺回路部における半導体層とが、第２の素子分離絶縁膜
によって互いに電気的に分離されているため、メモリセ
ルトランジスタと周辺回路との干渉を完全に防止するこ
とができる。
【０１４４】また、この発明のうち請求項１７に係るも
のによれば、メモリセルアレイ部における半導体層と周
辺回路部における半導体層とが互いに電気的に接続され
ている。そのため、メモリセルトランジスタや周辺回路
部のトランジスタのボディ電位を固定する際に、メモリ
セルアレイ部と周辺回路部とでボディ電圧発生回路を共
有することができる。
のによれば、メモリセルアレイ部における半導体層と周
辺回路部における半導体層とが互いに電気的に接続され
ている。そのため、メモリセルトランジスタや周辺回路
部のトランジスタのボディ電位を固定する際に、メモリ
セルアレイ部と周辺回路部とでボディ電圧発生回路を共
有することができる。
【０１４５】また、この発明のうち請求項１８に係るも
のによれば、低抵抗の配線をプラグを介して不純物拡散
領域に接続することにより、ビット線の抵抗値を下げる
ことができるため、ビット線における信号伝達の遅延時
間を短縮することができる。
のによれば、低抵抗の配線をプラグを介して不純物拡散
領域に接続することにより、ビット線の抵抗値を下げる
ことができるため、ビット線における信号伝達の遅延時
間を短縮することができる。
【０１４６】また、この発明のうち請求項１９に係るも
のによれば、低抵抗の配線をワード線に接続することに
より、ワード線の抵抗値を下げることができるため、ワ
ード線における信号伝達の遅延時間を短縮することがで
きる。
のによれば、低抵抗の配線をワード線に接続することに
より、ワード線の抵抗値を下げることができるため、ワ
ード線における信号伝達の遅延時間を短縮することがで
きる。
【０１４７】また、この発明のうち請求項２０に係るも
のによれば、電荷蓄積領域内に蓄積された電荷がゲート
絶縁膜内を拡散することを抑制できるため、メモリセル
トランジスタが繰り返し動作されることに起因して生じ
るＷＩＮＤＯＷの縮小化を抑制することができる。
のによれば、電荷蓄積領域内に蓄積された電荷がゲート
絶縁膜内を拡散することを抑制できるため、メモリセル
トランジスタが繰り返し動作されることに起因して生じ
るＷＩＮＤＯＷの縮小化を抑制することができる。
【図１】 本発明の実施の形態１に係る不揮発性半導体
記憶装置の構造を模式的に示す上面図である。
記憶装置の構造を模式的に示す上面図である。
【図２】 図１に示した構造にワード線を追加して示す
上面図である。
上面図である。
【図３】 図２に示した線分Ａ２−Ａ２に沿った位置に
関する断面構造を示す断面図である。
関する断面構造を示す断面図である。
【図４】 図２に示した線分Ａ３−Ａ３に沿った位置に
関する断面構造を示す断面図である。
関する断面構造を示す断面図である。
【図５】 本発明の実施の形態１の第１の変形例に係る
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
【図６】 図５に示した構造にワード線を追加して示す
上面図である。
上面図である。
【図７】 本発明の実施の形態１の第２の変形例に係る
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
【図８】 図７に示した構造にワード線を追加して示す
上面図である。
上面図である。
【図９】 本発明の実施の形態１の第３の変形例に係る
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
不揮発性半導体記憶装置の構造を模式的に示す上面図で
ある。
【図１０】 図９に示した構造にワード線を追加して示
す上面図である。
す上面図である。
【図１１】 本発明の実施の形態１の第４の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図１２】 図１１に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図１３】 本発明の実施の形態１の第５の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図１４】 図１３に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図１５】 本発明の実施の形態１の第６の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図１６】 図１５に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図１７】 本発明の実施の形態１の第７の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図１８】 図１７に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図１９】 本発明の実施の形態１の第８の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図２０】 図１９に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図２１】 本発明の実施の形態１の第９の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図２２】 図２１に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図２３】 本発明の実施の形態１の第１０の変形例に
係る不揮発性半導体記憶装置の構造を模式的に示す上面
図である。
係る不揮発性半導体記憶装置の構造を模式的に示す上面
図である。
【図２４】 図２３に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図２５】 本発明の実施の形態２に係る不揮発性半導
体記憶装置の構造を模式的に示す上面図である。
体記憶装置の構造を模式的に示す上面図である。
【図２６】 図２５に示した線分Ａ４−Ａ４に沿った位
置に関する断面構造を示す断面図である。
置に関する断面構造を示す断面図である。
【図２７】 本発明の実施の形態２の第１の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図２８】 図２７に示した線分Ａ５−Ａ５に沿った位
置に関する断面構造を示す断面図である。
置に関する断面構造を示す断面図である。
【図２９】 本発明の実施の形態２の第２の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図３０】 図２９に示した線分Ａ６−Ａ６に沿った位
置に関する断面構造を示す断面図である。
置に関する断面構造を示す断面図である。
【図３１】 本発明の実施の形態２の第３の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図３２】 本発明の実施の形態２の第４の変形例に係
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
る不揮発性半導体記憶装置の構造を模式的に示す上面図
である。
【図３３】 図３２に示した構造にワード線を追加して
示す上面図である。
示す上面図である。
【図３４】 本発明の実施の形態３に係る不揮発性半導
体記憶装置に関して、メモリセルトランジスタの構造を
示す断面図である。
体記憶装置に関して、メモリセルトランジスタの構造を
示す断面図である。
【図３５】 本発明の実施の形態３の第１の変形例に係
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
【図３６】 本発明の実施の形態３の第２の変形例に係
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
【図３７】 本発明の実施の形態３の第３の変形例に係
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
【図３８】 本発明の実施の形態３の第４の変形例に係
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
る不揮発性半導体記憶装置に関して、メモリセルトラン
ジスタの構造を示す断面図である。
【図３９】 図３６に示したゲート絶縁膜の形成方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４０】 図３６に示したゲート絶縁膜の形成方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４１】 図３７に示したゲート絶縁膜の形成方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４２】 図３７に示したゲート絶縁膜の形成方法を
工程順に示す断面図である。
工程順に示す断面図である。
【図４３】 本発明の実施の形態４に係る不揮発性半導
体記憶装置の全体構成を示すブロック図である。
体記憶装置の全体構成を示すブロック図である。
【図４４】 本発明の実施の形態５に係る不揮発性半導
体記憶装置の構造を示す断面図である。
体記憶装置の構造を示す断面図である。
【図４５】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図４６】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図４７】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図４８】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図４９】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図５０】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図５１】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図５２】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図５３】 本発明の実施の形態５の第１の変形例に係
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
る不揮発性半導体記憶装置に関して、ＳＴＩの形成方法
を工程順に示す断面図である。
【図５４】 本発明の実施の形態５の第２の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図５５】 本発明の実施の形態５の第３の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図５６】 本発明の実施の形態５の第３の変形例に係
る不揮発性半導体記憶装置の全体構成を示すブロック図
である。
る不揮発性半導体記憶装置の全体構成を示すブロック図
である。
【図５７】 本発明の実施の形態５の第４の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図５８】 本発明の実施の形態５の第５の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図５９】 本発明の実施の形態５の第６の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図６０】 本発明の実施の形態５の第７の変形例に係
る不揮発性半導体記憶装置の構造を示す断面図である。
る不揮発性半導体記憶装置の構造を示す断面図である。
【図６１】 従来の不揮発性半導体記憶装置の構造の一
部を示す上面図である。
部を示す上面図である。
【図６２】 従来のメモリセルトランジスタの構造を示
す断面図である。
す断面図である。
【図６３】 書き込み動作を説明するための模式図であ
る。
る。
【図６４】 消去動作を説明するための模式図である。
【図６５】 読み出し動作を説明するための模式図であ
る。
る。
【図６６】 従来の不揮発性半導体記憶装置のメモリセ
ルアレイの構成を示す回路図である。
ルアレイの構成を示す回路図である。
【図６７】 従来のメモリセルトランジスタに関して、
書き込み、読み出し、及び消去の各動作を示すタイミン
グチャートである。
書き込み、読み出し、及び消去の各動作を示すタイミン
グチャートである。
【図６８】 行方向に隣接する２つのメモリセルトラン
ジスタの構造を示す断面図である。
ジスタの構造を示す断面図である。
【図６９】 従来のメモリセルトランジスタのしきい値
電圧の分布を示す図である。
電圧の分布を示す図である。
【図７０】 従来のメモリセルトランジスタの構造を示
す断面図である。
す断面図である。
１ シリコン基板、１ａ 支持基板、１ｂ 埋め込み酸
化膜、１ｃ シリコン層、１ｄ ＳＯＩ基板、５ ＯＮ
Ｏ膜、７ 不純物拡散領域、９ ゲート電極、１０，１
３，１４，２０，３５ プラグ、１１，１２，３１，３
６ 層間絶縁膜、３２，３９，１５１ａ，１５１ｂ 金
属配線、５０，５２，５４，５５ ゲート絶縁膜、５１
ポリシリコン膜、５３ シリコン、５６ シリコン窒
化膜、８１ パリティチェック回路、７０ メモリセル
アレイ部、７１ 行デコーダ、７２ 行ドライバ、７４
列デコーダ、６ｓ１〜６ｓ６ ＳＴＩ、１５８ 窪
み。
化膜、１ｃ シリコン層、１ｄ ＳＯＩ基板、５ ＯＮ
Ｏ膜、７ 不純物拡散領域、９ ゲート電極、１０，１
３，１４，２０，３５ プラグ、１１，１２，３１，３
６ 層間絶縁膜、３２，３９，１５１ａ，１５１ｂ 金
属配線、５０，５２，５４，５５ ゲート絶縁膜、５１
ポリシリコン膜、５３ シリコン、５６ シリコン窒
化膜、８１ パリティチェック回路、７０ メモリセル
アレイ部、７１ 行デコーダ、７２ 行ドライバ、７４
列デコーダ、６ｓ１〜６ｓ６ ＳＴＩ、１５８ 窪
み。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｇ１１Ｃ 17/00 ６３３Ａ 29/788 ６４１ 29/792 Ｆターム(参考） 5B025 AA02 AC01 AD02 AD03 AD16 AE00 AE05 5F032 AA33 AA35 AA44 BA01 BA03 CA17 DA22 DA33 5F083 EP17 EP18 EP22 EP65 EP70 ER02 ER11 GA02 GA03 GA12 HA02 JA04 JA05 JA33 JA36 JA37 JA38 JA39 JA40 JA53 JA56 KA02 KA03 KA05 KA07 KA08 LA21 MA06 MA16 MA20 NA01 NA02 NA04 PR14 PR40 PR42 PR52 ZA03 ZA28 5F101 BA45 BA46 BA54 BB02 BC11 BD02 BD30 BD31 BD35 BD37 BD38 BE07 BH21
Claims (20)
- 【請求項１】 半導体基板と、 前記半導体基板内にマトリクス状に形成された複数のメ
モリセルトランジスタと、 前記マトリクスの列ごとに形成された複数のビット線
と、 前記マトリクスの行ごとに形成された複数のワード線と
を備え、 前記ワード線は、複数のサブワード線を有し、 前記マトリクスの行方向に互いに隣接する前記メモリセ
ルトランジスタの各ゲート電極は、異なる前記サブワー
ド線に接続されていることを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】 前記メモリセルトランジスタを覆って形
成された層間絶縁膜をさらに備え、 前記サブワード線は、前記マトリクスの行方向に延在し
て前記層間絶縁膜内に形成されており、 前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介
して前記半導体基板上に形成されており、かつ、前記層
間絶縁膜内に形成されたプラグを介して前記サブワード
線に接続されており、 前記ゲート電極と前記プラグとのコンタクト部分には、
前記ゲート電極の幅広部が形成されていることを特徴と
する、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項３】 前記メモリセルトランジスタを覆って形
成された層間絶縁膜をさらに備え、 前記サブワード線は、前記マトリクスの行方向に延在し
て前記層間絶縁膜内に形成されており、 前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介
して前記半導体基板上に形成されており、かつ、前記層
間絶縁膜内に形成されたプラグを介して前記サブワード
線に接続されており、 前記プラグは、前記ゲート電極の中央部にコンタクトさ
れていることを特徴とする、請求項１に記載の不揮発性
半導体記憶装置。 - 【請求項４】 前記メモリセルトランジスタを覆って形
成された層間絶縁膜をさらに備え、 前記サブワード線は前記層間絶縁膜内に形成されてお
り、 前記ゲート電極は、電子を蓄積し得るゲート絶縁膜を介
して前記半導体基板上に形成されており、かつ、前記層
間絶縁膜内に形成されたプラグを介して前記サブワード
線に接続されており、 前記サブワード線は、前記マトリクスの行方向に沿って
直線状に延在していることを特徴とする、請求項１に記
載の不揮発性半導体記憶装置。 - 【請求項５】 前記ビット線は、前記マトリクスの列方
向に延在して前記半導体基板内に形成された不純物拡散
領域を有しており、 前記メモリセルトランジスタを覆って形成された層間絶
縁膜と、 前記マトリクスの列方向に延在して前記層間絶縁膜内に
形成され、前記層間絶縁膜内に形成されたプラグを介し
て前記不純物拡散領域に接続され、前記不純物拡散領域
よりも導電率が高い配線とをさらに備える、請求項１に
記載の不揮発性半導体記憶装置。 - 【請求項６】 前記サブワード線は、前記マトリクスの
行方向に延在して形成されており、かつ、電子を蓄積し
得るゲート絶縁膜を介して前記半導体基板上に形成され
た、前記メモリセルトランジスタの前記ゲート電極とし
て機能する部分を有しており、 前記メモリセルトランジスタを覆って形成された層間絶
縁膜と、 前記マトリクスの行方向に延在して前記層間絶縁膜内に
形成され、前記層間絶縁膜内に形成されたプラグを介し
て前記サブワード線に接続され、前記サブワード線より
も導電率が高い配線とをさらに備える、請求項１に記載
の不揮発性半導体記憶装置。 - 【請求項７】 前記ゲート電極は、電荷を蓄積し得る電
荷蓄積領域を有するゲート絶縁膜を介して前記半導体基
板の主面上に形成されており、 前記メモリセルトランジスタは、前記半導体基板の前記
主面内に形成されたソース・ドレイン領域をさらに有し
ており、 前記電荷蓄積領域は、前記ソース・ドレイン領域に近接
する前記ゲート絶縁膜の端部内にのみ形成されているこ
とを特徴とする、請求項１〜６のいずれか一つに記載の
不揮発性半導体記憶装置。 - 【請求項８】 前記ゲート絶縁膜はシリコン酸化膜であ
り、 前記電荷蓄積領域は、前記シリコン酸化膜内に形成され
たポリシリコン膜である、請求項７に記載の不揮発性半
導体記憶装置。 - 【請求項９】 列アドレス信号に基づいて、前記複数の
ビット線の中から活性化すべきビット線を検出する検出
回路と、 行アドレス信号と、前記検出回路による検出の結果とに
基づいて、前記複数のサブワード線の中から活性化すべ
きサブワード線を選択する選択回路とをさらに備える、
請求項１〜８のいずれか一つに記載の不揮発性半導体記
憶装置。 - 【請求項１０】 前記ワード線は、２本のサブワード線
を有しており、 列アドレス信号のパリティを検出するパリティチェック
回路と、 行アドレス信号と、前記パリティチェック回路による検
出の結果とに基づいて、前記２本のサブワード線の中か
ら活性化すべき１本のサブワード線を選択する選択回路
とをさらに備える、請求項１〜８のいずれか一つに記載
の不揮発性半導体記憶装置。 - 【請求項１１】 前記半導体基板の主面内に形成され、
前記マトリクスの行方向に互いに隣接する前記メモリセ
ルトランジスタ同士を分離する、トレンチ型の第１の素
子分離絶縁膜をさらに備え、 前記ビット線は、前記第１の素子分離絶縁膜との界面に
おける前記半導体基板内に形成された不純物拡散領域を
有する、請求項１に記載の不揮発性半導体記憶装置。 - 【請求項１２】 前記半導体基板は、 前記複数のメモリセルトランジスタが形成されたメモリ
セルアレイ部と、 前記メモリセルアレイトランジスタを制御するための周
辺回路が形成された周辺回路部とを有し、 前記メモリセルアレイ部と前記周辺回路部との境界部分
における前記半導体基板の前記主面内に形成された、ト
レンチ型の第２の素子分離絶縁膜をさらに備え、 前記第２の素子分離絶縁膜は、前記第１の素子分離絶縁
膜よりも深く形成されていることを特徴とする、請求項
１１に記載の不揮発性半導体記憶装置。 - 【請求項１３】 前記ゲート電極は、前記半導体基板の
前記主面との境界部分における前記第１の素子分離絶縁
膜の端部上にも延在して形成されており、 前記第１の素子分離絶縁膜の前記端部の上面内には、前
記ゲート電極によって埋め込まれた窪みが形成されてい
ることを特徴とする、請求項１１又は１２に記載の不揮
発性半導体記憶装置。 - 【請求項１４】 前記第１の素子分離絶縁膜は、中央部
の深さが端部の深さよりも深い略Ｔ字形の断面形状を有
しており、 一の前記メモリセルトランジスタが有する前記不純物拡
散領域と、前記第１の素子分離絶縁膜を挟んで前記一の
メモリセルトランジスタに隣接する他の前記メモリセル
トランジスタが有する前記不純物領域とは、前記第１の
素子分離絶縁膜の前記中央部によって互いに分離されて
いることを特徴とする、請求項１１〜１３のいずれか一
つに記載の不揮発性半導体記憶装置。 - 【請求項１５】 前記半導体基板は、支持基板と絶縁層
と半導体層とがこの順に積層された構造を有するＳＯＩ
基板の前記半導体層である、請求項１〜１４のいずれか
一つに記載の不揮発性半導体記憶装置。 - 【請求項１６】 前記半導体基板は、支持基板と絶縁層
と半導体層とがこの順に積層された構造を有するＳＯＩ
基板の前記半導体層であり、 前記第２の素子分離絶縁膜は前記絶縁層に接触している
ことを特徴とする、請求項１２に記載の不揮発性半導体
記憶装置。 - 【請求項１７】 前記半導体基板は、支持基板と絶縁層
と半導体層とがこの順に積層された構造を有するＳＯＩ
基板の前記半導体層であり、 前記第２の素子分離絶縁膜の底面は前記半導体層内に存
在していることを特徴とする、請求項１２に記載の不揮
発性半導体記憶装置。 - 【請求項１８】 半導体基板と、 前記半導体基板内にマトリクス状に形成された複数のメ
モリセルトランジスタと、 前記マトリクスの列ごとに形成された複数のビット線
と、 前記マトリクスの行ごとに形成された複数のワード線
と、 前記メモリセルトランジスタを覆って形成された層間絶
縁膜とを備え、 前記ビット線は、前記マトリクスの列方向に延在して前
記半導体基板内に形成された不純物拡散領域を有してお
り、 前記マトリクスの列方向に延在して前記層間絶縁膜内に
形成され、前記層間絶縁膜内に形成されたプラグを介し
て前記不純物拡散領域に接続され、前記不純物拡散領域
よりも導電率が高い配線をさらに備えることを特徴とす
る不揮発性半導体記憶装置。 - 【請求項１９】 前記ワード線は、前記マトリクスの行
方向に延在して形成されており、かつ、電子を蓄積し得
るゲート絶縁膜を介して前記半導体基板上に形成され
た、前記メモリセルトランジスタのゲート電極として機
能する部分を有しており、 前記マトリクスの行方向に延在して前記層間絶縁膜内に
形成され、前記層間絶縁膜内に形成されたプラグを介し
て前記ワード線に接続され、前記ワード線よりも導電率
が高い配線をさらに備える、請求項１８に記載の不揮発
性半導体記憶装置。 - 【請求項２０】 半導体基板と、 前記半導体基板内にマトリクス状に形成された複数のメ
モリセルトランジスタとを備え、 前記メモリセルトランジスタは、 前記半導体基板の主面上に形成され、電荷を蓄積し得る
電荷蓄積領域を有するゲート絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記半導体基板の前記主面内に形成されたソース・ドレ
イン領域とを有し、 前記電荷蓄積領域は、前記ソース・ドレイン領域に近接
する前記ゲート絶縁膜の端部内にのみ形成されているこ
とを特徴とする不揮発性半導体記憶装置。
Priority Applications (6)
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|---|---|---|---|
| JP2001112520A JP4565767B2 (ja) | 2001-04-11 | 2001-04-11 | 不揮発性半導体記憶装置 |
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| KR10-2001-0061007A KR100416897B1 (ko) | 2001-04-11 | 2001-09-29 | 불휘발성 반도체 기억 장치 |
| DE10155416A DE10155416A1 (de) | 2001-04-11 | 2001-11-12 | Halbleiter-Permanentspeicher |
| TW090130891A TW519729B (en) | 2001-04-11 | 2001-12-13 | Non-volatile semiconductor memory |
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|---|---|---|---|
| JP2001112520A JP4565767B2 (ja) | 2001-04-11 | 2001-04-11 | 不揮発性半導体記憶装置 |
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