JPH0793984A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0793984A JPH0793984A JP23395693A JP23395693A JPH0793984A JP H0793984 A JPH0793984 A JP H0793984A JP 23395693 A JP23395693 A JP 23395693A JP 23395693 A JP23395693 A JP 23395693A JP H0793984 A JPH0793984 A JP H0793984A
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- Japan
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- cell
- cell block
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 フラッシュメモリ型半導体記憶装置に関し、
フラッシュメモリの新規な冗長構造を提供することを目
的とする。 【構成】 フラッシュメモリセルアレイが複数個のセル
ブロックに分割して構成され、セルブロック毎に消去を
行う半導体記憶装置であって、ｎビットのデータを記憶
するためのｎ個のセルブロックと、前記ｎビットのデー
タのパリティを記憶するためのパリティ記憶部と、前記
ｎ個のセルブロックの内不良セルブロックを記憶する不
良出力記憶部と、前記セルブロックおよび前記パリティ
記憶部から読み出したデータに基づき、不良セルブロッ
クのデータを修正して出力するデータ修正回路とを有す
る。
フラッシュメモリの新規な冗長構造を提供することを目
的とする。 【構成】 フラッシュメモリセルアレイが複数個のセル
ブロックに分割して構成され、セルブロック毎に消去を
行う半導体記憶装置であって、ｎビットのデータを記憶
するためのｎ個のセルブロックと、前記ｎビットのデー
タのパリティを記憶するためのパリティ記憶部と、前記
ｎ個のセルブロックの内不良セルブロックを記憶する不
良出力記憶部と、前記セルブロックおよび前記パリティ
記憶部から読み出したデータに基づき、不良セルブロッ
クのデータを修正して出力するデータ修正回路とを有す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にフラッシュメモリ型半導体記憶装置に関する。
し、特にフラッシュメモリ型半導体記憶装置に関する。
【０００２】
【従来の技術】近年、フローティングゲート型不揮発性
半導体記憶装置の大容量化への要求が高まっている。特
にフラッシュメモリは、従来のＥＰＲＯＭの大容量を損
なうことなく、電気的に消去を行うことが可能であり、
磁気ディスク置き換え用等に大容量メモリへの要求が高
い。
半導体記憶装置の大容量化への要求が高まっている。特
にフラッシュメモリは、従来のＥＰＲＯＭの大容量を損
なうことなく、電気的に消去を行うことが可能であり、
磁気ディスク置き換え用等に大容量メモリへの要求が高
い。
【０００３】フラッシュメモリは、ＥＰＲＯＭと同様、
フローティングゲートへのホットエレクトロン注入でデ
ータを書き込み、フローティングゲートから蓄積電荷を
トンネル電流を用いて引き抜くことでデータを消去す
る。なお消去動作においては、まず全メモリセルにデー
タ「１」を書き込んだ後、全セルからデータを消去す
る。
フローティングゲートへのホットエレクトロン注入でデ
ータを書き込み、フローティングゲートから蓄積電荷を
トンネル電流を用いて引き抜くことでデータを消去す
る。なお消去動作においては、まず全メモリセルにデー
タ「１」を書き込んだ後、全セルからデータを消去す
る。
【０００４】ノア型のフラッシュメモリセルは、データ
「０」、「１」をエンハンスメントＭＯＳトランジスタ
の２つの閾値ＨＶth、ＬＶthに対応させて記憶する。コ
ントロールゲートとチャネルの間に配置されたフローテ
ィングゲートに電荷を蓄積した状態が「１」、電荷を蓄
積していない状態が「０」である。２つの閾値ＨＶTHと
ＬＶTHは、たとえば７Ｖ程度と３Ｖ程度である。
「０」、「１」をエンハンスメントＭＯＳトランジスタ
の２つの閾値ＨＶth、ＬＶthに対応させて記憶する。コ
ントロールゲートとチャネルの間に配置されたフローテ
ィングゲートに電荷を蓄積した状態が「１」、電荷を蓄
積していない状態が「０」である。２つの閾値ＨＶTHと
ＬＶTHは、たとえば７Ｖ程度と３Ｖ程度である。
【０００５】ソースに０Ｖ、ドレインに１Ｖ、コントロ
ールゲートに５Ｖを印加すると、閾値が高閾値ＨＶthで
あればチャネルはオンせず、低閾値ＶＬTHであればチャ
ネルはオンする。このようにしてデータを読み出すこと
ができる。なお選択されていないドレインはフローティ
ング、コントロールゲートは０Ｖとされる。
ールゲートに５Ｖを印加すると、閾値が高閾値ＨＶthで
あればチャネルはオンせず、低閾値ＶＬTHであればチャ
ネルはオンする。このようにしてデータを読み出すこと
ができる。なお選択されていないドレインはフローティ
ング、コントロールゲートは０Ｖとされる。
【０００６】「１」書き込みの時には選択されたドレイ
ンに６Ｖ、コントロールゲートに１２Ｖを印加する。電
子がホット状態となってチャネル上の酸化膜を突き抜け
てフローティングゲートに注入され、データが書き込ま
れる。
ンに６Ｖ、コントロールゲートに１２Ｖを印加する。電
子がホット状態となってチャネル上の酸化膜を突き抜け
てフローティングゲートに注入され、データが書き込ま
れる。
【０００７】消去の時には、全セルに「１」を書き込ん
だ後、全セルのコントロールゲートに０Ｖ、ソースに１
２Ｖを与え、ドレインはフローティングにする。コント
ロールゲートに蓄積されている電子はトンネルで酸化膜
を通り抜けソースに引き出される。
だ後、全セルのコントロールゲートに０Ｖ、ソースに１
２Ｖを与え、ドレインはフローティングにする。コント
ロールゲートに蓄積されている電子はトンネルで酸化膜
を通り抜けソースに引き出される。
【０００８】なお、メモリセルアレイにおいては、同一
の行（ロー）に配置されたセルのコントロールゲートは
同一のワード線に接続され、同一の列（コラム）に配置
されたドレインは同一のビット線に接続される。
の行（ロー）に配置されたセルのコントロールゲートは
同一のワード線に接続され、同一の列（コラム）に配置
されたドレインは同一のビット線に接続される。
【０００９】このようなフラッシュメモリにおいて、２
つのワード線が短絡してしまうことがある。この時消去
を行うと、所定の閾値以外の閾値を持つセルが生じてし
まう。すなわち、データ「０」のセルに「１」を書き込
むためワード線に１２Ｖを印加しても、短絡している他
のワード線には０Ｖが印加されている。そのため、ワー
ド線の電圧が十分高くならず、ワード線短絡のメモリセ
ルは書込不十分になる。
つのワード線が短絡してしまうことがある。この時消去
を行うと、所定の閾値以外の閾値を持つセルが生じてし
まう。すなわち、データ「０」のセルに「１」を書き込
むためワード線に１２Ｖを印加しても、短絡している他
のワード線には０Ｖが印加されている。そのため、ワー
ド線の電圧が十分高くならず、ワード線短絡のメモリセ
ルは書込不十分になる。
【００１０】次に全セルを消去するため、全ワード線
（コントロールゲート）に０Ｖ、全ソースに１２Ｖが印
加される。書込不十分なメモリセルにおいてはフローテ
ィングゲートから過度に電子が引き抜かれ、正に帯電し
てしまう。これをオーバイレース（過消去）と呼ぶ。
（コントロールゲート）に０Ｖ、全ソースに１２Ｖが印
加される。書込不十分なメモリセルにおいてはフローテ
ィングゲートから過度に電子が引き抜かれ、正に帯電し
てしまう。これをオーバイレース（過消去）と呼ぶ。
【００１１】オーバイレースのセルに次に「１」を書き
込もうとしても初期状態が０でなく正電位であり、かつ
ワード線に十分電圧を印加できないため書込不十分とな
る。このようにワード線短絡を生じている場合、そのワ
ード線に接続された全メモリセルは書込不能となってし
まう。
込もうとしても初期状態が０でなく正電位であり、かつ
ワード線に十分電圧を印加できないため書込不十分とな
る。このようにワード線短絡を生じている場合、そのワ
ード線に接続された全メモリセルは書込不能となってし
まう。
【００１２】ワード線短絡に対してはワード線に接続さ
れるセルを冗長させても意味がない。従って冗長を行う
場合はビット線（カラム側）に接続させるセル数を冗長
させている。
れるセルを冗長させても意味がない。従って冗長を行う
場合はビット線（カラム側）に接続させるセル数を冗長
させている。
【００１３】ところで、あるメモリセルがオーバイレー
スを起こすと、オーバイレースを起こしたセルに接続さ
れているビット線に繋がっている他のセルも読み出し不
能となってしまう。
スを起こすと、オーバイレースを起こしたセルに接続さ
れているビット線に繋がっている他のセルも読み出し不
能となってしまう。
【００１４】オーバイレースにより閾値が負になり、ワ
ード線が選択されていず、０Ｖの時もトランジスタがオ
ンになり、ビット線に電流が流れてしまう。読み出すべ
きセルの閾値に拘らず、ビット線に電流が流れてしま
う。
ード線が選択されていず、０Ｖの時もトランジスタがオ
ンになり、ビット線に電流が流れてしまう。読み出すべ
きセルの閾値に拘らず、ビット線に電流が流れてしま
う。
【００１５】フラッシュメモリの冗長方法として、他に
セルブロックを単位に冗長することが考えられている。
メモリ全体を複数のブロックに分割し、ブロックに不良
が存在する時は、冗長用のブロックを使用する。不良ブ
ロックを冗長用ブロックに置き換えた時には、アドレス
デコーダでデコードしたアドレスが不良ブロックを指定
する時は該当アドレスを冗長用ブロックに切り換える操
作を行う。
セルブロックを単位に冗長することが考えられている。
メモリ全体を複数のブロックに分割し、ブロックに不良
が存在する時は、冗長用のブロックを使用する。不良ブ
ロックを冗長用ブロックに置き換えた時には、アドレス
デコーダでデコードしたアドレスが不良ブロックを指定
する時は該当アドレスを冗長用ブロックに切り換える操
作を行う。
【００１６】
【発明が解決しようとする課題】以上説明したように、
フラッシュメモリにおいて不良が発生した時の冗長方法
が求められている。
フラッシュメモリにおいて不良が発生した時の冗長方法
が求められている。
【００１７】本発明の目的は、フラッシュメモリの新規
な冗長構造を提供することである。
な冗長構造を提供することである。
【００１８】
【課題を解決するための手段】本発明の半導体記憶装置
は、フラッシュメモリセルアレイが複数個のセルブロッ
クに分割して構成され、セルブロック毎に消去を行う半
導体記憶装置であって、ｎビットのデータを記憶するた
めのｎ個のセルブロックと、前記ｎビットのデータのパ
リティを記憶するためのパリティ記憶部と、前記ｎ個の
セルブロックの内不良セルブロックを記憶する不良出力
記憶部と、前記セルブロックおよび前記パリティ記憶部
から読み出したデータに基づき、不良セルブロックのデ
ータを修正して出力するデータ修正回路とを有する。
は、フラッシュメモリセルアレイが複数個のセルブロッ
クに分割して構成され、セルブロック毎に消去を行う半
導体記憶装置であって、ｎビットのデータを記憶するた
めのｎ個のセルブロックと、前記ｎビットのデータのパ
リティを記憶するためのパリティ記憶部と、前記ｎ個の
セルブロックの内不良セルブロックを記憶する不良出力
記憶部と、前記セルブロックおよび前記パリティ記憶部
から読み出したデータに基づき、不良セルブロックのデ
ータを修正して出力するデータ修正回路とを有する。
【００１９】
【作用】ｎビットのデータを記憶するためのｎ個のセル
ブロックに加え、このｎビットのデータのパリティを記
憶するためのパリティ記憶部を設けることにより、セル
ブロックのいずれかが不良となった場合にも他のセルブ
ロックとパリティ記憶部からの読出信号に基づき、不良
セルブロックのデータを再生することができる。
ブロックに加え、このｎビットのデータのパリティを記
憶するためのパリティ記憶部を設けることにより、セル
ブロックのいずれかが不良となった場合にも他のセルブ
ロックとパリティ記憶部からの読出信号に基づき、不良
セルブロックのデータを再生することができる。
【００２０】
【実施例】図１は、本発明の実施例によるフラッシュメ
モリ装置の回路を示す。メモリのセルブロック１ａ、１
ｂ、…は、ｎビットのデータを記憶するためのｎ個のメ
モリセルマトリックスであり、それぞれワード側の制御
を行うワード制御回路２ａ、２ｂ、…およびビット側の
制御を行うビット制御回路３ａ、３ｂ、…を備えてい
る。
モリ装置の回路を示す。メモリのセルブロック１ａ、１
ｂ、…は、ｎビットのデータを記憶するためのｎ個のメ
モリセルマトリックスであり、それぞれワード側の制御
を行うワード制御回路２ａ、２ｂ、…およびビット側の
制御を行うビット制御回路３ａ、３ｂ、…を備えてい
る。
【００２１】図２に各セルブロックの構成をより詳細に
示す。セルブロック１は、不揮発性メモリセルのマトリ
ックスであり、フローティングゲート型の多数のメモリ
セルＣijを含む。
示す。セルブロック１は、不揮発性メモリセルのマトリ
ックスであり、フローティングゲート型の多数のメモリ
セルＣijを含む。
【００２２】メモリセルＣ11を例に取って説明すると、
フローティングゲートＦＧを備えたＭＯＳトランジスタ
のソースＳがソースラインに接続され、ドレインＤがビ
ットラインＢＬ１に接続されている。また、フローティ
ングゲートＦＧ上に形成されたコントロールゲートＣＧ
は、ワードラインＷＬ１に接続されている。
フローティングゲートＦＧを備えたＭＯＳトランジスタ
のソースＳがソースラインに接続され、ドレインＤがビ
ットラインＢＬ１に接続されている。また、フローティ
ングゲートＦＧ上に形成されたコントロールゲートＣＧ
は、ワードラインＷＬ１に接続されている。
【００２３】ビットラインＢＬ１とワードラインＷＬ１
に印加する電圧を制御することにより、このメモリセル
Ｃ11に情報を書き込んだり読み出したりすることができ
る。行方向に配列されたメモリセルは、共通のワードラ
インＷＬに接続され、列方法に配列されたメモリセルの
ドレインＤは、共通のビットラインＢＬに接続される。
各ワードラインＷＬは、ワード制御回路２によって制御
され、各ビットラインＢＬは、ビット制御回路３によっ
て制御される。
に印加する電圧を制御することにより、このメモリセル
Ｃ11に情報を書き込んだり読み出したりすることができ
る。行方向に配列されたメモリセルは、共通のワードラ
インＷＬに接続され、列方法に配列されたメモリセルの
ドレインＤは、共通のビットラインＢＬに接続される。
各ワードラインＷＬは、ワード制御回路２によって制御
され、各ビットラインＢＬは、ビット制御回路３によっ
て制御される。
【００２４】図３は、図２に示すようなメモリマトリッ
クスの平面構成を概略的に示す平面図である。図中横方
向に連続したソース領域（ソースライン）２１が配置さ
れ、隣接するソース領域２１の間に複数個の不揮発性メ
モリセルが接続されている。ドレイン領域２４は、上下
のソースラインとの間に形成される２つの不揮発性メモ
リセルに共通に用いられる。
クスの平面構成を概略的に示す平面図である。図中横方
向に連続したソース領域（ソースライン）２１が配置さ
れ、隣接するソース領域２１の間に複数個の不揮発性メ
モリセルが接続されている。ドレイン領域２４は、上下
のソースラインとの間に形成される２つの不揮発性メモ
リセルに共通に用いられる。
【００２５】ソースライン２１とドレイン領域２４の間
に形成されるチャネル領域上にフローティングゲート電
極２３が電気的にフローティングされた状態で配置さ
れ、その上にコントロール電極（ワード線）２１が図中
横方向に延在して配置されている。ビット線（図示せ
ず）は図中縦方向に配置され、ビットコンタクト孔２５
を介してドレイン領域２４に接続される。
に形成されるチャネル領域上にフローティングゲート電
極２３が電気的にフローティングされた状態で配置さ
れ、その上にコントロール電極（ワード線）２１が図中
横方向に延在して配置されている。ビット線（図示せ
ず）は図中縦方向に配置され、ビットコンタクト孔２５
を介してドレイン領域２４に接続される。
【００２６】図３の構成によれば、ワード線が横方向に
配置され、ビット線が縦方向に配置されたメモリセルが
構成される。なお、ソースラインはワード線と平行に配
置されている。
配置され、ビット線が縦方向に配置されたメモリセルが
構成される。なお、ソースラインはワード線と平行に配
置されている。
【００２７】図１に戻って説明を続ける。各セルブロッ
ク１のワード側に接続されたワード制御回路２は、ロー
デコーダ４に接続され、ローデコーダの制御を受ける。
また、各セルブロックのビット側に接続されたビット制
御回路３は、カラムデコーダ５に接続され、カラムデコ
ーダを制御を受けると共にデータの授受を行う。ローデ
コーダ４は端子１７からローアドレスの信号を受ける。
カラムデコーダ５は端子１８からカラムアドレス信号を
受けると共に端子１９からデータ信号を受ける。
ク１のワード側に接続されたワード制御回路２は、ロー
デコーダ４に接続され、ローデコーダの制御を受ける。
また、各セルブロックのビット側に接続されたビット制
御回路３は、カラムデコーダ５に接続され、カラムデコ
ーダを制御を受けると共にデータの授受を行う。ローデ
コーダ４は端子１７からローアドレスの信号を受ける。
カラムデコーダ５は端子１８からカラムアドレス信号を
受けると共に端子１９からデータ信号を受ける。
【００２８】なお、セルブロック１と同等の構成を有す
るパリティセルブロック６が並列に設けられる。パリテ
ィセルブロックのワード側を制御するワード制御回路７
およびビット側を制御するビット制御回路８がパリティ
セルブロック６に接続されている。ローデコーダ４およ
びカラムデコーダ５は、パリティセルブロック６用のワ
ード制御回路７およびビット制御回路８にも接続されて
いる。
るパリティセルブロック６が並列に設けられる。パリテ
ィセルブロックのワード側を制御するワード制御回路７
およびビット側を制御するビット制御回路８がパリティ
セルブロック６に接続されている。ローデコーダ４およ
びカラムデコーダ５は、パリティセルブロック６用のワ
ード制御回路７およびビット制御回路８にも接続されて
いる。
【００２９】また、カラムデコーダ５からのデータライ
ンＤ１、Ｄ２、…に接続されたデータラインにパリティ
回路９が接続され、ｎビットデータのパリティを算出す
る。パリティ回路９が算出したパリティ信号は、ビット
制御回路８を介してパリティセルブロックに供給され、
パリティセルブロック６に記憶される。
ンＤ１、Ｄ２、…に接続されたデータラインにパリティ
回路９が接続され、ｎビットデータのパリティを算出す
る。パリティ回路９が算出したパリティ信号は、ビット
制御回路８を介してパリティセルブロックに供給され、
パリティセルブロック６に記憶される。
【００３０】不良出力記憶部１０は、セルブロック１の
いずれかが不良の場合そのアドレスを記憶する。不良出
力記憶部は、セルブロックを記憶する機能があればよ
く、たとえばヒューズ等によって形成することができ
る。不良出力記憶部１０は、その出力をカラムデコーダ
５およびデータ修正回路１１に供給する。データ修正回
路１１は、カラムデコーダ５およびパリティ回路９に接
続され、読出し時にこれらの回路から信号を受ける。読
出アドレスが不良出力記憶部の記憶する不良ブロックに
一致する時は、不良セルブロックからの信号はデータと
して採用せず、他のセルブロックから読み出した信号と
パリティセルブロックから読み出した信号に基づき、デ
ータを修正してアウトバッファ１３に供給する。
いずれかが不良の場合そのアドレスを記憶する。不良出
力記憶部は、セルブロックを記憶する機能があればよ
く、たとえばヒューズ等によって形成することができ
る。不良出力記憶部１０は、その出力をカラムデコーダ
５およびデータ修正回路１１に供給する。データ修正回
路１１は、カラムデコーダ５およびパリティ回路９に接
続され、読出し時にこれらの回路から信号を受ける。読
出アドレスが不良出力記憶部の記憶する不良ブロックに
一致する時は、不良セルブロックからの信号はデータと
して採用せず、他のセルブロックから読み出した信号と
パリティセルブロックから読み出した信号に基づき、デ
ータを修正してアウトバッファ１３に供給する。
【００３１】以上説明したようなパリティビットを備え
ることにより、不良セルブロックに対する置き換え用の
セルブロックを持つ必要なく、ブロック冗長を実施する
ことができる。以下、例として４つのセルブロックがあ
る×４の構成の場合について説明する。
ることにより、不良セルブロックに対する置き換え用の
セルブロックを持つ必要なく、ブロック冗長を実施する
ことができる。以下、例として４つのセルブロックがあ
る×４の構成の場合について説明する。
【００３２】セルアドレスとしては、セルブロック、ロ
ーアドレス、カラムアドレスによって指定する。いま、
セルブロック１ａが不良セルであるとする。各セルブロ
ックの（１１）番地にデータを記憶させ、全体として
（１１００）を記憶するとする。
ーアドレス、カラムアドレスによって指定する。いま、
セルブロック１ａが不良セルであるとする。各セルブロ
ックの（１１）番地にデータを記憶させ、全体として
（１１００）を記憶するとする。
【００３３】端子１９からデータとして（１１００）が
カラムデコーダ５に供給され、（１）、（１）、
（０）、（０）がデータラインＤ１、Ｄ２、Ｄ３、Ｄ４
にも供給される。パリティ回路９は、供給されるデータ
（１１００）からパリティ「０」を作成し、パリティセ
ルブロック６の（１１）番地にパリティ「０」を記憶さ
せる。
カラムデコーダ５に供給され、（１）、（１）、
（０）、（０）がデータラインＤ１、Ｄ２、Ｄ３、Ｄ４
にも供給される。パリティ回路９は、供給されるデータ
（１１００）からパリティ「０」を作成し、パリティセ
ルブロック６の（１１）番地にパリティ「０」を記憶さ
せる。
【００３４】セルブロック１ａ、１ｂ、１ｃ、１ｄはそ
れぞれデータ１、１、０、０を受け記憶動作を行うが、
セルブロック１ａは不良のため、適正な記憶は行われな
い。読み出し時には、各セルブロック１ａ、１ｂ、１
ｃ、１ｄからデータが読み出され、カラムデコーダ５を
介して修正回路１１に供給される。また、パリティセル
ブロックからもパリティデータが読み出され、パリティ
回路９を介してデータ修正回路１１に供給される。デー
タ修正回路１１は、各セルブロック１からのデータ読出
信号およびパリティセルブロック６からのパリティ信号
を受け、不良出力記憶部１０からセルブロック１ａが不
良ある旨を表わす信号を受ける。
れぞれデータ１、１、０、０を受け記憶動作を行うが、
セルブロック１ａは不良のため、適正な記憶は行われな
い。読み出し時には、各セルブロック１ａ、１ｂ、１
ｃ、１ｄからデータが読み出され、カラムデコーダ５を
介して修正回路１１に供給される。また、パリティセル
ブロックからもパリティデータが読み出され、パリティ
回路９を介してデータ修正回路１１に供給される。デー
タ修正回路１１は、各セルブロック１からのデータ読出
信号およびパリティセルブロック６からのパリティ信号
を受け、不良出力記憶部１０からセルブロック１ａが不
良ある旨を表わす信号を受ける。
【００３５】データ修正回路１１は、良品のセルブロッ
ク１ｂ、１ｃ、１ｄから読み出したデータとパリティ信
号からセルブロック１ａに記憶されるべきであったデー
タを作成し、良品セルブロックから読み出したデータと
合わせ適正な出力をアウトバッファ１３ａ〜１３ｄに供
給する。このようにして、不良セルブロックが存在して
も適正なメモリの書込み、読み出しを行うことができ
る。
ク１ｂ、１ｃ、１ｄから読み出したデータとパリティ信
号からセルブロック１ａに記憶されるべきであったデー
タを作成し、良品セルブロックから読み出したデータと
合わせ適正な出力をアウトバッファ１３ａ〜１３ｄに供
給する。このようにして、不良セルブロックが存在して
も適正なメモリの書込み、読み出しを行うことができ
る。
【００３６】なお、不良出力記憶部１０をカラムデコー
ダ５に接続し、書き込み時に不良セルブロックには書き
込みを行わないようにすることもできる。なお、消去動
作の際には、各セルブロック１ａ〜１ｄおよびパリティ
セルブロック６の全セルの消去を行う。×４の出力構成
の場合を説明したが、×８、×１６等他の出力構成の場
合にも同様の動作を行えることは当業者に自明であろ
う。
ダ５に接続し、書き込み時に不良セルブロックには書き
込みを行わないようにすることもできる。なお、消去動
作の際には、各セルブロック１ａ〜１ｄおよびパリティ
セルブロック６の全セルの消去を行う。×４の出力構成
の場合を説明したが、×８、×１６等他の出力構成の場
合にも同様の動作を行えることは当業者に自明であろ
う。
【００３７】このような構成によれば、不良セルブロッ
クが存在する場合にも、アドレス変換を行う必要がな
い。パリティセルブロック６およびそれらに接続される
制御回路７、８、パリティ回路９、不良出力記憶部１０
およびデータ修正回路１１を設けることにより、全ての
セルブロックが良品である場合と同等の制御によりこの
メモリ装置を使用することができる。なお、出力構成の
２倍を読出、書込の単位とし、出力構成のビット数の２
倍のセルブロックを用い、これに１つのパリティセルを
与える等の変形も可能である。
クが存在する場合にも、アドレス変換を行う必要がな
い。パリティセルブロック６およびそれらに接続される
制御回路７、８、パリティ回路９、不良出力記憶部１０
およびデータ修正回路１１を設けることにより、全ての
セルブロックが良品である場合と同等の制御によりこの
メモリ装置を使用することができる。なお、出力構成の
２倍を読出、書込の単位とし、出力構成のビット数の２
倍のセルブロックを用い、これに１つのパリティセルを
与える等の変形も可能である。
【００３８】以上、本発明を実施例に沿って説明した
が、本発明はこれらに制限されるものではない。たとえ
ば、種々の変更、改良、組合せ等が可能なことは当業者
に自明であろう。
が、本発明はこれらに制限されるものではない。たとえ
ば、種々の変更、改良、組合せ等が可能なことは当業者
に自明であろう。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
パリティセルブロックを設けることにより、メモリセル
ブロックを冗長することなくフラッシュメモリのブロッ
ク冗長を行うことができる。
パリティセルブロックを設けることにより、メモリセル
ブロックを冗長することなくフラッシュメモリのブロッ
ク冗長を行うことができる。
【図１】本発明の実施例によるフラッシュメモリ装置の
構成を示す回路図である。
構成を示す回路図である。
【図２】図１のメモリ装置におけるセルブロックの構成
を示す回路図である。
を示す回路図である。
【図３】図２に示すセルブロックの半導体チップ上の平
面構成を示す概略平面図である。
面構成を示す概略平面図である。
１ メモリセルブロック ２ ワード制御回路 ３ ビット制御回路 ４ ローデコーダ ５ カラムデコーダ ６ パリティセルブロック ７ ワード制御回路 ８ ビット制御回路 ９ パリティ回路 １０ 不良出力記憶部 １１ データ修正回路 １３ アウトバッファ ＷＬ ワードライン ＢＬ ビットライン Ｃ メモリセル ２１ ソース領域 ２２ コントロールゲート電極 ２３ フローティングゲート電極 ２４ ドレイン領域 ２５ ビットコンタクト孔
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (3)
- 【請求項１】 フラッシュメモリセルアレイが複数個の
セルブロックに分割して構成され、セルブロック毎に消
去を行う半導体記憶装置であって、 ｎビットのデータを記憶するためのｎ個のセルブロック
と、 前記ｎビットのデータのパリティを記憶するためのパリ
ティ記憶部と、 前記ｎ個のセルブロックの内不良セルブロックを記憶す
る不良出力記憶部と、 前記セルブロックおよび前記パリティ記憶部から読み出
したデータに基づき、不良セルブロックのデータを修正
して出力するデータ修正回路とを有する半導体記憶装
置。 - 【請求項２】 前記各セルブロックとパリティ記憶部が
同一の記憶容量を有する請求項１記載の半導体記憶装
置。 - 【請求項３】 前記ｎ個のセルブロックから読み出すｎ
ビットのデータが１単位の出力構成である請求項１ない
し２記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395693A JPH0793984A (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
| KR1019940023535A KR0168896B1 (ko) | 1993-09-20 | 1994-09-16 | 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 |
| US08/588,693 US5671239A (en) | 1993-09-20 | 1996-01-19 | Semiconductor memory of xN type having error correcting circuit by parity |
| US08/748,532 US5883903A (en) | 1993-09-20 | 1996-11-13 | Semiconductor memory of XN type having parity corresponding to n×m bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23395693A JPH0793984A (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0793984A true JPH0793984A (ja) | 1995-04-07 |
Family
ID=16963266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23395693A Pending JPH0793984A (ja) | 1993-09-20 | 1993-09-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793984A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
-
1993
- 1993-09-20 JP JP23395693A patent/JPH0793984A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313962A (ja) * | 2001-04-11 | 2002-10-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
| JP2005234883A (ja) * | 2004-02-19 | 2005-09-02 | Nec Corp | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
| JP4595342B2 (ja) * | 2004-02-19 | 2010-12-08 | 日本電気株式会社 | 記憶装置のデータ書き込み、読み出し方法およびデータ記憶システム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010130 |