JP3099563B2 - 半導体記憶装置 - Google Patents
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Description
特にリダンダンシセルアレイへの置換を指示する情報を
記憶する電気的に消去可能,プログラム可能な読出し専
用メモリ(EEPROM)素子を備える半導体記憶装置
に関する。
モリセルアレイ中に不良のメモリセル(以下欠陥セル)
が含まれる割合が大きいため、この欠陥セルをリダンダ
ンシセルに置換することにより製造歩留りの向上をはか
る手法が一般的に用いられている。
法には、メモリセルを行方向,列方向に配列したメモリ
セルアレイに対し、所定数のリダンダンシセル行及びリ
ダンダンシセル列のうちの一方又は両方を設け、行単位
又は列単位で置換する方法や、所定のメモリ容量のメモ
リセルアレイを複数ブロックに分割し、このブロック1
つ分のメモリ容量をもつリダンダンシセルアレイを設け
てブロック単位で置換する方法などがある。
の置換が行なわれる半導体記憶装置においては、第1の
アドレス信号によりメモリセルアレイ中の1つのブロッ
クが選択され、第2のアドレス信号により上記の選択さ
れたブロック中の1つのメモリセルが選択されてデータ
の書込み又は読出しが行なわれる。選択されたブロック
中に欠陥セルが含まれるときには、リダンダンシセルア
レイが選択されてデータの書込み又は読出しが行なわれ
る。
セルアレイ中に欠陥セルが含まれるか否かを示す置換要
否情報と、欠陥セルが含まれるブロックを示す識別情報
とを記憶する置換情報記憶回路と、第1のアドレス信号
により、欠陥セルを含むブロックが選択されたか否かを
上記置換要否情報及び識別情報に基ずいて判断するリダ
ンダンシ選択回路とによって行う。
能,プログラム可能な読出し専用メモリ(EEPRO
M)素子として、フローティングゲートを持つ電界効果
トランジスタ(以下メモリトランジスタ)を複数個備え
る。
グゲートに電子が注入されていない状態では、コントロ
ールゲート電極に所定の電圧(通常電源電圧)を印加す
るとソース電極・ドレイン電極間にチャネルが形成され
電流が流れるが、上記フローティングゲートに電子が注
入されている状態では、この注入された電子の影響を受
けて、コントロールゲート電極に所定の電圧を印加して
もソース電極・ドレイン電極間にはチャネルが形成され
ず電流が流れない。置換情報記憶回路は、上述したメモ
リトランジスタの特性を利用して前述の置換要否情報及
び識別情報を記憶する。
ゲートへの電子の注入は次のようにして行なわれる。
極及びコントロールゲート電極に高電圧を印加し、ソー
ス電極及びドレイン電極間に発生するホットエレクトロ
ンをコントロールゲート電極側に引き寄せ、この引き寄
せ経路の途中に設けられているフローティングゲートに
上記ホットエレクトロンを注入する。
電位としコントロールゲート電極に高電圧を印加するこ
とにより、ソース電極及びドレイン電極とコントロール
ゲート電極との間に強電界を加えてファウラー・ノルド
ハイム(Fowler−Nordheim、以下F−
N)トンネリング電流を発生させ、これら電極間に設け
られているフローティングゲートに電子を注入する。
メモリトランジスタのうちの所定のメモリトランジスタ
のフローティングゲートに電子が注入され、前述の置換
要否情報及び識別情報が書き込まれ、記憶される。この
書込みは、製品検査の段階で行なわれる。そしてこの
後、すべての製品の置換情報記憶回路の全メモリトラン
ジスタのコントロールゲート電極は電源電圧供給端に固
定接続され、常にその記憶情報が読出される状態に設定
される。
記憶装置では、置換情報記憶回路のメモリトランジスタ
が、フローティングゲートに電子を注入することによっ
て2値情報のうちの一方を記憶するため、フローティン
グゲートとソース電極,ドレイン電極との間の絶縁膜及
びフローティングゲートとコントロールゲート電極との
間の絶縁膜は極めて薄く形成されており、また、上記置
換情報記憶回路を含む半導体記憶装置に電源が投入され
ると上記メモリトランジスタのコントロールゲート電極
には常時電源電圧が印加される。従ってフローティング
ゲートに蓄積されている電子には常に一方向の強電界が
加えられているため、製造工程上避け難い上記絶縁膜の
極めて微細な欠陥や極めて微小とはいえ発生するF−N
トンネリング電流によってフローティングゲートの蓄積
電子がわずかずつ散失し、長時間使用すると上記置換情
報記憶回路の記憶情報が消失してしまうという危険性が
あった。
回路の記憶情報の消失を防ぎ、長期使用に耐える半導体
記憶装置を提供することにある。
は、第1のアドレス信号により選択されて供給データの
書込み及び記憶データの読出しを行う複数のメモリセル
をそれぞれ含む複数のセルアレイブロックから成るメモ
リセルアレイと、リダンダンシ選択信号がアクティブレ
ベルのとき前記複数のセルアレイブロックのうちの欠陥
メモリセルを含んだセルアレイブロックに代って供給デ
ータの書込み及び記憶データの読出しを行うリダンダン
シセルアレイと、第2のアドレス信号に応答して前記複
数のセルアレイブロックのうちの1つを選択しそのセル
アレイブロックへのデータの供給及びそのセルアレイブ
ロックからの読出しデータの伝達を行うブロック選択回
路と、データ書込み時以外の通常動作時、ソース電極及
びコントロールゲート電極が基準電位にドレイン電極が
電源電位より所定の電位だけ基準電位寄りにそれぞれ保
たれフローティングゲートの電荷蓄積状態に従ってディ
プレッション型又はエンハンスメント型となる複数のメ
モリトランジスタを備え、データ書込み時、前記フロー
ティングゲートの電荷蓄積状態を制御して前記リダンダ
ンシセルアレイの置換の要否決定のための置換要否情報
及び欠陥メモリセルを含んだ前記セルアレイブロックの
識別のための識別情報を含む置換情報を記憶する置換情
報記憶回路と、欠陥メモリセルを含んだ前記セルアレイ
ブロックが前記第2のアドレス信号によって選択された
と前記置換情報記憶回路の出力情報に基ずいて判断した
ときアクティブレベルとなる前記リダンダンシ選択信号
を出力するリダンダンシ選択回路とを有している。
説明する。
である。
には示されていない)により選択され供給データの書込
み及び記憶データの読出し(以下、書込み/読出しとい
う)を行う複数のメモリセル(図1には示されていな
い)をそれぞれ含む複数のセルアレイブロック11a〜
11dから成るメモリセルアレイ1と、リダンダンシ選
択信号RSがアクティブレベルのとき上記セルアレイブ
ロック11a〜11dのうちの欠陥メモリセル(以下、
欠陥セル)を含んだセルアレイブロックに代ってデータ
の書込み/読出しを行うリダンダンシセルアレイ2と、
第2のアドレス信号ADcをデコードしてセルアレイブ
ロック11a〜11dの選択のためのブロック選択信号
BS(BS1〜BS4から成る)を出力するデコード回
路3と、ゲート電極に対応ブロック選択信号(BS1〜
BS4)をそれぞれ受けこの選択信号(BS1〜BS
4)に応答して導通しセルアレイブロック11a〜11
dの1つを選択するトランジスタQ41〜Q44を備え
選択されたセルアレイブロックにデータ入出力端からの
書込みデータを供給しこの選択されたセルアレイブロッ
クからの読出しデータを上記データ入出力端に伝達する
ブロック選択回路4と、情報書込み時以外の通常動作
時、ソース電極及びコントロール電極が接地電位にドレ
イン電極が電源電位より所定の電位だけ低い電位にそれ
ぞれ保たれフローティングゲートの電荷蓄積状態に従っ
てディプレッション型又はエンハンスメント型となる複
数のメモリトランジスタ(図1には示されていない)を
備え、情報書込み時、上記フローティングゲートの電荷
蓄積状態を制御してリダンダンシセルアレイ2への置換
の要否決定のための置換要否情報RA及び欠陥セルを含
んだセルアレイブロックの識別のためのブロックアドレ
スBAから成る置換情報を記憶する置換情報記憶回路5
と、上記置換情報(RA,BA)及びブロック選択信号
BS(BS1〜BS4)を入力し欠陥セルを含んだセル
アレイブロックが第2のアドレス信号ADcによって選
択されたと判断したときアクティブレベルとなるリダン
ダンシ選択信号RSを出力するリダンダンシ選択回路6
と、切換回路8からの書込みデータをブロック選択回路
4のデータ入出力端へ伝達しこのデータ入出力端からの
読出しデータを増幅して切換回路8へ伝達するメモリセ
ルアレイ1用の書込み・センス増幅回路7aと、リダン
ダンシ選択信号RSがアクティブレベルのとき活性化し
切換回路8からの書込みデータをリダンダンシセルアレ
イ2へ供給しリダンダンシセルアレイ2からの読出しデ
ータを増幅し切換回路8へ伝達するリダンダンシセルア
レイ2用の書込み・センス増幅回路7bと、リダンダン
シ選択信号RSに応答して書込みデータ及び読出しデー
タの書込み・センス増幅回路7a,7b間の切換え制御
を行う切換回路8と、切換回路8と外部回路との間の書
込みデータ及び読出しデータの伝達制御を行う入出力バ
ッファ回路9とを備える。
な回路例を示す図2を参照すると、この置換情報記憶回
路5は、ブロックアドレスBAの構成ビットBA1,B
A2及び置換要否情報RAのそれぞれを対応記憶するN
チャネル型のメモリトランジスタMQ51〜MQ53
と、ドレイン電極をメモリトランジスタMQ51〜MQ
53のドレイン電極のそれぞれに対応接続しゲート電極
にチップイネーブル信号CEを受けるPチャネル型のト
ランジスタQ51〜Q53と、ソース電極をメモリトラ
ンジスタMQ51〜MQ53のドレイン電極のそれぞれ
に対応接続しゲート電極を接地電位点に接続したディプ
レッション型Nチャネル型のトランジスタQ54〜Q5
6と入力端をトランジスタQ54〜Q56のドレイン電
極のそれぞれに対応接続し出力端から対応置換情報(B
A1,BA2,RA)を出力するインバータIV51〜
IV53とソース電極を電源電位Vcc点にそれぞれ接
続しドレイン電極及びゲート電極をインバータIV51
〜IV53の入力端のそれぞれに対応接続したPチャネ
ル型のトランジスタQ57〜Q59とを含む出力回路5
5a〜55cと、情報書込み時及び通常動作時に制御信
号(CE,IPR,IER,IR)に応答して、メモリ
トランジスタMQ51〜MQ53のドレイン電極,コン
トロールゲート電極及びソース電極にそれぞれ所定の電
圧を供給するドレイン電圧供給回路51,ゲート電圧供
給回路52及びソース電圧供給回路53と、情報書込み
時には選択的にメモリトランジスタMQ51〜MQ53
のドレイン電極にトランジスタQ51〜Q53を通し
て、コントロールゲート電極及びソース電極には直接、
通常動作時には同時に、各電圧供給回路(51〜53)
からの電圧をそれぞれ供給する選択回路54a〜54c
とを備える。
ンジスタMQ51〜MQ53をエンハンスメント型にす
るときには電源電位Vcc(例えば5V)より高い高電
圧(例えば12V)を出力し、ディプレッション型にす
るとき及び通常動作時にはその出力端をトランジスタQ
51〜Q53のソース電極と非接続状態にする。
ジスタMQ51〜MQ53をエンハンスメント型にする
ときには、電源電位Vcc(5V)より高い高電圧(1
2V)を出力し、ディプレッション型にするとき及び通
常動作時には接地電位を出力する。
ジスタMQ51〜MQ53をディプレッション型にする
ときには電源電位Vcc(5V)より高い高電圧(12
V)を出力し、エンハンスメント型にするとき及び通常
動作時には接地電位を出力する。
6の具体的な回路例を示す図3を参照すると、このリダ
ンダンシ選択回路6は、ブロックアドレスBA(BA
1,BA2)をデコードするデコード回路61と、デコ
ード回路3からのブロック選択信号BS(BS1〜BS
4)とデコード回路61の出力信号とが一致したときに
アクティブレベルとなる信号を出力する一致検出回路6
2と、置換要否情報RAと一致検出回路62の出力信号
との論理積をとりリダンダンシ選択信号RSを出力する
論理ゲートG61とを備える。
のメモリトランジスタMQ51〜MQ53への情報書込
み動作及び各部動作について述べる。
の動作試験を含む製品テスト工程の終了後、全メモリト
ランジスタMQ51〜MQ53のドレイン電極及びコン
トロール電極に高電圧(12V)をソース電極に接地電
位をそれぞれ供給し、発生したホットエレクトロンをフ
ローティングゲートに注入してこれらメモリトランジス
タをエンハンスメント型にする。
1中に欠陥セルが存在しないことが確認された場合は、
トランジスタQ51〜Q53のソース電極がフローティ
ング状態になるようにドレイン電圧供給回路51及び選
択回路54aの出力端の状態を設定し、メモリトランジ
スタMQ51〜MQ53のコントロールゲート電極及び
ソース電極に接地電位が供給されるようにゲート電圧供
給回路52,ソース電圧供給回路53及び選択回路54
b,54cの出力電圧を設定する。
ンジスタMQ51〜MQ53及びその周辺回路の等価回
路は図4(a)に示すとおり(図4にはMQ51とその
周辺回路のみ表示)となる。この状態ではメモリトラン
ジスタMQ51には電流が流れないので、インバータI
V51の入力端は電源電位VccよりもトランジスタQ
57のしきい値電圧分だけ低い電圧に、その出力端、す
なわちブロックアドレスBS1は、ほぼ接地電位にそれ
ぞれ保持される。同様に、メモリトランジスタMQ5
2,MQ53にも電流は流れないので、ブロックアドレ
スBS2,置換要否情報RAは接地電位に保持される。
従って、接地電位(低レベル,インアクティブレベル)
の置換要否情報RAを入力する論理ゲートG61の出
力、すなわちリダンダンシ選択信号RSはインアクティ
ブレベル(低レベル)となり、書込み・センス増幅回路
7bは非活性状態に、切換回路8はメモリセルアレイ1
側を選択する状態になるので、メモリセルアレイ1に対
するデータの書込み/読出しが行なわれる。
欠陥セルが検出されたときには、その欠陥セルを含むセ
ルアレイブロックのブロックアドレスBAをメモリトラ
ンジスタMQ51,MQ52に書込むと共にメモリトラ
ンジスタMQ53にアクティブレベルの置換要否情報R
Aを書込む。ブロックアドレスBAの書込みは、
“1”,“0”の一方(例えば“1”)をディプレッシ
ョン型、他方(“0”)をエンハンスメント型に対応さ
せる。
b,11c,11dのブロックアドレスをそれぞれ“0
0”,“01”,“10”,“11”とし、セルアレイ
ブロック11cに欠陥セルが含まれるとした場合には、
メモリトランジスタMQ52のコントロールゲート電極
を接地電位にしソース電極に高電圧(12V)を供給し
てF−Nトンネリング電流を流しフローティングゲート
から電子を引き抜き、このメモリトランジスタMQ52
をディプレッション型にする。このとき同時にメモリト
ランジスタMQ53もディプレッション型にしてアクテ
ィブレベルの置換要否情報を書込む。
ース電極をフローティング状態にし、メモリトランジス
タMQ51〜MQ53のコントロールゲート電極及びソ
ース電極に接地電位が供給されるようにドレイン電圧供
給回路51,ゲート電圧供給回路52,ソース電圧供給
回路53及び選択回路54a〜54cを設定する。
ョン型のメモリトランジスタMQ52,MQ53はオン
状態となり、このときメモリトランジスタMQ52,M
Q53とトランジスタQ55,Q56とトランジスタQ
58,Q59のオン抵抗をインバータIV52,IV5
3の入力端の電位がこれらインバータのしきい値電圧よ
り低くなるように設定(メモリトランジスタMQ51が
オンのときも同様に設定)しておけば、インバータIV
52,V53の出力端、すなわちブロックアドレスBS
2及び置換要否情報RAは高レベル(“1”,アクティ
ブレベル)となる。従って、デコード回路61の出力信
号はセルアレイブロック11cに対応するビットのみア
クティブレベルとなり、アドレス信号ADcがセルアレ
イブロック11cを選択すると一致検出回路62の出力
信号はアクティブとなるので、この信号とアクティブレ
ベルの置換要否情報RAとを入力する論理ゲートG61
の出力、すなわちリダンダンシ選択信号RSはアクティ
ブレベルとなる。このリダンダンシ選択信号RSに応答
して書込み・センス増幅回路7bは活性化し、切換回路
7はリダンダンシセルアレイ2側を選択するので、セル
アレイブロック11cに代って、リダンダンシセルアレ
イ2に対してデータの書込み/読出しが行なわれる。
11c以外のセルアレイブロックを選択したときには、
一致検出回路62の出力はインアクティブレベル、従っ
てリダンダンシ選択信号RSはインアクティブレベルと
なるので、リダンダンシセルアレイ2への置換は行なわ
れない。
に通常動作時、メモリトランジスタMQ51(MQ5
2,MQ53も同様)のコントロールゲート電極はソー
ス電極と同一の接地電位に、ドレイン電極は電源電位V
ccより少なくともトランジスタQ57(Q58,Q5
9)のしきい値電圧分だけ低い電位にそれぞれ保持され
る。したがって、従来の半導体記憶装置において、図4
(b)に示すように、通常動作時、メモリトランジスタ
MQ51(MQ52,MQ53)のコントロールゲート
電極が常時電源電位Vccに保持されているのと対照的
である。このコントロール電位設定により上記従来の半
導体記憶装置においてはコントロールゲート電極とソー
ス電極との間のフローティングゲートの蓄積電子に常に
一方向の強電界が加えられ、絶縁膜中の極めて微細な欠
陥を通して、また極めて微小なF−Nトンネリング電流
によってフローティングゲート中の蓄積電子がわずかず
つ散失する。したがって、長時間使用により、これらメ
モリトランジスタMQ51(MQ52,MQ53)に記
憶された置換情報が消失してしまう。一方、本発明の記
憶装置においては、メモリトランジスタMQ51〜MQ
53のコントロールゲート電極とソース電極とは同電位
にあるので、これら両電極間には電界が発生しない。ま
た、コントロールゲート電極とドレイン電極との間の電
位差は、メモリトランジィスタMQ51〜MQ53がデ
ィプレッション型の場合には、電源電位Vccをトラン
ジスタQ57〜Q59とトランジスタQ54〜Q56と
メモリトランジスタMQ51〜MQ53とのオン抵抗で
分圧したときのメモリトランジスタのオン抵抗により決
定され、しかもこの電位は2値の置換情報のメモリトラ
ンジスタ記憶レベルのうちの低レベルと対応するので、
接地電位に近い値となる。また、メモリトランジスタM
Q51〜MQ53がエンハンスメント型の場合、これら
メモリトランジスタはオフ状態にあるので、そのドレイ
ン電極の電位は、電源電位VccよりトランジスタQ5
7〜Q59のしきい値電圧分だけ低い値となる。この値
は、上記メモリトランジスタ記憶レベルのうちの高レベ
ルと対応するが、インバータIV51〜IV53によ
り、前述の低レベルとの判別ができる範囲でこの高レベ
ルの値を可能なかぎり低くすることができるので、電源
電位Vccより大幅に低くすることができる。従って、
フローティングゲートの蓄積電荷に加わる電界は従来例
に比べ大幅に小さくなり、極めて薄くかつ微細な欠陥を
もつ絶縁膜であっても、この絶縁膜を通して上記蓄積電
荷を散失させるだけの強度がないので、メモリトランジ
スタMQ51〜MQ53に記憶された置換情報は消失し
ない。すなわち、長期使用に耐える。
示す図5を参照すると、この置換情報記憶回路5aは、
図2に示した置換情報記憶回路5のメモリトランジスタ
MQ51〜MQ53のソース電極を接地電位点に接続し
てソース電圧供給回路53及び選択回路54cを不要と
し、ドレイン電圧供給回路51のメモリトランジスタを
エンハンスメント型にするときの出力電圧を接地電位
に、ディプレッション型にするときの出力電圧を高電圧
(12V)にそれぞれ変更し、ゲート電圧供給回路52
のメモリトランジスタをエンハンスメント型にするとき
の出力電圧を高電圧(12V)に、デプレッション型に
するときの出力電圧を接地電位にそれぞれ変更したもの
である。
モリトランジスタMQ51〜MQ53をエンハンスメン
ト型にする場合、ドレイン電圧供給回路51aの出力電
圧を接地電位に、ゲート電圧供給回路52aの出力電圧
を高電圧(12V)にしてF−Nトンネリング電流を発
生させ、フローティングゲートに電子を注入する。ま
た、ディプレッション型にする場合には、ドレイン電圧
供給回路51aの出力電圧を高電圧(12V)に、ゲー
ト電圧供給回路52aの出力電圧を接地電位にして同様
にF−Nトンネリング電流を発生させフローティングゲ
ートから電子を引き抜く。その他の部分は図2に示され
た回路5と同一であるので、上記実施例のこの変形にお
いても上述と同様の効果が得られるほか、ソース電圧供
給回路53及び選択回路54cを要しない分だけ回路構
成が単純化される。
形及びリダンダンシ選択回路の変形を示す図6を参照す
ると、置換情報記憶回路5bは、置換情報をセルアレイ
ブロック11a〜11dとそれぞれ1対1対応で設けら
れたメモリトランジスタ(図6には示されていない)に
ブロック置換情報BX(BX1〜BX4)として記憶
し、リダンダンシ選択回路6aは、ブロック選択信号B
S(BS1〜BS4)とブロック置換情報BX(BX1
〜BX4)とを比較しこれが一致したときアクティブレ
ベルのリダンダンシ選択信号RSを出力する。
は、メモリセルアレイ1に欠陥セルが存在しない場合に
は全てインアクティブレベルであり、欠陥セルが存在す
る場合にはその欠陥セルを含んだセルアレイブロックと
対応するブロック置換情報をアクティブレベルにする。
路のメモリトランジスタの数が増すが、リダンダンシ選
択回路が単純化される。
及びリダンダンシ選択回路部分を示す図7を参照する
と、この実施例の置換情報記憶回路は第1の実施例の置
換情報記憶回路5,5aの一方と同一であり、リダンダ
ンシ選択回路6bは、置換情報記憶回路5(又は5a)
からのブロックアドレスBAとアドレス信号ADcとの
一致に応答してアクティブレベルの信号を出力する一致
検出回路62bと、この一致検出回路62bの出力信号
と置換情報記憶回路5(5a)からの置換要否情報RA
との論理積をとりリダンダンシ選択信号RSとして出力
する論理ゲートG61とを備える。
が第1の実施例の5,5aと同一であるので、第1の実
施例と同一の効果があるほか、アドレス信号ADcによ
るセルアレイブロック11a〜11dの選択情報を伝達
する配線数が少なくなる。
変形は、4つのセルアレイブロックに対し1つのリダン
ダンシセルアレイを備えるが、両者の数は、欠陥セルの
発生率,セルアレイブロックのメモリ容量,チップ面
積,経済性等を考慮して決定される。また、メモリセル
アレイのメモリセルの種類については特に限定しなかっ
たが、このメモリセルが置換情報記憶回路のメモリトラ
ンジスタと同種類すなわち、EEPROMである場合に
は、これらメモリ素子を同一工程で形成できるので、こ
の種の半導体記憶装置への本発明の適用は極めて有利で
ある。
時、メモリトランジスタのソース電極及びコントロール
ゲート電極が基準電位に、ドレイン電極が電源電位より
十分低い電位にそれぞれ保たれ、従って、ソース電極・
コントロールゲート電極間の電位差はゼロ、ドレイン電
極・コントロールゲート電極間の電位差も電源電位より
十分低くなるので、コントロールゲート電極とソース電
極,ドレイン電極との間のフローティングゲートに蓄積
されている電荷に加わる電界強度が低くなり、この電荷
の散失、すなわち、置換情報の消失を防ぐことができる
効果がある。
る。
ク図である。
メモリトランジスタとその周辺回路の等価回路図であ
る。
図である。
びリダンダンシ選択回路の変形のブロック図である。
ンシ選択回路部分のブロック図である。
Claims (5)
- 【請求項1】 第1のアドレス信号により選択されて供
給データの書込み及び記憶データの読出しを行う複数の
メモリセルをそれぞれ含む複数のセルアレイブロックか
ら成るメモリセルアレイと、リダンダンシ選択信号がア
クティブレベルのとき前記複数のセルアレイブロックの
うちの欠陥メモリセルを含んだセルアレイブロックに代
って供給データの書込み及び記憶データの読出しを行う
リダンダンシセルアレイと、第2のアドレス信号に応答
して前記複数のセルアレイブロックのうちの1つを選択
しそのセルアレイブロックへのデータの供給及びそのセ
ルアレイブロックからの読出しデータの伝達を行うブロ
ック選択回路と、データ書込み時以外の通常動作時、ソ
ース電極及びコントロールゲート電極が基準電位にドレ
イン電極が電源電位より所定の電位だけ基準電位寄りに
それぞれ保たれフローティングゲートの電荷蓄積状態に
従ってディプレッション型又はエンハンスメント型とな
る複数のメモリトランジスタを備え、データ書込み時、
前記フローティングゲートの電荷蓄積状態を制御して前
記リダンダンシセルアレイの置換の要否決定のための置
換要否情報及び欠陥メモリセルを含んだ前記セルアレイ
ブロックの識別のための識別情報を含む置換情報を記憶
する置換情報記憶回路と、欠陥メモリセルを含んだ前記
セルアレイブロックが前記第2のアドレス信号によって
選択されたと前記置換情報記憶回路の出力情報に基ずい
て判断したときアクティブレベルとなる前記リダンダン
シ選択信号を出力するリダンダンシ選択回路とを有する
ことを特徴とする半導体記憶装置。 - 【請求項2】 前記置換情報記憶回路が、前記置換要否
情報及び前記セルアレイブロックの識別情報の記憶用と
してそれぞれ前記メモリトランジスタと、このメモリト
ランジスタの記憶情報を置換情報出力端へ伝達する出力
回路とを含み、かつ前記メモリトランジスタのソース電
極,ドレイン電極及びコントロールゲート電極に対しデ
ータ書込み用及び通常動作用の電圧を供給する電圧供給
回路を含む請求項1記載の半導体記憶装置。 - 【請求項3】 前記出力回路が、ソース電極及びドレイ
ン電極のうちの一方を前記メモリトランジスタのドレイ
ン電極にゲート電極を所定の電位点にそれぞれ接続した
ディプレッション型の第1のトランジスタと、入力端を
前記第1のトランジスタのソース電極及びドレイン電極
のうちの他方に出力端を前記置換情報出力端にそれぞれ
接続したインバータと、ソース電極を電源電位供給端に
ドレイン電極及びゲート電極を前記インバータの入力端
にそれぞれ接続し前記メモリトランジスタとは逆の導電
型の第2のトランジスタとを含む請求項2記載の半導体
記憶装置。 - 【請求項4】 前記電圧供給回路が、前記メモリトラン
ジスタをエンハンスメント型にするときには前記メモリ
トランジスタのドレイン電極に所定の高電圧を供給しデ
ィプレッション型にするとき及び通常動作時には前記メ
モリトランジスタのドレイン電極と非接続状態になるド
レイン電圧供給回路と、前記メモリトランジスタをエン
ハンスメント型にするときには前記メモリトランジスタ
のコントロールゲート電極に所定の高電圧を供給しディ
プレッション型にするとき及び通常動作時には前記コン
トロールゲート電極に接地電位を供給するゲート電圧供
給回路と、前記メモリトランジスタをディプレッション
型にするときには前記メモリトランジスタのソース電極
に所定の高電圧を供給しエンハンスメント型にするとき
及び通常動作時には前記メモリトランジスタのソース電
極に接地電位を供給するソース電圧供給回路とを含む請
求項2記載の半導体記憶装置。 - 【請求項5】 前記メモリトランジスタのソース電極が
接地電位点に接続され、前記電圧供給回路が、前記メモ
リトランジスタをエンハンスメント型にするときには前
記メモリトランジスタのドレイン電極に接地電位と供給
しディプレッション型にするときには前記メモリトラン
ジスタのドレイン電極に所定の高電圧を供給し通常動作
時には前記メモリトランジスタのドレイン電極と非接続
になるドレイン電圧供給回路と、前記メモリトランジス
タをエンハンスメント型にするときには前記メモリトラ
ンジスタのコントロールゲート電極に所定の高電圧を供
給しディプレッション型にするとき及び通常動作時には
前記コントロールゲート電極に接地電位を供給するゲー
ト電圧供給回路とを含む請求項2記載の半導体記憶装
置。
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