JP3146075B2 - 多重化メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、同一バスに接続され
る複数のメモリ装置を同期して並列に運転する多重化メ
モリ装置に関するものである。

【０００２】

【従来の技術】図２６は従来の多重化メモリ装置の構成
の例を示す図である。図において、６０１は第１の記憶
回路、６０２は第２の記憶回路、６０８は第１のエラー
検出回路、６０９は第２のエラー検出回路である。６１
１は制御回路、６１３は出力選択回路である。この動作
は以下の通りとなる。読み出しアドレス線６００で指定
されたアドレスに対し、第１の記憶回路６０１と第２の
記憶回路６０２は並列に読み出し動作をする。第１のエ
ラー検出回路６０８、第２のエラー検出回路６０９が共
にエラーを検出しない時は、どちらの出力を選択しても
よい。

【０００３】記憶回路６０１または６０２のいずれかの
読み出したデータがエラーを検出したとする。この時に
は、エラー検出結果が制御回路６１１に伝えられ、例え
ば記憶回路６０１のデータがエラーであったとすると、
制御回路６１１はこれから出力選択回路６１３に伝え、
記憶回路６０２のデータを選択して出力線６６１に出
す。一方、制御回路６１１はエラー訂正回路６１０に指
示して、エラーが訂正されて、第１の記憶回路６０１に
は読み出し出力動作と並行して、データが書き込まれ
る。

【０００４】なお、多重化メモリの障害検出時の切り換
え動作は記載されていないが、多重化メモリの同期運転
に関する例として、図２７に示すものがある。この構成
で、主メモリ装置７１２と従メモリ装置７１３は、図示
されていないデータ・バスに対して、いずれかの正しい
メモリ装置からの読み出しデータが選択されて出力され
ている。また、並列動作の保証のために、アクセス応答
の出力が主メモリ装置のＯＲ ７２２と、従メモリ装置
のＯＲ ７３２とはワイヤード・オアが採られているの
で、アクセス応答は両メモリ装置が共に動作が終了する
まで待つことになる。

【０００５】

【発明が解決しようとする課題】従来の多重化メモリ装
置は以上のように構成されているので、両方のメモリ装
置の読み出し出力を選択するための制御回路や、出力選
択回路が必要であり、単に記憶装置を２台接続するだけ
では並列運転ができないという課題があった。また、障
害復旧時のデータの保証については考慮がされていない
という課題もあった。

【０００６】この発明は上記の課題を解決するためにな
されたもので、種々のエラーが発生した時でも、同期が
ずれないで動作が継続し、回復不可能なエラーと判断さ
れる場合は以後の応答をやめ、また並列動作のメモリ装
置の交換後のデータの同一性を保証した多重化メモリ装
置を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係わる多重化
メモリ装置は、以下の手段からなるメモリ装置を複数個
バスに接続した。（Ａ）自身が応答側の時はバス上の基
準クロックを分周してメモリリフレッシュ要求のトリガ
を非応答側に出力し、かつ、メモリリフレッシュ要求を
出し、自身が非応答側の時は応答側からの上記トリガに
よりメモリリフレッシュ要求を出すリフレッシュ要求発
生手段、（Ｂ）自身が応答側の時は自身のバス制御手段
にバス応答をさせ、自身のメモリ装置がエラ−を検出す
ると、非応答側の応答制御手段に応答モ−ドに切り換わ
る要求信号を出し、自身は非応答側に切り換わり、自身
が非応答側である時はバス応答をせず、応答側からの上
記応答側切り換え要求信号により応答側に切り換わる応
答制御手段、（Ｃ）自身が応答側の時はバス応答をし、
自身が非応答側の時はバスからのデ−タは受け取るがバ
スへの応答は行わないバス制御手段。請求項２の発明の
多重化メモリ装置は、以下の手段からなるメモリ装置を
複数個バスに接続した。（Ａ）自身が応答側の時はバス
上の基準クロックを分周してメモリリフレッシュ要求の
トリガを非応答側に出力し、かつ、メモリリフレッシュ
要求を出し、自身が非応答側の時は応答側からの上記ト
リガによりメモリリフレッシュ要求を出すリフレッシュ
要求発生手段、（Ｂ）自身が応答側の時は自身のバス制
御手段にバス応答をさせ、自身のメモリ装置が所定のエ
ラ−を検出すると、非応答側の応答制御手段に応答モ−
ドに切り換わる要求信号を出し、自身は非応答側に切り
換わり、自身が非応答側である時はバス応答をせず、応
答側からの上記応答側切り換え要求信号により応答側に
切り換わる応答制御手段、（Ｃ）互いに他のメモリ装置
のメモリ・アクセスの完了信号を受け、他のメモリ装置
の上記メモリ・アクセス完了も含めて全メモリ・アクセ
ス完了で自身のバス制御手段にアクセス完了信号をだす
メモリ制御手段、（Ｄ）自身が応答側の時は上記メモリ
制御手段より上記アクセス完了信号が出力されたときに
バス応答をし、自身が非応答側の時はバスからのデ−タ
は受け取るがバスへの応答は行わないバス制御手段。

【０００８】請求項３の発明の多重化メモリ装置は、請
求項１または請求項２の発明に、自身が応答側の時に自
身のメモリが所定のエラ−を検出すると、非応答側にエ
ラ−検出を通知し、自身が非応答側の時は応答側からの
上記エラ−通知によりメモリへの書き込みをやめるメモ
リ制御手段を付加した。請求項４の発明の多重化メモリ
装置は、請求項１または請求項２の発明に、バスパリテ
ィ検出手段を付加して設け、このバスパリティ検出手段
がエラ−を検出すると互いに上記エラ−を通知し、自身
が応答側の時は他の非応答側からのエラーと一致する場
合は、非応答側により切り換わらずバスにエラ−を応答
し、またこのエラー検出時、他の比応答側とは検出した
エラーが一致しない場合は、自身の応答制御手段を経由
して非応答側の応答制御手段に応答側に切り換わる要求
信号を出し、自身はバス応答をやめるバス制御手段を付
加した。

【０００９】また、請求項５の発明の多重化メモリ装置
は、請求項１または請求項２の発明に、非応答側のメモ
リ装置を交換後、応答側のメモリ内容のコピ−を開始す
る時にセットされ、上記コピ−が完了するとリセットさ
れ、セット中は自身のメモリ装置が応答側に切り換わら
ないようにするコピ−完了レジスタを付加した。請求項
６の発明の多重化メモリ装置は、以下の手段からなるメ
モリ装置を複数個、同一バスに接続した。（Ａ）バス上
の基準クロックを分周してリフレッシュ要求のトリガを
作り、リフレッシュ完了通知でリセットされる分周器を
設け、リフレッシュ要求を生成し、自身が非応答側の時
は、自身と応答側からのリフレッシュ完了通知で上記分
周器をリセットするリフレッシュ要求発生手段、（Ｂ）
自身が応答側の時は自身のバス制御手段にバス応答をさ
せ、自身のメモリ装置がエラ−を検出すると、非応答側
の応答制御手段に応答側に切り換わる要求信号を出し、
自身は非応答側に切り換わり、自身が非応答側である時
はバス応答をせず、応答側からの上記応答モ−ド切り換
え要求信号により応答側に切り換わる応答制御手段、
（Ｃ）互いに他のメモリ装置のメモリ・アクセスの完了
信号を受け、他のメモリ装置の上記メモリ・アクセス完
了も含めて全メモリ・アクセス完了で自身のバス制御手
段にアクセス完了信号をだすメモリ制御手段、（Ｄ）自
身が応答側の時は上記メモリ制御手段より上記アクセス
完了信号が出力されたときにバス応答をし、自身が非応
答側の時はバスからのデ−タは受け取るがバスへの応答
は行わないバス制御手段。

【００１０】

【作用】この発明による多重化メモリ装置は、互いにリ
フレッシュが同期して行われ、バスに対する応答は一つ
のメモリ装置がもっぱら行い、応答をしているメモリ装
置がエラーを検出した時は、他のメモリ装置にバス応答
が移る。請求項２の多重化メモリ装置は、互いにリフレ
ッシュが同期して行われ、バスに対する応答は一つのメ
モリ装置がもっぱら行い、応答をしているメモリ装置が
回復不可能なエラーを検出した時は、自身の障害を表示
し、かつ他のメモリ装置にバス応答が移る。請求項３の
多重化メモリ装置は、さらに回復不可能なエラーを検出
した時に、非応答側のメモリには書き込みが行われない
で、リトライの指示を待つ。請求項４の多重化メモリ装
置は、さらにバスパリティ・エラーを検出した時に、非
応答側のパリティとの比較が行われ、一致しない時は自
身が障害を発生したと判断する。請求項５の多重化メモ
リ装置は、復旧したメモリ装置を活線接続する時、まず
初期化コピーが完了するまでは、応答側に切り換わらな
いように動作する。請求項６の多重化メモリ装置は、互
いにリフレッシュのトリガが同期して行われ、バスに対
する応答は一つのメモリ装置がもっぱら行い、互いにメ
モリ・アクセスも同期して行われ、応答側のメモリ装置
がエラーを検出した時は、他のメモリ装置にバス応答が
移る。

【００１１】

【実施例】実施例１．本実施例では、本発明の最も基本的な部分の構成と、そ
の動作を述べる。本発明の装置は、標準シングルバスシ
ステムに、同一ユニットを付加して多重化システムを構
成することに特徴がある。 以後、同一の装置をそれぞれ
メモリユニットと称する。そして応答側、つまりマスタ
ーモードにある方をマスタメモリとも称し、これがシス
テムに応答し、日応答側、つまりバックアップモードに
ある方をバックアップメモリと称し、これはシステムか
らの指示には従うが応答は返さないものとする。 図１は
本発明の一実施例による多重化メモリの一構成例であ
る。図において、１，１０１は本発明による多重化メモ
リ装置である。２，１０２は応答制御回路（応答制御手
段）、３，１０３はバス制御回路（パリティエラー検出
手段）、４，１０４はリフレッシュ要求発生回路（リフ
レッシュ要求発生手段）である。５，１０５はメモリア
クセス要求回路（アドレスデコード手段）、６，１０６
はアービタ回路、７，１０７はメモリ制御回路（１ビッ
ト読み出し誤り検出手段、２ビット読み出し誤り検出手
段）、８，１０８はダイナミックメモリで構成されるメ
モリアレーである。９，１０９はリフレッシュ要求通知
線、１０，１１０は１ビット読み出し誤り通知線、１
３，１１３はバス応答切り替え要求線、１４はシステム
バスである。１９，１１９はリフレッシュ要求線、２
０，１２０はＲＡＳ線、２１，１２１はＣＡＳ線、２
２，１２２ＷＥ線である。本発明による多重化メモリ装
置は完全に対称になっており、１と１０１は全く同一の
ものである。

【００１２】次に正常時の動作を説明する。応答制御回
路２はバス非応答と設定されると、バス制御回路３にメ
モリへのアクセスに関してのみ、システムバス１４への
応答信号の駆動及び読み出しデータの駆動を禁止するよ
うに指示する。このとき、メモリ装置１がバス応答側と
なる。メモリアレー８への書き込み／読み出しは行なわ
れ、バスパリティエラー・１ビット読み出し誤り・２ビ
ット読み出し誤りのチェックは行なわれる。

【００１３】メモリアレー８はダイナミックメモリで構
成されているので、リフレッシュ動作が必要である。リ
フレッシュ要求発生回路４はシステムバス１４上の基準
クロックを分周し、定期的にリフレッシュ要求をアービ
タ回路６に送出する。アービタ回路６はメモリアクセス
要求回路５からのメモリアクセス要求と、リフレッシュ
要求を調停して、いずれか一方をメモリ制御回路７に送
出してリフレッシュ及びメモリアクセスを行なう。図２
は本発明によるリフレッシュ要求発生回路の一構成例で
ある。図において、３０１はカウンタ、３０２はセレク
タ、３０３はフリップフロップ、３０４はバス上の基準
クロック線を示す。

【００１４】図３は多重化構成にした時の本発明による
リフレッシュ動作を示すタイミングチャート図である。
本発明によるリフレッシュ要求発生回路は、バス非応答
に設定されると、バス応答側のリフレッシュ要求発生回
路４が発生するリフレッシュ要求通知を、リフレッシュ
要求通知線９経由で受け取り、これを選択してトリガに
して、図３に示すタイミングでリフレッシュ要求を発生
する。一方、多重化構成にしない時又はバス応答側に設
定されている時は、リフレッシュ要求発生回路４のセレ
クタ３０２はカウンタ３０１の出力を選ぶ。バス非応答
側に設定されている時は、上記のように、リフレッシュ
要求通知線９の出力を選ぶ様に動作する。この様に同一
トリガにより、リフレッシュ要求はバス応答側とバス非
応答側で全く同時に発生するので、リフレッシュとアク
セスが競合してもバス応答側とバス非応答側で動作がず
れることが無い。以上が正常動作時の説明である。

【００１５】このシステムではエラーチェックはＥＣＣ
で行い、メモリエラーは原則としてメモリアレーに書き
戻す例を説明する。以下、メモリ読み出しエラー時の動
作を説明する。このとき、バス応答側はメモリ装置１と
する。従って、メモリ装置１０１がバス非応答側とす
る。まず、メモリ読み出し時に１ビット読み出し誤りを
検出した時の動作を説明する。図４はメモリ読み出し時
にバス応答側で１ビット読み出し誤りを検出した時の動
作を示すタイミングチャートである。また図５は、バス
非応答側で１ビット読み出し誤りを検出した時の動作タ
イミングチャートである。図６は、バス応答側で１ビッ
ト読み出しで、かつバス非応答側で２ビット読み出し誤
りを検出した時の動作を示すタイミングチャートであ
る。メモリ読み出し時に１ビット読み出し誤りが発生し
たことをメモリ制御回路７が検出した場合、メモリ制御
回路７は誤りを訂正してメモリアレー８に書き戻す。こ
の時バス応答が遅れるので、バス制御回路３はシステム
バス１４上にバス応答遅延要求を出力してバスマスタに
応答が遅れることを通知する。また、エラー検出側が書
き戻しを行なっている間にリフレッシュが行なわれると
同期がずれてしまう事を防ぐため、メモリ制御回路７が
１ビット読み出し誤りを検出すると、１ビット読み出し
誤り通知線１０を通じて相手側に１ビット読み出し誤り
の検出を通知する。この通知を受けると、相手側のメモ
リ制御回路１０７は１ビット読み出し誤りの有無にかか
わらず、１ビット読み出し誤り検出時の動作を行なう。

【００１６】これは非応答側のメモリ装置１０１の読み
出し誤りの時も同様で、図５に示すように、メモリ制御
回路７は、１ビット読み出し誤り通知線１１０経由でエ
ラー通知を受けとり、バス制御回路３はバス・ウェイト
要求を出す。更に、バス応答側（メモリ装置１）で１ビ
ット読み出し誤りを検出し、同時にバス非応答側（メモ
リ装置１０１）で２ビット読み出し誤りを検出した場合
を説明する。１ビット側は訂正し、２ビット側は書き戻
しを行なうと不正なデータを書き込んでしまうので、再
度読み出しを行なう。この動作タイミングを示したのが
図６である。

【００１７】実施例２．本実施例はある程度以上のエラー、例えば２ビット読み
出し誤り等の誤りが発生すると、そのユニットに障害が
あるという情報をシステムに知らせる手段を備えた例で
ある。 図７は本発明の他の実施例による多重化メモリの
一構成例である。図において、図１の構成のメモリ装置
に対して新規に付加される部分は、１１，１１１の２ビ
ット読み出し誤り通知線である。もちろん、メモリ制御
回路は互いに２ビット読み出し誤りの検出を相手に伝
え、相手のそれを受け入れる手段が付加されている。さ
らに、応答制御回路は、障害情報保持手段を持つ。この
障害情報保持手段は、例えば簡単なフリップフロップで
あり、エラー発生時にセットされ、以後、エラー状態を
保持する。 システムとしては、このレジスタ情報を定期
的に読み出してメモリユニットの不具合を検出し、その
メモリユニットを交換する。

【００１８】次に本実施例で、メモリ読み出し時に２ビ
ット読み出し誤りを検出した時の動作を説明する。図８
はバス応答側に２ビット読み出し誤りを検出した場合
（非応答側は誤りがあってもなくてもよい）のタイミン
グチャートで、図９は、バス非応答側のみに２ビット読
み出し誤りを検出した場合の動作を示すタイミングチャ
ートである。バス応答側で、メモリ読み出し時に２ビッ
ト読み出し誤りが発生したことをメモリ制御回路７が検
出した場合、まず、読み出しデータが無効であることを
システムバス１４に出力しバスマスタに通知する（図８
のバス２ビット読み出し誤り通知−−バスサイクルのＥ
ＲＲＯＲ）。続いてバス応答切り替え要求線１３を有効
にし、相手側（現在のバス非応答側）のメモリ装置１０
１をバス応答側になるように設定する。メモリ装置１
（現在のバス応答側）はバス非応答側になるように設定
する。また自身の応答制御回路７は、障害情報ビットを
オンにし、障害情報を保持する。バスマスタは、読み出
しデータが無効であることを知ると再度読み出しを行な
う。バス非応答側（メモリ装置１０１）でのみメモリ読
み出し時２ビット読み出し誤りが発生した場合、バス応
答切り替え要求線１１３は無意のままで、従ってバス応
答切り替えは発生せず、読み出しデータが無効であるこ
とをシステムバス１４に出力することもない。バス応答
側と非応答側で同時に２ビット読み出し誤りが発生した
場合、バス応答側のみで発生した時と同じ動作を行な
う。

【００１９】実施例３．装置の中で誤り発生の可能性が高い部分は、メモリアレ
ーとデータ転送に係る部分である。本実施例は、このう
ち、バスでの誤り発生に対処した構成である。 図１０は
本発明の他の実施例による多重化メモリの一構成例であ
る。図において、図１または図７の構成のメモリ装置に
対して、新規に付加される部分は、１２，１１２のバス
パリティエラー検出通知線である。バス制御回路は、互
いに相手にバスパリティ結果を伝え、相手のそれを受け
入れて比較する手段を設けている。

【００２０】次に本実施例で、バスパリティエラーを検
出した時の動作を説明する。図１１は、バス応答側でバ
スパリティエラーを検出した場合の動作を示すタイミン
グチャートである。バス応答側でバスパリティエラーが
発生したことをバス制御回路３が検出した場合、バスパ
リティエラーを検出した事をシステムバス１４に出力
し、外部のバスマスタに通知する。同時にメモリアレー
８への書き込みを中止しする。バスパリティエラーを検
出した場合、図１１に示すように、バスパリティエラー
検出通知線１２及び１１２経由で、相手側に通知を行な
う。バス制御回路３，１０３は、バスパリティエラー検
出通知線１２，１１２の値を比較しており、値が一致し
ない場合、応答制御回路２に通知する。応答制御回路２
はこの通知を受けると、障害情報保持手段の障害ビット
をオンにする。続いて、バス応答切り替え要求線１３を
経由で、相手側（現在のバス非応答側でメモリ装置１０
１）をバス応答側になるように設定し、自身（現在のバ
ス応答側でメモリ装置１）はバス非応答側になるように
設定する。バスマスタは、バスパリティエラーが発生し
たことを知ると再度書き込みを行なう。

【００２１】バス非応答側でのみバスパリティエラーが
発生した場合、同様にメモリアレー８への書き込みは抑
止されるが、バス応答切り替え要求線１３は無意のまま
である。但し、応答制御回路１０２の情報ビットは保持
する。従ってバス応答切り替えは発生せずパリティエラ
ーが発生したことをシステムバス１４に出力することも
ない。バス応答側と非応答側で同時にバスパリティエラ
ーが発生した場合、バスマスタへの通知とメモリアレー
８への書き込み中止は行なうが、応答側はそのまま応答
モードを保持する。また、障害情報ビットも保持しな
い。

【００２２】実施例４．実施例１では正常動作の説明と、エラー発生時のメモリ
ユニット内の動作を説明した。これに対し、本実施例で
はメモリユニット内エラーに基づく応答／非応答（モー
ド）の切り替え動作を説明する。 次に本発明の他の実施
例による１ビット読み出し誤りが発生した場合の動作に
ついて説明する。この場合の構成は図１で示されるが、
応答制御回路の動作が異なる。図１２は、バス応答側で
１ビット読み出し誤りが発生した場合の動作を示すタイ
ミングチャートである。バス応答側でメモリ読み出し時
に１ビット読み出し誤りが発生したことをメモリ制御回
路７が検出した場合、図１２のタイミングチャートに示
すタイミングで、バス応答切り替え要求線１３経由で、
相手側（現在のバス非応答側）をバス応答側になるよう
に設定し、自身（現在のバス応答側）はバス非応答側に
なるように設定する。読み出しを訂正してメモリアレー
８に書き戻す動作については同様に動作する。バス非応
答側でのみメモリ読み出し時に１ビット読み出し誤りが
発生した場合、バス応答切り替え要求線１３は無意のま
まで、従ってバス応答切り替えは発生しない。この場合
も読み出し誤りを訂正してメモリアレー８に書き戻す動
作については同様に動作する。バス応答側と非応答側で
同時に１ビット読み出し誤りが発生した場合、バス応答
側のみで発生した時と同じ動作を行なう。

【００２３】実施例５．リード・モディファイ・ライト時の動作は、実施例２と
は誤り発生時の書き込み動作が異なる。 本発明の他の実
施例を説明する。この構成は図７に示すものと同じであ
る。非応答側のメモリ制御回路の書き込み動作が以下に
説明する通りとなる。この構成において、メモリ側でリ
ードモディファイライトを行なう場合に２ビット読み出
し誤りが発生した時の動作について説明する。図１３は
メモリ側でリードモディファイライトを行なう場合に２
ビット読み出し誤りが、バス応答側で発生した時の動作
を示すタイミングチャートである。メモリ側でリードモ
ディファイライトを行なう場合、読み出し時に２ビット
読み出し誤りが発生するとエラービットが特定できない
ので、メモリ制御回路７は書き込みを抑止する。この
時、バス応答側でのみ２ビット読み出し誤りを検出する
と、リードモディファイライトが失敗したことをシステ
ムバス１４に出力し、バス制御回路３は誤りをバスマス
タに通知する。続いてバス応答切り替え要求線１３経由
で、相手側（現在のバス非応答側）の応答制御回路１０
２をバス応答側になるように設定し、自身（現在のバス
応答側）はバス非応答側になるように設定する。更に２
ビット読み出し誤り通知線１１を経由して、相手のバス
非応答側のメモリ制御回路１０７に２ビット読み出し誤
りの検出を通知する。これを受け取ったバス非応答側の
メモリ制御回路１０７は、リード前のデータを保護する
ために、メモリへの書き込みを抑止する。バスマスタ
は、リードモディファイライトが失敗したことを知る
と、その後のサイクルで、再度リードモディファイライ
トを行なう様にメモリに指示する。バス非応答側でのみ
２ビット読み出し誤りを検出すると、バス非応答側の書
き込みのみを抑止し、バス応答側は通常のリードモディ
ファイライトの動作を行なう。バス応答切り替え要求線
１３，１１３は無意のままで、バス応答の切り替えは発
生しない。バス応答側と非応答側で同時に２ビット読み
出し誤りが発生した場合、バス応答側のみで発生した時
と同じ動作を行なう。

【００２４】実施例６．図１４は本発明の他の実施例で
ある初期化手段を備えた多重化メモリの一構成例であ
る。図において、図１または図７の構成のメモリ装置に
対して新規な部分は、１５，１１５の活線挿抜制御手
段、１６のサービスプロセッサ（メモリ内容コピー手
段、及びメモリ試験手段）、１７，１１７のコピー完了
レジスタがある。１８，１１８はコピー完了通知線であ
る。

【００２５】本実施例で、エラー発生時に活線でメモリ
装置を交換し復旧する手順について説明する。図１５は
この手順を示すフローチャートである。バス応答側にエ
ラーが発生した場合、バス応答側は非応答側に、非応答
側は応答側になる（手順１７０１）。バス非応答側にエ
ラーが発生した場合は、この部分のみが異なる。次に、
障害情報ビットからの表示等により、これを知った操作
員がバス非応答モードになったメモリ装置を、活線挿抜
制御手段によって動作中に交換する（手順１７０２、１
７０３）。活線挿抜制御手段は、オペレータの介入によ
ってシステムバス１４への駆動を止めるようにバス制御
回路に指示する。その後、その状態（システムバス１４
への駆動を止めるようにバス制御回路に指示した状態）
にあるボードを交換挿入した後、オペレータの介入によ
ってシステムバス１４への駆動をバス制御回路に許可す
る動作をする。新しく挿入されたメモリ装置は、バス非
応答側に初期化される。この時、サービスプロセッサ１
６は、コピー完了レジスタ１７をノット・レディにセッ
トする。続いてサービスプロセッサ１６はデコード範囲
を変更することにより新しく挿入したメモリ装置を使用
していないアドレスにマッピングし、メモリへの読み書
き、エラー検出の機能等を試験する（手順１７０４）。
ここで、不合格ならば終了し、合格ならばバス非応答側
に設定して実際に使用するアドレスにマッピングする
（手順１７０５）。

【００２６】続いてサービスプロセッサ１６は同一アド
レスに対して読み出し（手順１７０６）と書き込み（手
順１７０７）をアトミック（分離不可で連続）に行なう
ことによって、メモリの全域をコピーする。この時、他
バスマスタがメモリを使用できるように、一度の読み出
しと書き込みの後には一定時間のインターバルを入れる
（手順１７０８）。又、上記コピー動作中にエラーが発
生した場合、バス応答の切り替え要求が発生しないよう
に、コピー完了レジスタ１７を設ける。そして、コピー
完了をコピー完了通知線１８によってコピーが完了が通
知されるまで、メモリ切り替え要求が発生しないように
制御し、コピー完了前にバス応答が切り替わる事を抑止
する。コピー完了レジスタは、コピー完了後にサービス
プロセッサ１６がレディに設定する（手順１７０９）。
又、コピー中に２ビット読み出し誤りを起こしたデータ
は無効であるのでそのままコピーは出来ない。更に、書
き込み時エラーが発生すると正しくコピーが出来ない。
このため、コピー中にエラーが発生した場合は、発生ア
ドレスを登録し（手順１７１０）、バス非応答側のアド
レスデコード範囲を変更してエラーを起こしたアドレス
に相当するアドレスに２ビット読み出し誤りを挿入（手
順１７１１）した後に、アドレスデコード範囲を戻し、
コピー開始アドレスを初期値に再設定して（手順１７１
２）再度コピーを開始する。エラーが発生した時、既に
そのアドレスが登録されている場合は、既に２ビット読
み出し誤りが挿入されているので、そのアドレスに対す
る操作はそれ以上行なわず（手順１７１３）、エラー発
生アドレスが定められた箇所以上有る場合は、コピーを
諦めて終了する（手順１７１４）。

【００２７】実施例７．リフレッシュ要求回路４が他のメモリユニットからリフ
レッシュの同期が得られなくなった場合にも対処できる
実施例を示す。実施例１等とはリフレッシュ要求回路の
構成が異なり、他からのリフレッシュ要求線経由の信号
がなくなった場合、リフレッシュ要求回路内に設けたリ
フレッシュカウンタがリフレッシュのタイミングを決め
る。 本発明の別の実施例によるリフレッシュ要求回路４
の構成を図１６に示す。図において、５０１はフリップ
フロップ、５０２はデータ線で、バス非応答に設定する
時にその信号は高レベルになる。５０３はバス非応答設
定線で、バス非応答に設定する時にその信号は一時的に
高レベルになる。５０４はセレクタ制御線、５０５はリ
セット線、５０６はＯＲゲートである。セレクタ３０２
はセレクタ制御線５０４の信号が高レベルの時、リフレ
ッシュ要求通知線１０９を選択する。リフレッシュ要求
回路４の動作を説明する。図１７はそのタイミングチャ
ートである。フリップフロップ５０１は電源投入時にリ
セット線５０５の信号によってリセットされ、セレクタ
制御線５０４の信号は低レベルである。バス非応答側に
設定されると、データ線５０２の信号とバス非応答設定
線５０３の信号は図１７に示すようなレベルになるの
で、セレクタ制御線５０４の信号は高レベルになる。続
いて、リフレッシュ要求通知線１０９の信号が低レベル
になると、カウント３０１もリセットされ、バス応答側
のカウンタと同じ値となる。更に、リフレッシュ要求線
１９の信号が低レベルとなると、フリップフロップ５０
１がリセットされ、セレクタ制御線５０４の信号が低レ
ベルとなり、セレクタ３０２は以降自らのカウンタの出
力を選択するようになる。このように、バス応答側のカ
ウンタ３０１と、バス非応答側のカウンタ３０１は同じ
値になっているので、同じタイミングでリフレッシュ要
求を発生する。以上のように、リフレッシュ要求はバス
応答側とバス非応答側で全く同時に発生するので、リフ
レッシュとアクセスが競合してもバス応答側とバス非応
答側で動作がずれることが無い。

【００２８】次に、リフレッシュ要求発生回路４に障害
が発生した場合の動作について説明する。図１８，図１
９はそれぞれバス応答側、バス非応答側のリフレッシュ
要求発生回路４に障害が発生し、リフレッシュ要求を発
生しなくなった場合の動作を示すタイミングチャートで
ある。リフレッシュ要求回路４，１０４はリフレッシュ
要求通知線９，１０９の値を比較している。バス応答側
のリフレッシュ要求回路４に障害が生じてリフレッシュ
要求が発生しない場合、つまり、同一タイミングにない
時、相手側のリフレッシュ要求回路１０４はリフレッシ
ュ要求通知線９，１０９の値の不一致を検出し、応答制
御回路２，１０２に通知する。この通知を受けると、応
答制御回路２は、自身（現在のバス応答側）をバス非応
答側になるように設定し、応答制御回路１０２は、自身
（現在のバス非応答側）をバス応答側になるように設定
する。応答制御回路２，１０２は以降バス応答切り替え
要求線１３，１１３を使ってバス応答の切り替えを抑止
する。そして障害を起こしたメモリ装置の交換を待つ。
バス非応答側のリフレッシュ要求回路１０４に障害が生
じてリフレッシュ要求が発生しない場合、リフレッシュ
要求回路４，１０４はリフレッシュ要求通知線９，１０
９の値の不一致を検出し、応答制御回路２，１０２に通
知する。応答制御回路２，１０２は、以降バス応答切り
替え要求線１３，１１３を使ってバス応答の切り替えを
抑止し、障害を起こしたメモリ装置を使用しないように
する。

【００２９】実施例８．上記実施例では、バス応答側の
メモリ装置がエラーを発生するとただちに、非応答側に
切り換えたり、回復不可能と判定されるエラーが発生し
たときに切り換えるようにした。他の実施例として、エ
ラー発生毎にセットされるカウンタを設け、エラーの発
生が２回以上発生したときに外部に障害情報を知らせる
構成としてもよい。こうすることで、テンポラリーに発
生したエラーを除外した運用もできる。

【００３０】実施例９． 上記実施例では、２ビットエラー検出時には、メモリ装
置外のバスマスタからリトライの命令がくる場合につい
て説明した。本実施例では、これを行わず、ただちに非
応答側に切り換わる例を説明する。つまり、応答側がエ
ラーでウェイトをシステムバスに返した後、引き続き非
応答側が応答モードになると共にシステムバスに正しい
データを送るようにしたものである。この場合の構成は
図１０に示すものと同様である。但し、応答制御回路が
直ちに非応答側に切り換わり、かつ、非応答側のメモリ
制御回路が正しいデータをバス制御回路に送る。図２０
はメモリ読み出し時に２ビットエラーを検出した時の動
作を示すタイミングチャートである。メモリ制御回路８
はメモリ読み出し時に２ビットエラーを検出したことを
２ビット読み出し誤り通知線１１を通じてメモリ制御回
路１０７に通知する。同時にメモリ制御回路１０７は２
ビット読み出し誤り通知線１１１を通じてメモリ制御回
路７に２ビット読み出し誤りが発生していないことを通
知する。メモリ制御回路７は相手側をバスに応答させる
信号をバス応答切り替え要求線により通知する。同時
に、切り替えによるアクセス遅れをバスに通知するため
バスｗａｉｔ要求を出し、バス応答を遅延させる。バス
非応答側は、バス応答切り替え要求線１３の通知を検知
し、読み出しデータをバスに出力する。図２１は、バス
応答側とバス非応答側の両方に２ビット読み出し誤りを
検出した場合のタイミングチャートで、メモリ制御回路
７とメモリ制御回路１０７は２ビット読み出し誤り通知
線１１、１１１を通じて同時に２ビット読み出し誤りを
検出したことを検知する。メモリ制御回路７はバス制御
回路３に２ビット読み出し誤りが発生したことを通知
し、バスに２ビット読み出し誤りが発生したことを通知
する。同時にバス応答切り替え要求線１３を経由して、
バス応答を切り替える。メモリ制御回路１０７は２ビッ
ト読み出し誤りが発生したことをバス制御回路１０３に
通知しているので、バスに応答することは無い。

【００３１】実施例１０．本発明において、メモリ装置
間でリフレッシュの同期をとることが重要であるが、リ
フレッシュの同期をとらない例を説明する。図２２は本
実施例の構成図である。リフレッシュの同期はとらない
ので、リフレッシュ要求発生回路間の要求通知はなくな
るが、新たにメモリ制御回路間でリフレッシュサイクル
通知線が必要となる。メモリ制御回路は、リフレッシュ
サイクルを通知する機能と、相手側のリフレッシュサイ
クルの終了を待ってバス応答をする機能を持つ。メモリ
読み出し時に相手側でリフレッシュが発生した時の動作
について説明する。図２３はメモリ読み出し時に、バス
非応答側でのみリフレッシュが発生したときの動作を示
すタイミングチャートである。メモリ制御回路１０７は
リフレッシュを行なう場合にリフレッシュサイクル通知
線１３１を通じて、バス応答側のメモリ制御回路７にリ
フレッシュを行なっている事を通知する。メモリ制御回
路７は相手側のリフレッシュが終了するまで自らのメモ
リアクセスを延長し、バス非応答側のリフレッシュの終
了を待つ。この時、バス応答が遅れるのでバス制御回路
３はシステムバス１４上にバス応答遅延要求を出力して
バスマスタに応答が遅れることを通知する。バス応答側
でのみリフレッシュが発生した場合も同様に動作する。
図２４は、この時非バス応答側にのみ１ビット読み出し
誤りを検出した場合のタイミングチャートである。ま
た、図２５は、この時バス応答側にのみ１ビット読み出
し誤りを検出した場合のタイミングチャートである。

【００３２】

【発明の効果】以上のようにこの発明によれば、バスか
らと応答側からのトリガとを選択して要求を出すリフレ
ッシュ要求発生手段、応答モードを記憶する応答制御手
段、応答モード時のみバスへの応答をするバス制御手段
からなる複数のメモリ装置を設けたので、外部比較回
路、外部選択回路等の付加装置を必要とせずに、標準バ
スに多重化メモリ装置を接続できる効果がある。請求項
３の発明は、応答側からのエラー通知によりメモリへの
書き込みをやめるメモリ制御手段を付加したので、また
請求項４の発明は、バスパリティ検出手段とこの出力に
よりバス応答を切り換えるバス制御手段を付加して設け
たので、また、請求項５の発明は、コピー完了レジスタ
を付加したので、多重化メモリ装置全体の信頼性が向上
する効果がある。請求項６の発明は、リフレッシュ要求
発生手段のトリガを切り換える構成としたので、更に信
頼性が向上する効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成図である。

【図２】本発明による多重化メモリ装置のリフレッシュ
要求回路の一構成図である。

【図３】本発明による多重化メモリ装置のリフレッシュ
動作を示すタイミングチャート図である。

【図４】本発明による多重化メモリ装置のバス応答側が
１ビット読み出し誤りを検出した時の動作を示すタイミ
ングチャート図である。

【図５】本発明による多重化メモリ装置のバス非応答側
が１ビット読み出し誤りを検出した時の動作を示すタイ
ミングチャート図である。

【図６】本発明による多重化メモリ装置のバス応答側が
１ビット読み出し誤りを、バス非応答側が２ビット読み
出し誤りを検出した時の動作を示すタイミングチャート
図である。

【図７】実施例２の多重化メモリ装置の構成図である。

【図８】本発明による多重化メモリ装置のバス応答側が
２ビット読み出し誤りを検出した時の動作を示すタイミ
ングチャート図である。

【図９】本発明による多重化メモリ装置のバス非応答側
のみが２ビット読み出し誤りを検出した時の動作を示す
タイミングチャート図である。

【図１０】実施例３の多重化メモリ装置の構成図であ
る。

【図１１】本発明による多重化メモリ装置のバス応答側
がバスパリティエラーを検出した時の動作を示すタイミ
ングチャート図である。

【図１２】本発明による多重化メモリ装置のバス応答側
が１ビット読み出し誤りを検出した時の動作を示すタイ
ミングチャート図である。

【図１３】本発明による多重化メモリ装置がリードモデ
ィファイライトを行なう時にバス応答側が２ビット読み
出し誤りを検出した時の動作を示すタイミングチャート
図である。

【図１４】実施例６の多重化メモリ装置の構成図であ
る。

【図１５】エラー発生時に活線でメモリを交換し復旧す
る手順を示すフローチャート図である。

【図１６】本発明の別の発明による多重化メモリ装置の
リフレッシュ要求回路の一構成図である。

【図１７】図１６のリフレッシュ要求回路によるリフレ
ッシュ動作を示すタイミングチャート図である。

【図１８】本発明による多重化メモリ装置のバス応答側
のリフレッシュ要求発生回路に障害が発生した場合の動
作を示すタイミングチャート図である。

【図１９】本発明による多重化メモリ装置のバス非応答
側のリフレッシュ要求発生回路に障害が発生した場合の
動作を示すタイミングチャート図である。

【図２０】リトライなしでメモリ読み出し時に２ビット
エラーを検出し、バス応答側でのみリフレッシュが発生
する動作を示すタイミングチャート図である。

【図２１】リトライなしで応答側、非応答側共に読み出
し時に２ビットエラー検出時のタイミングチャート図で
ある。

【図２２】実施例１０の多重化メモリ装置の構成図であ
る。

【図２３】図２２でメモリ読み出し時にバス非応答側で
のみリフレッシュが発生したときのタイミングチャート
図である。

【図２４】図２２でバス非応答側のみに１ビット読み出
し誤りを検出したときのタイミングチャート図である。

【図２５】図２２でバス応答側のみに１ビット読み出し
誤りを検出したときのタイミングチャート図である。

【図２６】従来の多重化メモリ装置の構成を示す図であ
る。

【図２７】従来の他の多重化メモリ装置の構成を示す図
である。

【符号の説明】

１，１０１ 多重化メモリ装置 ２，１０２ 応答制御回路 ３，１０３ バス制御回路 ４，１０４ リフレッシュ要求発生回路 ５，１０５ メモリアクセス要求発生回路 ６，１０６ アービタ回路 ７，１０７ メモリ制御回路 ８，１０８ メモリアレー ９，１０９ リフレッシュ要求通知線 １０，１１０ １ビット読み出し誤り通知線 １１，１１１ ２ビット読み出し誤り通知線 １２，１１２ バスパリティエラー検出通知線 １３，１１３ バス応答切り替え要求線 １４ システムバス １５，１１５ 活線挿抜制御手段 １６ サービスプロセッサ １７，１１７ コピー完了レジスタ １８，１１８ コピー完了通知線 １９，１１９ リフレッシュ要求線 ２０，１２０ ＲＡＳ線 ２１，１２１ ＣＡＳ線 ２２，１２２ ＷＥ線 ３０１ カウンタ ３０２ セレクタ ３０３ フリップフロップ ３０４ バス上の基準クロック線 ５０１ フリップフロップ ５０２ データ線 ５０３ バス非応答設定線 ５０４ セレクタ制御線 ５０５ リセット線 ５０６ ＯＲゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 梅岡 大 鎌倉市大船五丁目１番１号 三菱電機株 式会社 情報電子研究所内 (56)参考文献 特開 平４−32945（ＪＰ，Ａ) 特開 昭62−68314（ＪＰ，Ａ) 特開 昭63−132358（ＪＰ，Ａ) 特開 平１−108659（ＪＰ，Ａ) 特開 平３−48955（ＪＰ，Ａ) 特開 平２−263251（ＪＰ，Ａ) 特開 昭49−80936（ＪＰ，Ａ) 特開 昭57−195383（ＪＰ，Ａ) 特開 昭57−195384（ＪＰ，Ａ) 特開 平４−281288（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/16 G06F 3/06

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 同一バスに接続され、以下の手段を備え
   た応答側及び非応答側のメモリ装置で構成される多重化
   メモリ装置、 （Ａ）自身が応答側の時はバス上の基準クロックを分周
   してメモリリフレッシュ要求のトリガを非応答側に出力
   し、かつ、メモリリフレッシュ要求を出し、自身が非応
   答側の時は応答側からの上記トリガによりメモリリフレ
   ッシュ要求を出すリフレッシュ要求発生手段、 （Ｂ）自身が応答側の時は自身のバス制御手段にバス応
   答をさせ、自身のメモリ装置がエラ−を検出すると、非
   応答側の応答制御手段に応答側に切り換わる要求信号を
   出し、自身は非応答側に切り換わり、 自身が非応答側である時はバス応答をせず、応答側から
   の上記応答側切り換え要求信号により応答側に切り換わ
   る応答制御手段、 （Ｃ）自身が応答側の時はバス応答をし、自身が非応答
   側の時はバスからのデ−タは受け取るがバスへの応答は
   行わないバス制御手段。
2. 【請求項２】 同一バスに接続され、以下の手段を備え
   た応答側及び非応答側のメモリ装置で構成される多重化
   メモリ装置、 （Ａ）自身が応答側の時はバス上の基準クロックを分周
   してメモリリフレッシュ要求のトリガを非応答側に出力
   し、かつ、メモリリフレッシュ要求を出し、自身が非応
   答側の時は応答側からの上記トリガによりモメリリフレ
   ッシュ要求を出すリフレッシュ要求発生手段、 （Ｂ）自身が応答側の時は自身のバス制御手段にバス応
   答をさせ、自身のメモリ装置が所定のエラ−を検出する
   と、非応答側の応答制御手段に応答側に切り換わる要求
   信号を出し、自身は非応答側に切り換わり、 自身が非応答側である時はバス応答をせず、応答側から
   の上記応答側切り換え要求信号により応答側に切り換わ
   る応答制御手段、 （Ｃ）互いに他のメモリ装置のメモリ・アクセスの完了
   信号を受け、他のメモリ装置の上記メモリ・アクセス完
   了も含めて全メモリ・アクセス完了で自身のバス制御手
   段にアクセス完了信号をだすメモリ制御手段、 （Ｄ）自身が応答側の時は上記メモリ制御手段より上記
   アクセス完了信号が出力 されたときにバス応答をし、自
   身が非応答側の時はバスからのデ−タは受け取るがバス
   への応答は行わないバス制御手段。
3. 【請求項３】 自身が応答側の時に自身のメモリが所定
   のエラ−を検出すると、非応答側にエラ−検出を通知
   し、自身が非応答側の時は応答側からの上記エラ−通知
   によりメモリへの書き込みをやめるメモリ制御手段を備
   えたことを特徴とする請求項１または請求項２記載の多
   重化メモリ装置。
4. 【請求項４】 バスパリティ検出手段を設け、上記バス
   パリティ検出手段がエラ−を検出すると互いに上記エラ
   −を通知し、自身が応答側の時は他の非応答側からのエ
   ラーと一致する場合は、非応答側には切り換わらずバス
   にエラ−を応答し、 また上記エラー検出時、他の比応答側とは検出したエラ
   ーが一致しない場合は、自身の応答制御手段を経由して
   非応答側の応答制御手段に応答側に切り換わる要求信号
   を出し、自身はバス応答をやめるバス制御手段を備えた
   ことを特徴とする請求項１または請求項２記載の多重化
   メモリ装置。
5. 【請求項５】 非応答側のメモリ装置を交換後、応答側
   のメモリ内容のコピ−を開始する時にセットされ、上記
   コピ−が完了するとリセットされ、セット中は自身のメ
   モリ装置が応答側に切り換わらないようにするコピ−完
   了レジスタを備えたことを特徴とする請求項１または請
   求項２記載の多重化メモリ装置。
6. 【請求項６】 同一バスに接続され、以下の手段を備え
   た応答側及び非応答側のメモリ装置で構成される多重化
   メモリ装置、 （Ａ）バス上の基準クロックを分周してリフレッシュ要
   求のトリガを作り、リフレッシュ完了通知でリセットさ
   れる分周器を設け、リフレッシュ要求を生成し、自身が
   非応答側の時は、自身と応答側からのリフレッシュ完了
   通知で上記分周器をリセットするリフレッシュ要求発生
   手段、 （Ｂ）自身が応答側の時は自身のバス制御手段にバス応
   答をさせ、自身のメモリ装置がエラ−を検出すると、非
   応答側の応答制御手段に応答側に切り換わる要求信号を
   出し、自身は非応答側に切り換わり、 自身が非応答側である時はバス応答をせず、応答側から
   の上記応答モ−ド切り換え要求信号により応答側に切り
   換わる応答制御手段、 （Ｃ）互いに他のメモリ装置のメモリ・アクセスの完了
   信号を受け、他のメモリ装置の上記メモリ・アクセス完
   了も含めて全メモリ・アクセス完了で自身のバス制御手
   段にアクセス完了信号をだすメモリ制御手段、 （Ｄ）自身が応答側の時は上記メモリ制御手段より上記
   アクセス完了信号が出力されたときにバス応答をし、自
   身が非応答側の時はバスからのデ−タは受け取るがバス
   への応答は行わないバス制御手段。