JPH09330303A - コンピュータシステムおよびそのシステムにおける障害回復方法 - Google Patents

Abstract

(57)【要約】 【課題】誤り訂正機能を持つメモリサブシステムを付加
ハードによって構築し、メモリ故障に対する信頼性の向
上を図る。 【解決手段】冗長コードメモリ１６とその制御を行うＢ
ＩＢ／ＣＭコントローラ１５とが設けられており、バス
１０上に発行されるバストランザクションの監視によっ
てメインメモリ１４に対するデータ書き込みが実行され
ることが検出されると、バス１０上のデータの値からそ
のデータに対応する冗長コードがコントローラ１５内で
自動的に生成され、それが冗長コードメモリ１６の該当
する記憶領域に格納される。よって、メインメモリ１４
のデータに誤りが検出されたとき、そのデータと、これ
に対応する冗長コードとから正しいデータを再構成でき
るため、冗長コードメモリ１６とコントローラ１５とを
付加ハードとして設けるだけで誤り訂正機能を持つメモ
リサブシステムを構築できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はコンピュータシス
テムおよびその障害回復方法に関し、特にメインメモリ
の固定故障に起因する障害を回復できるように改良され
たコンピュータシステムおよびその障害回復方法に関す
る。

【０００２】

【従来の技術】一般に、コンピュータシステムにおいて
は、メモリ故障に対する信頼性を高めるために、パリテ
ィ付きのメモリが採用されている。パリティ付きメモリ
を有するメモリサブシステムでは、データ読み出し時に
そのデータのチェックサムが算出され、そのチェックサ
ムとパリティビットとの比較によってメモリエラーの検
出が行われる。これにより、誤ったメモリデータの使用
を未然に防止することができる。

【０００３】ところが、パリティだけでは、メモリデー
タのどのビットに誤りがあるかを特定することはできな
いので、エラー訂正を行うことはできない。これに対
し、ＳＥＣ−ＤＥＤ符号などの冗長コードを用いたメモ
リサブシステムを用いた場合には、１ビットの誤り訂正
と、２ビットの誤り検出が可能となる。すなわち、恒久
的にデータが１ビット誤っても、これを自動的に訂正し
て処理を継続できる。したがって、高信頼性が必要とさ
れるコンピュータシステムでは、パリティ付きメモリよ
りも、ＳＥＣ−ＤＥＤ符号などの冗長コードを用いたメ
モリサブシステムを採用することが望ましい。

【０００４】しかし、パリティ付きメモリを採用した既
存のコンピュータシステムにＳＥＣ−ＤＥＤ符号などの
冗長コードを用いたメモリサブシステムを導入する場合
には、既存のパリティ付きメモリをそのまま使用するこ
とはできないので、大容量のメインメモリをＳＥＣ−Ｄ
ＥＤ符号に対応するように新たに再構築することが必要
とされる。したがって、その導入のためには多くの費用
が必要となる。

【０００５】一方、フォールトトレラントコンピュータ
システムでは、メモリの２重化によってすべてのメモリ
故障をマスクする構成が採用されている。このメモリ２
重化構成によれば、常に同一のデータが２つのメモリに
保持されているため、データ誤りが検出された場合に
は、もう一方のメモリのデータを用いることにより処理
を継続することができる。

【０００６】しかし、メモリを二重化する必要があるた
めにハード量が非常に多くなる、誤りを検出した場合の
アクセスメモリ切り替えなどに特殊な構造が必要とな
る、などの欠点もある。

【０００７】そこで、最近では、メモリを２重化するこ
となく、一般的な故障からの回復を付加ハードで実現す
るための方式として、メインメモリの更新履歴情報を格
納するためのログメモリを使用したチェックポイントリ
スタート方式が提案されている。このチェックポイント
リスタート方式では、プロセスの再実行に必要な情報が
チェックポイント毎にメインメモリに保存され、またあ
るチェックポイントから次のチェックポイントまでの期
間において、プロセス実行に伴ってメインメモリが更新
される度にその更新前データなどが前述の更新履歴情報
としてログメモリに採取される。コンピュータシステム
に障害が発生したとき、ログメモリの内容を使用するこ
とによってメインメモリを障害発生前のチェックポイン
トの時点に復元することができる。従って、ログメモリ
を使用したチェックポイントリスタート方式を採用する
ことにより、２重化メモリを用いることなく、少ないハ
ードウェアでメモリの内容を復元することができる。

【０００８】ところが、この方式では、メモリの内容が
恒久的に書き変わってしまったような障害が発生した場
合、たとえその検出ができても回復できない場合が存在
する。すなわち、直前のチェックポイント以前にメモリ
データの値が書き変わっている場合には、故障が検出さ
れたときに直前のチェックポイントに戻って処理を再開
しても、再び誤ったメモリデータが読まれることになる
ため、回復することができなくなる。

【０００９】

【発明が解決しようとする課題】上述したように、パリ
ティ付きメモリを採用した既存のコンピュータシステム
にＳＥＣ−ＤＥＤ符号などの冗長コードを用いたメモリ
サブシステムを導入する場合には、既存のパリティ付き
メモリをそのまま使用することはできないので、大容量
のメインメモリをＳＥＣ−ＤＥＤ符号に対応するように
新たに再構築することが必要とされ、その導入のために
は多くの費用が必要となる欠点がある。

【００１０】また、メモリを２重化することなく、一般
的な故障からの回復を付加ハードで実現するための方式
として、メインメモリの更新履歴情報を格納するための
ログメモリを使用したチェックポイントリスタート方式
があるが、この方式では、恒久的にデータが書き変わる
ようなメモリ故障に対応することができない場合がある
という問題がある。

【００１１】この発明はこのような点に鑑みなされたも
ので、既存のパリティ付きメモリなどの資源をそのまま
使用した状態で誤り訂正機能を持つメモリサブシステム
を付加ハードによって構築できるようにし、メモリ故障
に対する信頼性の高いコンピュータシステムを提供する
ことを目的とする。

【００１２】また、この発明は、ログメモリを使用した
チェックポイントリスタート方式では回復できないよう
なメモリ故障が発生した際にも処理を継続できるように
し、メモリを２重化することなく、少ないハードウェア
で十分な耐故障性能を実現できるコンピュータシステム
および障害回復方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】この発明は、１以上のＣ
ＰＵと、このＣＰＵとバスを介して接続され、誤り検出
機能を有するメインメモリとを有するコンピュータシス
テムにおいて、前記メインメモリに対するリードライト
アクセスの単位となる番地それぞれに対応して設けられ
た複数の記憶領域を有し、各記憶領域内にその記憶領域
に対応する番地に格納されているデータの一部に生じた
誤りを訂正可能な冗長符号を保持する冗長コードメモリ
と、前記バスおよび前記冗長コードメモリに接続され、
前記冗長コードメモリを制御する制御装置とを具備し、
この制御装置は、前記バス上に発行されるバストランザ
クションを監視し、前記ＣＰＵによる前記メインメモリ
に対するデータ書き込みが実行されるとき、前記バス上
のデータの値からそのデータに対応する前記冗長コード
を生成し、その冗長コードを前記単位データの書き込み
番地に対応する前記冗長コードメモリの記憶領域に格納
することを特徴とする。

【００１４】このコンピュータシステムにおいては、冗
長コードメモリとその制御のための制御装置とが設けら
れており、バス上に発行されるバストランザクションの
監視によってメインメモリに対するデータ書き込みが実
行されることが検出されると、バス上のデータの値から
そのデータに対応する冗長コードが制御装置内で自動的
に生成され、それが冗長コードメモリの該当する記憶領
域に格納される。よって、メインメモリのデータに誤り
が検出されたとき、そのデータと、これに対応する冗長
コードとから正しいデータを再構成できるため、前述の
冗長コードメモリと制御装置とを付加ハードとして設け
るだけで誤り訂正機能を持つメモリサブシステムを構築
できるようになり、メモリ故障に対する信頼性の高いコ
ンピュータシステムを実現できる。

【００１５】また、前記制御手段に接続され、前記メイ
ンメモリの更新履歴情報を格納するログメモリをさらに
具備し、前記制御手段は、前記ＣＰＵによる前記メイン
メモリに対するデータ書き込みが実行される前に、デー
タ書き込みが実行される番地に対応する前記メインメモ
リの更新前データおよびその更新前データに対応する冗
長コードを前記メインメモリおよび前記冗長コードメモ
リからそれぞれ読み出し、それら更新前データおよび冗
長コードを前記更新履歴情報として前記ログメモリに格
納するように構成することが好ましい。

【００１６】この構成により、ログメモリの内容を使用
してメインメモリの内容を故障発生前の状態に復元でき
ると共に、メモリ故障発生時にも、冗長コードを使用す
ることにより正しいデータを再構成することができる。
この場合、冗長コードを使用して正しいデータを再構成
した後に障害発生前のチェックポイントから処理を再開
することで、チェックポイントリスタート方式だけでは
回復できないようなメモリ故障が発生した場合であって
も、処理を継続できるようになる。

【００１７】また、更新前データだけでなく、その更新
前データに対応する冗長コードも一緒にログメモリに格
納することにより、メインメモリの内容を障害発生前の
状態に復元することが必要な障害が発生したときは、ロ
グメモリに格納されている各更新履歴情報を構成する更
新前データおよび冗長コードをメインメモリおよび冗長
コードメモリにそれぞれ書き戻すことで、メインメモリ
を障害発生前の状態に復元でき、且つ冗長コードメモリ
の内容についても復元されたメインメモリの内容に対応
する状態に戻すことが可能となる。

【００１８】また、ログメモリに対する更新前データを
含む更新履歴情報の格納はメインメモリに対するデータ
書き込みが実行される前に行う必要があるが、キャッシ
ュメモリを有するシステムにおいては、ＣＰＵによるキ
ャッシュメモリに対するデータ書き込みが実行されたと
き、そのデータ書き込みが実行された番地に対応するメ
インメモリの更新前データと、それに対応する冗長コー
ドをメインメモリおよび冗長コードメモリからそれぞれ
読み出して、それら更新前データおよび冗長コードを更
新履歴情報としてログメモリに格納することによって、
メインメモリに対するデータ書き込みが実行される前に
更新履歴情報の格納を容易に行うことができる。

【００１９】また、前述の冗長コードメモリの代わり
に、メインメモリの連続アクセスされる複数のデータ列
から構成される単位データブロックそれぞれに対応して
設けられた複数の記憶領域を有し、各記憶領域内に、そ
の記憶領域に対応する単位データブロックに属する複数
のデータ列それぞれの同一ビット位置についての垂直パ
リティデータを保持する垂直パリティメモリを使用する
ことにより、パリティ処理という簡単な処理により、メ
モリ故障発生時にも正しいブロックデータを再現するこ
とが可能となる。

【００２０】さらに、垂直パリティメモリに代えて、メ
インメモリ上の複数のデータ列を各々が有する複数の単
位データブロックを１組とする複数のデータブロックグ
ループそれぞれに対応して設けられた複数の記憶領域を
有し、各記憶領域内に、その記憶領域に対応するデータ
ブロックグループに属する複数の単位データブロックそ
れぞれの同一ビット位置についての垂直パリティデータ
から構成されるブロックパリティデータを保持するブロ
ックパリティメモリを採用することにより、メモリモジ
ュール単位などの広範囲にわたるメモリ故障発生時にも
正しいブロックデータを再現することが可能となる。

【００２１】

【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の第１実施形
態に係るコンピュータシステムの構成が概念的に示され
ている。このコンピュータシステムは、チェックポイン
ト毎に障害回復に必要な情報をメインメモリに格納し、
障害発生時にはログメモリに格納されているメインメモ
リの更新履歴情報を使用してメインメモリの内容を障害
発生前のチェックポイントの時点に復元するという障害
回復方式を採用したマルチプロセッサシステムであり、
図示のように、プロセッサバス１０、ＣＰＵ１１−１〜
１１−ｎ、キャッシュメモリ１２−１〜１２−ｎ、メイ
ンメモリ１４、冗長コードメモリ（ＣＭ）１６、および
ビフォアイメージバッファ（ＢＩＢ）１７を備えてい
る。

【００２２】キャッシュメモリ１２−１〜１２−ｎは、
メインメモリ１４を共有するＣＰＵ１１−１〜１１−ｎ
それぞれの１次キャッシュまたは２次キャッシュとして
使用されるものであり、チェックポイント取得時には、
キャッシュメモリ１２−１〜１２−ｎの各々について、
メインメモリ１４に未反映のデータがメインメモリ１４
に書き込まれる。

【００２３】メインメモリ１４は、パリティ付きメモリ
などのようにエラー検出機能を有するメモリであり、Ｃ
ＰＵによる１回のメモリアクセスでリードライトされる
データ単位であるワード単位でそのワードのデータ列に
対してパリティビットが付加される。

【００２４】冗長コードメモリ（ＣＭ）１６は、エラー
検出機能を有するメインメモリ１４に対してエラー訂正
機能を付加するために設けられたものであり、メインメ
モリ１４のワード数分のエントリを有している。各エン
トリには、メインメモリ１４の対応するワードの誤り訂
正冗長コードが格納される。例えば、メインメモリ１４
のワードＮについての誤り訂正冗長コードは、冗長コー
ドメモリ１６の第Ｎエントリに格納される。

【００２５】冗長コードメモリ（ＣＭ）１６に対する誤
り訂正冗長コードの書き込みは、バス１０上にメインメ
モリ１４にデータを書き込むためのバストランザクショ
ンが発行されたとき、そのバストランザクションに応答
して実行される。この場合、バス１０上に出力されるデ
ータから誤り訂正冗長コードが生成され、またバス１０
上に出力されるメモリアドレスから誤り訂正冗長コード
を書き込むべき冗長コードメモリ（ＣＭ）１６のエント
リ位置が決定される。

【００２６】ビフォアイメージバッファ（ＢＩＢ）１７
は、あるチェックポイントから次のチェックポイントま
での期間におけるメインメモリ１４の更新履歴情報を保
持するためのログメモリとして使用されるものであり、
メインメモリ１４に対するデータ書き込みが行われる
度、そのデータ書き込みに先立って、メインメモリ１４
のデータ書き込み番地を示すアドレスと、更新前データ
と、その更新前データに対応する冗長コードメモリ１６
の誤り訂正冗長コードとが、更新履歴情報としてビフォ
アイメージバッファ（ＢＩＢ）１７にスタック形式で蓄
積される。誤り訂正冗長コードを、アドレスおよび更新
前データと一緒に格納するのは、ビフォアイメージバッ
ファ（ＢＩＢ）１７の更新履歴情報を使用してメインメ
モリ１４の内容を復元するときに、それに合わせて冗長
コードメモリ（ＣＭ）１６の内容も一緒に復元できるよ
うにするためである。

【００２７】メインメモリ１４がパリティによる１ビッ
ト誤り検出能力しか持たない場合には、冗長コードメモ
リ１６に格納する誤り訂正冗長コードとしては１ビット
誤り訂正符号を用いることができる。

【００２８】次に、図２乃至図４を参照して、図１のシ
ステムにおけるデータの流れを具体的に説明する。ま
ず、図２を参照して、冗長コードメモリ（ＣＭ）１６に
対する誤り訂正冗長コードの書き込み動作について具体
的に説明する。

【００２９】図２に示されているように、バス１０とメ
インメモリ１４との間にはメインメモリコントローラ
（ＭＭコントローラ）１３が設けられており、メインメ
モリ１４のリードライト制御はそのメインメモリコント
ローラ（ＭＭコントローラ）１３によって実行される。
また、冗長コードメモリ（ＣＭ）１６とビフォアイメー
ジバッファ（ＢＩＢ）１７それぞれとバス１０との間に
はＢＩＢ／ＣＭコントローラ１５が共通に設けられてお
り、それら冗長コードメモリ（ＣＭ）１６とビフォアイ
メージバッファ（ＢＩＢ）１７それぞれのリードライト
制御はそのＢＩＢ／ＣＭコントローラ１５によって実行
される。

【００３０】以下、ＣＰＵ１１−１からのデータをメイ
ンメモリ１４のアドレスＮに書き込む場合に行われる動
作について説明する。バス１０上のトランザクション、
つまりバス１０上の各種コマンドやアドレスおよびデー
タはＢＩＢ／ＣＭコントローラ１５によって監視されて
おり、ＣＰＵ１１−１からメインメモリ１４にデータを
書き込むためのトランザクションがバス１０上に発行さ
れると、その時のメモリアドレス（Ｎ）とデータ（Ｄｏ
ｌｄ１）がＢＩＢ／ＣＭコントローラ１５によって取得
される。このバストランザクションは、実際には、キャ
ッシュメモリ１２−１からメインメモリ１４にデータを
ライトバックするときに行われる。

【００３１】一方、ＭＭコントローラ１３は、メインメ
モリ１４にデータを書き込むためのトランザクションに
応答して、アドレス（Ｎ）で指定されるワードＮの番地
にデータ（Ｄｏｌｄ１）を書き込む。この場合、データ
（Ｄｏｌｄ１）の値からそれに対応するエラー検出ビッ
ト（Ｐ）がＭＭコントローラ１３内部で生成され、デー
タ（Ｄｏｌｄ１）はエラー検出ビット（Ｐ）が付加され
た状態でメインメモリ１４に書き込まれる。

【００３２】ＢＩＢ／ＣＭコントローラ１５において
は、データ（Ｄｏｌｄ１）の値からそれの一部に生じた
誤りを訂正することが可能な冗長コード（Ｃｏｌｄ１）
がＥＣＣ演算などによって生成され、その冗長コード
（Ｃｏｌｄ１）がアドレス（Ｎ）に対応する冗長コード
メモリ（ＣＭ）１６のエントリ（Ｎ）に書き込まれる。

【００３３】前述したように、冗長コードメモリ（Ｃ
Ｍ）１６はメインメモリ１４のワード数と同数のエント
リを有しており、メインメモリ１４の各ワードと冗長コ
ードメモリ（ＣＭ）１６のエントリとは１対１で対応し
ている。したがって、メインメモリ１４のワードＮから
のデータ（Ｄｏｌｄ１）の読み出し時に、そのデータエ
ラーがＭＭコントローラ１３によって検出された場合に
は、エラー処理用ソフトウェアなどが、冗長コードメモ
リ（ＣＭ）１６のエントリ（Ｎ）の冗長コード（Ｃｏｌ
ｄ１）とエラー検出されたデータとから正しいデータを
再構成することにより、メインメモリ１４のワードＮの
データ（Ｄｏｌｄ１）を修復することができる。

【００３４】次に、図３を参照して、ビフォアイメージ
バッファ（ＢＩＢ）１７に対する更新履歴情報の書き込
み動作について説明する。ここでは、ＣＰＵ１１−１
が、メインメモリ１４のアドレス（Ｎ）で指定されるワ
ードＮの番地に書き込まれているデータをＤｏｌｄ１か
らＤｎｅｗ１に更新する場合を例にとって説明する。

【００３５】この場合、Ｄｎｅｗ１がキャッシュメモリ
１２−１に書き込まれた時、ＢＩＢ／ＣＭコントローラ
１５によって、データ（Ｄｏｌｄ１）とそれに対応する
冗長コード（Ｃｏｌｄ１）がそれぞれメインメモリ１４
および冗長コードメモリ１６から読み出される。そし
て、アドレス（Ｎ）、更新前データ（Ｄｏｌｄ１）、冗
長コード（Ｃｏｌｄ１）から構成される更新履歴情報
が、ビフォアイメージバッファ（ＢＩＢ）１７に格納さ
れる。

【００３６】次に、図４を参照して、ビフォアイメージ
バッファ（ＢＩＢ）１７に蓄積されている更新履歴情報
を使用してメインメモリ１４の内容を復元する動作につ
いて説明する。

【００３７】メインメモリ１４の内容を障害発生前の状
態に復元することが必要な障害が発生したとき、エラー
処理用ソフトウェアなどの制御の下、ビフォアイメージ
バッファ（ＢＩＢ）１７から更新履歴情報が逐次読み出
され、更新前データおよび冗長コードをそれぞれメイン
メモリ１４および冗長コードメモリ１６の該当する格納
位置に書き戻す処理が行われる。

【００３８】例えば、ビフォアイメージバッファ（ＢＩ
Ｂ）１７に図示のような４つの更新履歴情報が蓄積され
ている場合には、まず、４つ目の更新履歴情報（アドレ
スＮ、更新前データＤｄ、冗長コードＣｄ）の書き戻し
処理が行われ、メインメモリ１４のアドレスＮに更新前
データＤｄが書き込まれると共に、冗長コードメモリ１
６のエントリＮに冗長コードＣｄが書き込まれる。次
に、３つ目の更新履歴情報（アドレス２、更新前データ
Ｄｃ、冗長コードＣｃ）の書き戻し処理が行われ、メイ
ンメモリ１４のアドレス２に更新前データＤｃが書き込
まれると共に、冗長コードメモリ１６のエントリ２に冗
長コードＣｃが書き込まれる。以下、同様にして、２つ
目の更新履歴情報および１つ目の更新履歴情報の書き戻
し処理が順次実行される。

【００３９】このようにして、メインメモリ１４を障害
発生前の状態に復元でき、且つ冗長コードメモリ１６の
内容についても復元されたメインメモリ１４の内容に対
応する状態に戻される。

【００４０】以上、ワード単位のメモリアクセスの場合
について説明したが、メインメモリ１４に対するアクセ
スがキャッシュブロック単位で行われる場合について
も、同様にして誤り訂正冗長コードの書き込みおよび更
新履歴情報の書き込みなどを行うことができる。すなわ
ち、キャッシュブロックがｎワードから構成されている
とすると、１回のアクセスに対して前述の処理をｎ回繰
り返し実行すればよい。

【００４１】次に、図５を参照して、ＢＩＢ／ＣＭコン
トローラ１５の具体的なハードウェア構成について説明
する。ＢＩＢ／ＣＭコントローラ１５は、図示のよう
に、バスインターフェース制御部１０１、バストランザ
クション応答制御部１０２、バストランザクション発行
制御部１０３、バッファアクセスコントローラ１０４、
状態保存制御部１０５、およびコードメモリコントロー
ラ１０６から構成されている。

【００４２】バスインターフェース制御部１０１はバス
１０上に定義された各種信号ラインに接続され、そのバ
ス１０との間でアドレス、データ、および各種ステータ
スを授受する。このバス１０上には、図示のように、バ
ス１０上のデータ転送のために使用されるアドレス／デ
ータバス（ａｄｄｒｅｓ／ｄａｔａ）、およびコマンド
ライン（ｃｏｍｍａｎｄ）を始め、キャッシュ制御のた
めのステータスライン（ｓｈａｒｅｄ，ｍｏｄｉｆｉｅ
ｄ）などが定義されている。ｓｈａｒｅｄラインは、メ
モリリードトランザクションで要求されたメモりデータ
のコピーをクリーンな状態で共有しているステータス
（ｓｈａｒｅｄ ｃｌｅａｎ）を示す。ｍｏｄｉｆｉｅ
ｄラインは、メモリリードトランザクションで要求され
たメモりデータのコピーを変更した状態で共有している
ステータス（ｍｏｄｉｆｉｅｄ）を示す。

【００４３】バス１０上のこれら各種信号ラインの状態
をバスインターフェース制御部１０１を通じてモニタす
ることによって、キャッシュステータスおよびバストラ
ンザクションのスヌープがＢＩＢ／ＣＭコントローラ１
５によって行われる。

【００４４】バストランザクション応答制御部１０２
は、バスインターフェース制御部１０１を介して受け取
った所定のバストランザクションに応答して動作するも
のであり、例えば、障害発生時には、ある任意のＣＰＵ
によってバス１０上に発行されるワードライトトランザ
クションに応答してそのトランザクションをアボートす
るなどの処理を行う。

【００４５】バストランザクション発行制御部１０２
は、バス１０上にメモリリード／ライトなどのトランザ
クションを発行するものであり、例えば、バスインター
フェース制御部１０１を介して受け取ったバス１０上の
信号ラインの状態からキャッシュメモリへの書き込みが
行われたことが検出されたときは、メインメモリ１４か
ら更新前データをリードするためのトランザクションを
開始する。

【００４６】状態保存制御部１０５は、ビフォアイメー
ジバッファ（ＢＩＢ）１７に更新履歴情報を保存する位
置を指定するポインタ値の制御などを行うものであり、
ビフォアイメージバッファ（ＢＩＢ）１７に更新履歴情
報を格納する度に、ポインタ値を＋１更新する。また、
ビフォアイメージバッファ（ＢＩＢ）１７の更新履歴情
報を用いてメインメモリ１４を復旧する場合には、状態
保存制御部１０５は、更新履歴情報の読み出しの度にポ
インタ値を現在の値から−１ずつ更新するなどの制御を
行う。

【００４７】バッファアクセスコントローラ１０４は、
ビフォアイメージバッファ（ＢＩＢ）１７との間に設け
られたアドレスライン（ＢＩＢ ａｄｄｒｅｓｓ）、デ
ータライン（ＢＩＢ ｄａｔａ）、リードライト制御ラ
イン（ＢＩＢ ＲＡＳ＃、ＣＡＳ＃、ＷＥ＃）を使用し
てビフォアイメージバッファ（ＢＩＢ）１７に対するデ
ータ書き込みおよび読み出しを制御する。

【００４８】コードメモリコントローラ１０６は、冗長
コードメモリ（ＣＭ）１６との間に設けられたアドレス
ライン（ＣＭ ａｄｄｒｅｓｓ）、データライン（ＣＭ
ｄａｔａ）、リードライト制御ライン（ＣＭ ＲＡＳ
＃、ＣＡＳ＃、ＷＥ＃）を使用して冗長コードメモリ
（ＣＭ）１６に対するデータ書き込みおよび読み出しを
制御する。書き込み処理においては、コードメモリコン
トローラ１０６は、バスインターフェース制御部１０１
を介して受け取ったバス１０上のデータから冗長コード
を演算によって生成し、それを冗長コードメモリ（Ｃ
Ｍ）１６に書き込む。

【００４９】次に、図６乃至図９を参照して、図５のシ
ステムの具体的な動作について説明する。図６のタイミ
ングチャートには、任意のキャッシュメモリからメイン
メモリ１４にデータをライトバックするときに実行され
る一連の動作が示されている。

【００５０】キャッシュメモリからメインメモリ１４に
データをライトバックするときは、そのキャッシュメモ
リあるいはそれに対応するＣＰＵによって、コマンドラ
イン（ＣＯＭＭＡＮＤ）上にキャッシュラインの書き戻
しを示すコマンド（ｗｒｉｔｅ−ｌｉｎｅ）が発行さ
れ、またアドレスバス（ａｄｄｒｅｓ ｂｕｓ）にはメ
モリアドレス（Ａ）、データバス（ｄａｔａ ｂｕｓ）
にはライトデータ（Ｄｎｅｗ）が出力される。キャッシ
ュブロックが４ワードから構成される場合には、バース
ト転送が行われ、データＤｎｅｗ１〜Ｄｎｅｗ４が連続
的にデータバス（ｄａｔａ ｂｕｓ）上に出力される。

【００５１】このバストランザクションに応答して、メ
インメモリコントローラ１３およびＢＩＢ／ＣＭコント
ローラ１５が動作する。メインメモリコントローラ１３
は、メインメモリ１４との間に設けられたアドレスライ
ン（ＭＭ ａｄｄｒｅｓｓ）、データライン（ＭＭ ｄ
ａｔａ）、リードライト制御ライン（ＭＭ ＲＡＳ＃、
ＣＡＳ＃、ＷＥ＃）を制御して、メインメモリ１４のア
ドレス（Ａ）から始まる連続する４つの番地にデータ
（Ｄｎｅｗ１〜Ｄｎｅｗ４）を書き込む。

【００５２】一方、ＢＩＢ／ＣＭコントローラ１５にお
いては、コードメモリコントローラ１０６が動作し、ま
ず、バス１０上のデータ（Ｄｎｅｗ１〜Ｄｎｅｗ４）か
らそれに対応する冗長コード（Ｃｎｅｗ１〜Ｃｎｅｗ
４）が演算によって生成される。そして、その冗長コー
ド（Ｃｎｅｗ１〜Ｃｎｅｗ４）がデータライン（ＣＭｄ
ａｔａ）上に出力されると共に、バス１０から受け取っ
たアドレス（Ａ）から生成されたロウアドレス（Ａｒ）
およびカラムアドレス（Ａｃ１〜Ａｃ４）がアドレスラ
イン（ＣＭ ａｄｄｒｅｓｓ）に出力されて、アドレス
（Ａ）に対応する冗長コードメモリ１６のエントリに冗
長コード（Ｃｎｅｗ１〜Ｃｎｅｗ４）が書き込まれる。

【００５３】このように、冗長コードメモリ１６に対す
る冗長コードの書き込みは、キャッシュメモリからメイ
ンメモリ１４にデータをライトバックするときに、その
ライトバック処理と並行して、コードメモリコントロー
ラ１０６によって自動的に実行される。

【００５４】図７には、任意のＣＰＵがそれに対応する
キャッシュメモリ中のｓｈａｒｅｄキャッシュラインに
対する書き込みを行う場合に実行される一連の処理手順
が示されている。

【００５５】ｓｈａｒｅｄキャッシュラインに対する書
き込みが行われると、共有データが変更されることをほ
かのキャッシュメモリに通知するために、バス１０上の
コマンドライン（ｃｏｍｍａｎｄ）上にはインバリデー
トコマンド（ｉｎｖａｌｉｄａｔｅ）が、アドレスバス
（ａｄｄｒｅｓｓ ｂｕｓ）上には共有データのアドレ
ス（Ａ）がそれぞれ発行されて、インバリデートプロト
コルが実行される。このインバリデートプロトコルで
は、他のキャッシュメモリが共有データのコピーを無効
化するまで、ｓｈａｒｅｄキャッシュラインに対する書
き込みは待たされる。

【００５６】ＢＩＢ／ＣＭコントローラ１５のバストラ
ンザクション発行制御部１０３は、インバリデートコマ
ンドを確認すると、その時のアドレス（Ａ）を使用し
て、メインメモリ１４からアドレス（Ａ）の更新前デー
タ（Ｄ１〜Ｄ４）を読み出すためのメモリリードトラン
ザクションを開始する。このとき、バス１０上のコマン
ドライン（ｃｏｍｍａｎｄ）上に発行されるコマンドは
リードノンスヌープであり、各キャッシュメモリはその
リードサイクルに対してはスヌープ動作を行わない。

【００５７】メインメモリコントローラ１３は、メモリ
リードトランザクションに応答して、アドレスライン
（ＭＭ ａｄｄｒｅｓｓ）、データライン（ＭＭ ｄａ
ｔａ）、リードライト制御ライン（ＭＭ ＲＡＳ＃、Ｃ
ＡＳ＃、ＷＥ＃）を制御して、メインメモリ１４のアド
レス（Ａ）からデータ（Ｄ１〜Ｄ４）を読み出し、それ
をバス１０のデータバス（ｄａｔａ ｂｕｓ）上に出力
する。

【００５８】一方、ＢＩＢ／ＣＭコントローラ１５にお
いては、バッファアクセスコントローラ１０４およびコ
ードメモリコントローラ１０６にもアドレス（Ａ）が渡
される。コードメモリコントローラ１０６は、アドレス
バス（ＣＭ ａｄｄｒｅｓｓ）上にアドレス（Ａ）から
生成されたロウアドレス（Ａｒ）およびカラムアドレス
（Ａｃ１〜Ａｃ４）を出力して、冗長コードメモリ１６
のエントリＡから更新前データ（Ｄ１〜Ｄ４）に対応す
る冗長コード（Ｃ１〜Ｃ４）を読み出す。

【００５９】この後、バッファアクセスコントローラ１
０４は、アドレス（Ａ）と、バス１０のデータバス（ｄ
ａｔａ ｂｕｓ）上に出力されたデータ（Ｄ１〜Ｄ４）
と、コードメモリコントローラ１０６によって読み出さ
れた冗長コード（Ｃ１〜Ｃ４）とを更新履歴情報のデー
タ格納形式に組立てて、ポインタ値（Ｐ）で指定される
ビフォアイメージバッファ（ＢＩＢ）１７のエントリに
書き込む。

【００６０】このように、ビフォアイメージバッファ
（ＢＩＢ）１７に対する更新履歴情報の書き込みは、キ
ャッシュメモリにデータが書き込まれるとき、つまりキ
ャッシュメモリからメインメモリ１４にデータがライト
バックされる前に、バストランザクション発行制御部１
０３、バッファアクセスコントローラ１０４およびコー
ドメモリコントローラ１０６によって自動的に実行され
る。

【００６１】図８には、メインメモリ１４からのデータ
読み出し時に、その読み出しデータのデータエラーが検
出された場合の回復処理の流れが示されている。ここで
は、メインメモリ１４の内容をエラー発生前のチェック
ポイントの時点に復元することなく、正しく元の命令へ
復帰可能な場合について説明する。

【００６２】すなわち、ある時点でメインメモリ１４に
書き込まれているデータ（Ｄ）について、その後にそれ
をメインメモリ１４から読み出したとき、もしそのデー
タ（Ｄ）がメモリエラーなどによって誤ったデータ値
（Ｄ’）に置き換えられていると、メインメモリコント
ローラ１３によるエラー検出コードのチェックによって
メモリデータエラーの発生が検出される。このメモリデ
ータエラーの発生は、ハードウェア割り込み信号などに
よって所定のＣＰＵに通知され、そのＣＰＵにてエラー
割り込みルーチンが実行される。

【００６３】エラー割り込みルーチンを実行するＣＰＵ
は、エラー割り込みが再度発生しないようにマスクし
（ステップＳ１０）、その後、メインメモリ１４のエラ
ーが発したアドレスに格納されているデータ（Ｄ’）を
リードし、次いでそれに対応する冗長コード（Ｃ）を冗
長コードメモリ１６からリードする（ステップＳ１１、
Ｓ１２）。この後、そのＣＰＵは、データ（Ｄ’）と冗
長コード（Ｃ）とから正しいデータ（Ｄ）を再構成し
（ステップＳ１３）、そのデータ（Ｄ）をメインメモリ
１４のエラーが発したアドレスに格納する（ステップＳ
１４）。

【００６４】この回復処理の手順は、ビフォアイメージ
バッファ（ＢＩＢ）１７を使用してないため、ビフォア
イメージバッファ（ＢＩＢ）１７を使用したチェックポ
イントリスタート方式を採用してないシステムにおいて
も適用することができる。

【００６５】図９には、メインメモリ１４からのデータ
読み出し時に、その読み出しデータのデータエラーが検
出された場合の回復処理の第２の例が示されている。こ
こでは、あるチェックポイントＣＰ１の以前にメインメ
モリ１４に書き込まれているデータ（Ｄ）について、そ
のチェックポイントＣＰ１の取得後にそれをメインメモ
リ１４から初めて読み出したときに、そのデータ（Ｄ）
がメモリエラーなどによって誤ったデータ値（Ｄ’）に
置き換えられていることが検出された場合を想定する。

【００６６】このメモリエラーの発生は、メインメモリ
コントローラ１３によるデータ値（Ｄ’）のエラー検出
コードのチェックによって検出され、ハードウェア割り
込み信号などによって所定のＣＰＵに通知される。そし
て、そのＣＰＵにてリカバリールーチンが実行される。

【００６７】リカバリールーチンを実行するＣＰＵは、
エラー割り込みが再度発生しないようにマスクし（ステ
ップＳ２０）、そしてメインメモリ１４のエラーが発し
たアドレスに格納されているデータ（Ｄ’）をリード
し、次いでそれに対応する冗長コード（Ｃ）を冗長コー
ドメモリ１６からリードする（ステップＳ２１、Ｓ２
２）。この後、そのＣＰＵは、データ（Ｄ’）と冗長コ
ード（Ｃ）とから正しいデータ（Ｄ）を再構成し（ステ
ップＳ２３）、そのデータ（Ｄ）をメインメモリ１４の
エラーが発したアドレスに格納する（ステップＳ２
４）。

【００６８】次いで、そのＣＰＵは、ＢＩＢ／ＣＭコン
トローラ１５を制御して、ビフォアイメージバッファ
（ＢＩＢ）１７の更新前データをメインメモリ１４に書
き戻し、冗長コードについては冗長コードメモリ１６に
書き戻す（ステップＳ２５、Ｓ２６）。この後、チェッ
クポイントＣＰ１で採取されたプロセス状態が各ＣＰＵ
に復元され、そのチェックポイントＣＰ１から処理が再
開される。

【００６９】このようにメモリエラーを修正した後にメ
インメモリ１４の内容を障害発生前のチェックポイント
の時点に復元することにより、再び誤ったメモリデータ
が読まれることによる同一障害の再発を防止できるよう
になる。従って、チェックポイントリスタート方式だけ
では回復できないようなメモリ故障が発生した際にも、
処理を継続できるようになる。

【００７０】図１０には、この発明の第２実施形態に係
るコンピュータシステムの構成が示されている。このコ
ンピュータシステムは、第１実施形態のシステムに設け
られていた冗長コードメモリ１６の代わりに垂直パリテ
ィメモリ２１を採用し、ワード単位ではなく、バースト
転送などのＣＰＵによる連続アクセスでリードライトさ
れる単位データブロック（キャッシュブロック）の単位
でその誤り訂正のために使用される垂直パリティデータ
を管理するように構成されている。

【００７１】すなわち、メインメモリ１４は、パリティ
付きメモリなどのようにエラー検出機能を有するメモリ
であり、ＣＰＵによる１回のメモリアクセスでリードラ
イトされるデータ単位であるワード単位でそのワードの
データ列に対してパリティビットが付加される。

【００７２】垂直パリティメモリ２１は、エラー検出機
能を有するメインメモリ１４に対してエラー訂正機能を
付加するために設けられたものであり、メインメモリ１
４に格納可能な単位データブロック数分のエントリを有
している。各エントリには、メインメモリ１４の対応す
る単位データブロックに属するデータ列間において、そ
れらデータ列それぞれの同一ビット位置におけるビット
配列から算出した垂直パリティデータが格納される。例
えば、図１１に示されているように、メインメモリ１４
のキャッシュブロックＮの単位データブロックが各４バ
イトのデータＤ０〜Ｄ３から構成され、データＤ０〜Ｄ
３それぞれに４ビットの水平パリティビットＰ０〜Ｐ３
が付加されている場合には、垂直パリティメモリ２１の
エントリＮには、データＤ０〜Ｄ３の同一ビット位置毎
に算出された４バイトの垂直パリティＤｐと水平パリテ
ィビットＰ０〜Ｐ３の同一ビット位置毎に算出された４
ビットの垂直パリティＰｐとを含む垂直パリティデータ
が格納されることになる。

【００７３】このように、水平パリティビットによって
誤り検出が可能なデータ単位で単位データブロックを分
割し、これらに対して計算した垂直パリティデータを垂
直パリティメモリ２１に格納することにより、エラー発
生が検出されたデータについてそのどのビット位置がエ
ラーしているかを垂直パリティデータから求めることが
でき、エラー訂正が可能となる。

【００７４】垂直パリティメモリ２１に対する垂直パリ
ティデータの書き込みは、キャッシュメモリのあるキャ
ッシュラインをメインメモリ１４にライトバックするた
めのバストランザクションがバス１０上に発行されたと
き、そのバストランザクションに応答して実行される。
この場合、バス１０上に連続的に出力される１キャッシ
ュライン分の単位データブロックから垂直パリティデー
タが生成され、またバス１０上に出力される単位ブロッ
クアドレスから垂直パリティデータを書き込むべき垂直
パリティメモリ２１のエントリ位置が決定される。

【００７５】また、ワード単位の書き込みによってメイ
ンメモリのある単位データブロックに属する一部のデー
タだけが更新される場合については、更新対象の単位デ
ータブロックがメインメモリ１４から読み出され、その
単位データブロックと書き込みデータとの差分と、その
読み出した単位データブロックに対応する垂直パリティ
メモリ２１の垂直パリティデータとから、新たな垂直パ
リティデータが求められる。そして、その垂直パリティ
データが、書き込みデータが属する単位データブロック
に対応する垂直パリティメモリ２１のエントリに書き込
まれる。

【００７６】ビフォアイメージバッファ（ＢＩＢ）１７
は、第１実施形態と同様に、あるチェックポイントから
次のチェックポイントまでの期間におけるメインメモリ
１４の更新履歴情報を保持するためのログメモリとして
使用されるものであり、メインメモリ１４に対するデー
タ書き込みが行われる度、そのデータ書き込みに先立っ
て、データ書き込みが行われる番地が属するメインメモ
リ１４のキャッシュブロックアドレスと、更新前単位デ
ータブロックと、その更新前単位データブロックに対応
する垂直パリティデータとが、更新履歴情報としてビフ
ォアイメージバッファ（ＢＩＢ）１７にスタック形式で
蓄積される。

【００７７】メインメモリ１４のリードデータに誤りが
検出された場合は、メインメモリ１４の水平パリティに
よる誤り検出結果と垂直パリティデータとから誤りを生
じたビット位置が特定され、正しいデータの再構築が行
われる。そして、それがメインメモリ１４に書き戻され
る。

【００７８】この第２実施形態においては、垂直パリテ
ィデータの生成、ビフォアイメージバッファ（ＢＩＢ）
１７に対する更新履歴情報のリードライト制御は図５で
説明した第１実施形態と同様のハードウェアによって実
現される。すなわち、図５のシステムにおける冗長コー
ドメモリ１６を垂直パリティメモリ２１に置き換えてそ
の動作を説明すると、垂直パリティメモリ２１に対する
垂直パリティデータの書き込みは、キャッシュメモリか
らメインメモリ１４にデータをライトバックするとき
に、そのライトバック処理と並行して、コードメモリコ
ントローラ１０６によって自動的に実行される。また、
ビフォアイメージバッファ（ＢＩＢ）１７に対する更新
履歴情報の書き込みも、キャッシュメモリにデータが書
き込まれるとき、つまりキャッシュメモリからメインメ
モリ１４にデータがライトバックされる前に、バストラ
ンザクション発行制御部１０３、バッファアクセスコン
トローラ１０４およびコードメモリコントローラ１０６
によって自動的に実行される。

【００７９】また、第２実施形態における障害回復処理
についても、図８および図９で説明した第１実施形態と
同様の手順で行うことができる。すなわち、メインメモ
リ１４の内容を障害発生前のチェックポイントの状態に
復元する場合には、垂直パリティデータを使用して正し
いデータを再構築した後、ビフォアイメージバッファ
（ＢＩＢ）１７から更新履歴情報が逐次読み出され、更
新前単位データブロックおよび垂直パリティデータをそ
れぞれメインメモリ１４および垂直パリティメモリ２１
の該当する格納位置に書き戻す処理が行われる。

【００８０】以上では、メインメモリのデータはパリテ
ィを持ち１ビット誤り検出ができる場合について説明し
たが、ＳＥＣ−ＤＥＤ符号を用いる場合も同様の構成が
可能である。この場合には、メインメモリのデータリー
ドの際に２ビット誤りが検出された時に上記と同様の方
法で正しいデータを再構築して障害回復が可能となる。

【００８１】図１２には、この発明の第３実施形態に係
るコンピュータシステムの構成が示されている。このコ
ンピュータシステムは、第１実施形態のシステムに設け
られていた冗長コードメモリ１６の代わりにブロックパ
リティメモリ２２を採用し、ワード単位ではなく、バー
スト転送などのＣＰＵによる連続アクセスでリードライ
トされる単位データブロック（キャッシュブロック）を
４つで１組とするデータブロックグループ単位でその誤
り訂正のために使用されるブロックパリティデータを管
理するように構成されている。

【００８２】すなわち、メインメモリ１４は、パリティ
付きメモリなどのようにエラー検出機能を有するメモリ
であり、ＣＰＵによる１回のメモリアクセスでリードラ
イトされるデータ単位であるワード単位でそのワードの
データ列に対してパリティビットが付加される。

【００８３】ブロックパリティメモリ２２は、エラー検
出機能を有するメインメモリ１４に対してエラー訂正機
能を付加するために設けられたものであり、メインメモ
リ１４に格納可能なデータブロックグループ数分のエン
トリを有している。各エントリには、メインメモリ１４
の対応するデータブロックグループに属するデータブロ
ック間において、それらデータそれぞれの同一ビット位
置におけるビット配列から算出した垂直パリティデータ
が格納される。

【００８４】このように、１回のキャッシュライン操作
でリードライトできる単位データブロック単位でブロッ
クデータグループを分割し、これらに対して計算した垂
直パリティデータをブロックパリティメモリ２２に格納
することにより、エラー発生が検出された単位データブ
ロックの単位データについてはメインメモリ１４の水平
パリティによって検出でき、そのどのビット位置がエラ
ーしているかについてはブロックパリティデータから求
めることができ、これによってエラー訂正が可能とな
る。

【００８５】ブロックパリティメモリ２２に対するブロ
ックパリティデータの書き込みは、キャッシュメモリの
あるキャッシュラインをメインメモリ１４にライトバッ
クするためのバストランザクションがバス１０上に発行
されたことが検出されたときに、実行される。この場
合、バス１０上に連続的に出力される１キャッシュライ
ン分の単位データブロックによって更新されるデータブ
ロックがメインメモリ１４から読み出され、そのデータ
ブロックと書き込まれる単位データブロックとの差分
（排他的論理和）と、そのデータブロックグループに対
応するブロックパリティメモリ２２のブロックパリティ
データとから、新たなブロックパリティデータが生成さ
れる。そして、そのブロックパリティデータが、書き込
み対象の単位データブロックが属するデータブロックグ
ループに対応するブロックパリティメモリ２２のエント
リに書き込まれる。

【００８６】ビフォアイメージバッファ（ＢＩＢ）１７
は、第１実施形態と同様に、あるチェックポイントから
次のチェックポイントまでの期間におけるメインメモリ
１４の更新履歴情報を保持するためのログメモリとして
使用されるものであり、メインメモリ１４に対するデー
タ書き込みが行われる度、そのデータ書き込みに先立っ
て、データ書き込みが行われる番地が属するメインメモ
リ１４のブロックデータグループのアドレスと、更新前
データブロックグループと、その更新前データブロック
グループに対応するブロックパリティデータとが、更新
履歴情報としてビフォアイメージバッファ（ＢＩＢ）１
７にスタック形式で蓄積される。

【００８７】なお、この場合、前記の新たなブロックパ
リティデータを生成する際に必要な更新前のデータブロ
ックとブロックパリティデータは、更新履歴情報として
ビフォアイメージバッファ（ＢＩＢ）に格納するために
読み出されるため、両者は兼用することができ、各々１
回のアクセスで済ませるように制御することが可能であ
る。

【００８８】メインメモリ１４のリードデータに誤りが
検出された場合は、メインメモリ１４の水平パリティに
よる誤り検出結果とブロックパリティデータとから誤り
を生じたビット位置が特定され、正しいデータの再構築
が行われる。そして、それがメインメモリ１４に書き戻
される。具体的には、エラー検出されたデータが属する
データブロックグループのすべての単位データブロック
がメインメモリ１４から読み出され、これらと対応する
ブロックパリティデータとから正しいブロックデータグ
ループの再生が行われる。

【００８９】この第３実施形態においては、ブロックパ
リティデータの生成、ビフォアイメージバッファ（ＢＩ
Ｂ）１７に対する更新履歴情報のリードライト制御は図
５で説明した第１実施形態と同様のハードウェアによっ
て実現される。すなわち、図５のシステムにおける冗長
コードメモリ１６をブロックパリティメモリ２２に置き
換えてその動作を説明すると、ブロックパリティメモリ
２２に対するブロックパリティデータの書き込みは、キ
ャッシュメモリからメインメモリ１４にデータをライト
バックするときに、そのライトバック処理と並行して、
コードメモリコントローラ１０６によって自動的に実行
される。また、ビフォアイメージバッファ（ＢＩＢ）１
７に対する更新履歴情報の書き込みも、キャッシュメモ
リにデータが書き込まれるとき、つまりキャッシュメモ
リからメインメモリ１４にデータがライトバックされる
前に、バストランザクション発行制御部１０３、バッフ
ァアクセスコントローラ１０４およびコードメモリコン
トローラ１０６によって自動的に実行される。

【００９０】また、第３実施形態における障害回復処理
についても、図８および図９で説明した第１実施形態と
同様の手順で行うことができる。すなわち、メインメモ
リ１４の内容を障害発生前のチェックポイントの状態に
復元する場合には、ブロックパリティデータを使用して
正しいデータを再構築した後、ビフォアイメージバッフ
ァ（ＢＩＢ）１７から更新履歴情報が逐次読み出され、
更新前データブロックグループおよびブロックパリティ
データをそれぞれメインメモリ１４およびブロックパリ
ティメモリ２２の該当する格納位置に書き戻す処理が行
われる。

【００９１】以上では、メインメモリのデータはパリテ
ィを持ち１ビット誤り検出ができる場合について説明し
たが、ＳＥＣ−ＤＥＤ符号を用いる場合も同様の構成が
可能である。この場合には、メインメモリのデータリー
ドの際に２ビット誤りが検出された時に上記と同様の方
法で正しいデータを再構築して障害回復が可能となる。

【００９２】なお、以上の説明ではどの実施形態におい
ても、ビフォアイメージバッファ（ＢＩＢ）１７に対し
て更新前データとそれに対応する誤り訂正のための冗長
コード（ＥＣＣ、垂直パリティ、ブロックパリティ）と
を同時に書き込む場合を説明したが、冗長コードについ
ては、それを格納するための冗長コードメモリ１６、垂
直パリティメモリ２１、またはブロックパリティメモリ
２２の更新時に行ってもよい。この場合、新たな冗長コ
ードの書き込みによって更新される冗長コードが冗長コ
ードメモリ１６、垂直パリティメモリ２１、またはブロ
ックパリティメモリ２２から読み出され、それがビフォ
アイメージバッファ（ＢＩＢ）１７に書き込まれる。

【００９３】

【発明の効果】以上説明したように、この発明によれ
ば、既存のパリティ付きメモリなどの資源をそのまま使
用した状態で誤り訂正機能を持つメモリサブシステムを
付加ハードによって構築できるようになり、メモリ故障
に対する信頼性の高いコンピュータシステムを実現でき
る。また、ログメモリを使用したチェックポイントリス
タート方式では回復できないようなメモリ故障が発生し
た際にも処理を継続できるようになり、メモリを２重化
することなく、少ないハードウェアで十分な耐故障性能
を実現できる。

【図面の簡単な説明】

【図１】この発明の第１の実施形態に係るコンピュータ
システムの構成を示すブロック図。

【図２】同第１実施形態のシステムにおける冗長コード
メモリに対する誤り訂正コードの書き込み動作を説明す
るための図。

【図３】同第１実施形態のシステムにおけるＢＩＢメモ
リに対する更新履歴情報の書き込み動作を説明するため
の図。

【図４】同第１実施形態のシステムにおけるメインメモ
リおよび冗長コードメモリの復元動作を説明するための
図。

【図５】同第１実施形態のシステムで採用される具体的
なハードウェア構成を示すブロック図。

【図６】図５のシステムにおいてキャッシュからメイン
メモリに対するライトバック処理で実行される一連の動
作を説明するタイミングチャート。

【図７】図５のシステムにおいてキャッシュ中のｓｈａ
ｒｅｄラインに対する書き込み処理で実行される一連の
動作を説明するタイミングチャート。

【図８】図５のシステムで実行される障害回復処理の第
１の手順を説明するフローチャート。

【図９】図５のシステムで実行される障害回復処理の第
２の手順を説明するフローチャート。

【図１０】この発明の第２の実施形態に係るコンピュー
タシステムの構成を示すブロック図。

【図１１】同第２実施形態のシステムにおける垂直パリ
ティデータの生成原理を説明するための図。

【図１２】この発明の第３の実施形態に係るコンピュー
タシステムの構成を示すブロック図。

【符号の説明】

１０…プロセッサバス、１１−１〜１１−ｎ…ＣＰＵ、
１２−１〜１２−ｎ…キャッシュメモリ、１３…メイン
メモリコントローラ、１４…メインメモリ、１５…ＢＩ
Ｂ／ＣＭコントローラ、１６…冗長コードメモリ（Ｃ
Ｍ）、１７…ビフォアイメージバッファ（ＢＩＢ）、２
１…垂直パリティメモリ、２２…ブロックパリティメモ
リ、１０１…バスインターフェース制御部、１０２…バ
ストランザクション応答制御部、１０３…バストランザ
クション発行制御部、１０４…バッファアクセスコント
ローラ、１０５…状態保存制御部、１０６…コードメモ
リコントローラ。

Claims (24)

【特許請求の範囲】
1. 【請求項１】 １以上のＣＰＵと、このＣＰＵとバスを
   介して接続され、誤り検出機能を有するメインメモリと
   を有するコンピュータシステムにおいて、 前記メインメモリに対するリードライトアクセスの単位
   となる番地それぞれに対応して設けられた複数の記憶領
   域を有し、各記憶領域内にその記憶領域に対応する番地
   に格納されているデータの一部に生じた誤りを訂正可能
   な冗長符号を保持する冗長コードメモリと、 前記バスおよび前記冗長コードメモリに接続され、前記
   冗長コードメモリを制御する制御装置とを具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視
   し、前記ＣＰＵによる前記メインメモリに対するデータ
   書き込みが実行されるとき、前記バス上のデータの値か
   らそのデータに対応する前記冗長コードを生成し、その
   冗長コードを前記単位データの書き込み番地に対応する
   前記冗長コードメモリの記憶領域に格納することを特徴
   とするコンピュータシステム。
2. 【請求項２】 前記メインメモリのデータに誤りが検出
   されたとき、そのデータと、これに対応する前記冗長コ
   ードメモリの冗長コードとから正しいデータを再構成す
   る誤り訂正手段をさらに具備することを特徴とする請求
   項１記載のコンピュータシステム。
3. 【請求項３】 前記制御手段に接続され、前記メインメ
   モリの更新履歴情報を格納するログメモリをさらに具備
   し、 前記制御手段は、 前記ＣＰＵによる前記メインメモリに対するデータ書き
   込みが実行される前に、データ書き込みが実行される番
   地に対応する前記メインメモリの更新前データおよびそ
   の更新前データに対応する冗長コードを前記メインメモ
   リおよび前記冗長コードメモリからそれぞれ読み出し、
   それら更新前データおよび冗長コードを前記更新履歴情
   報として前記ログメモリに格納することを特徴とする請
   求項１記載のコンピュータシステム。
4. 【請求項４】 前記メインメモリの内容を障害発生前の
   状態に復元することが必要な障害が発生したとき、前記
   ログメモリに格納されている各更新履歴情報を構成する
   更新前データおよび冗長コードを前記メインメモリおよ
   び前記冗長コードメモリにそれぞれ書き戻して、前記メ
   インメモリを障害発生前の状態に復元すると共に、前記
   冗長コードメモリの内容を前記復元されたメインメモリ
   の内容に対応する状態に戻す手段をさらに具備すること
   を特徴とする請求項３記載のコンピュータシステム。
5. 【請求項５】 前記メインメモリの内容を障害発生前の
   状態に復元することが必要な障害が発生したとき、誤り
   が検出されたメインメモリのデータと、これに対応する
   前記冗長コードメモリの冗長コードとから正しいデータ
   を再構成して前記メインメモリを修復した後、前記ログ
   メモリに格納されている各更新履歴情報を構成する更新
   前データおよび冗長コードを前記メインメモリおよび前
   記冗長コードメモリにそれぞれ書き戻して、前記メイン
   メモリを障害発生前の状態に復元すると共に、前記冗長
   コードメモリの内容を前記復元されたメインメモリの内
   容に対応する状態に戻す手段をさらに具備することを特
   徴とする請求項３記載のコンピュータシステム。
6. 【請求項６】 キャッシュメモリと、 前記制御手段に接続され、前記メインメモリの更新履歴
   情報を格納するログメモリとをさらに具備し、 前記制御手段は、 前記ＣＰＵによる前記キャッシュメモリに対するデータ
   書き込みが実行されたとき、そのデータ書き込みが実行
   された番地に対応する前記メインメモリの更新前データ
   と、それに対応する冗長コードを前記メインメモリおよ
   び前記冗長コードメモリからそれぞれ読み出し、それら
   更新前データおよび冗長コードを前記更新履歴情報とし
   て前記ログメモリに格納することを特徴とする請求項１
   記載のコンピュータシステム。
7. 【請求項７】 １以上のＣＰＵと、このＣＰＵとバスを
   介して接続され、誤り検出機能を有するメインメモリ
   と、このメインメモリの更新履歴情報を格納するログメ
   モリとを有するコンピュータシステムであって、チェッ
   クポイント毎に障害回復に必要な情報を前記メインメモ
   リに格納し、障害発生時に前記ログメモリに格納されて
   いる更新履歴情報を使用して前記メインメモリの内容を
   前記障害発生前のチェックポイントの時点に復元するコ
   ンピュータシステムにおいて、 前記メインメモリに対するリードライトアクセスの単位
   となる番地それぞれに対応して設けられた複数の記憶領
   域を有し、各記憶領域内にその記憶領域に対応する前記
   メインメモリの番地に格納されているデータの一部に生
   じた誤りを訂正するための冗長符号を保持する冗長コー
   ドメモリと、 前記バス、前記冗長コードメモリおよび前記ログメモリ
   に接続され、前記冗長コードメモリおよび前記ログメモ
   リを制御する制御装置とを具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視す
   るバス監視手段と、 このバス監視手段によって前記ＣＰＵによる前記メイン
   メモリに対するデータ書き込みが実行されることが検出
   されたとき、前記ＣＰＵによる前記メインメモリに対す
   るデータ書き込みが実行される前に、データ書き込みが
   実行される番地に対応する前記メインメモリの更新前デ
   ータおよびその更新前データに対応する冗長コードを前
   記メインメモリおよび前記冗長コードメモリからそれぞ
   れ読み出し、それら更新前データおよび冗長コードを前
   記更新履歴情報として前記ログメモリに格納する手段
   と、 前記ＣＰＵによる前記メインメモリに対するデータ書き
   込みのためのデータが前記バス上に出力されたとき、そ
   のデータの値からそのデータに対応する前記冗長コード
   を生成し、その冗長コードを前記データが書き込まれる
   前記メインメモリの番地に対応する前記冗長コードメモ
   リの記憶領域に格納する手段とを具備しすることを特徴
   とするコンピュータシステム。
8. 【請求項８】 １以上のＣＰＵと、このＣＰＵとバスを
   介して接続され、リードライトアクセスの単位となるデ
   ータ列毎に誤り検出機能を有するメインメモリとを有す
   るコンピュータシステムにおいて、 前記メインメモリの連続アクセスされる複数のデータ列
   から構成される単位データブロックそれぞれに対応して
   設けられた複数の記憶領域を有し、各記憶領域内に、そ
   の記憶領域に対応する単位データブロックに属する複数
   のデータ列それぞれの同一ビット位置についての垂直パ
   リティデータを保持する垂直パリティメモリと、 前記バスおよび前記垂直パリティメモリに接続され、前
   記垂直パリティメモリを制御する制御装置とを具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視
   し、前記ＣＰＵによる前記メインメモリに対する単位デ
   ータブロックの書き込みが実行されるとき、前記バス上
   の単位データブロックの値からその単位データブロック
   に対応する前記垂直パリティデータを生成し、その垂直
   パリティデータを前記データブロックに対応する前記冗
   長コードメモリの記憶領域に格納することを特徴とする
   コンピュータシステム。
9. 【請求項９】 前記メインメモリのデータに誤りが検出
   されたとき、そのデータが属する単位データブロック
   と、その単位データブロックに対応する前記垂直パリテ
   ィメモリの垂直パリティデータとから正しいデータを再
   構成する誤り訂正手段をさらに具備することを特徴とす
   る請求項８記載のコンピュータシステム。
10. 【請求項１０】 前記制御手段に接続され、前記メイン
    メモリの更新履歴情報を格納するログメモリをさらに具
    備し、 前記制御手段は、 前記ＣＰＵによる前記メインメモリに対する単位データ
    ブロックの書き込みが実行される前に、前記メインメモ
    リの更新前データブロックおよびその更新前データブロ
    ックに対応する垂直パリティデータを前記メインメモリ
    および前記垂直パリティメモリからそれぞれ読み出し、
    それら更新前データブロックおよび垂直パリティデータ
    を前記更新履歴情報として前記ログメモリに格納するこ
    とを特徴とする請求項８記載のコンピュータシステム。
11. 【請求項１１】 前記メインメモリの内容を障害発生前
    の状態に復元することが必要な障害が発生したとき、前
    記ログメモリに格納されている各更新履歴情報を構成す
    る更新前データブロックおよび垂直パリティデータを前
    記メインメモリおよび前記垂直パリティメモリにそれぞ
    れ書き戻して、前記メインメモリを障害発生前の状態に
    復元すると共に、前記垂直パリティメモリの内容を前記
    復元されたメインメモリの内容に対応する状態に戻す手
    段をさらに具備することを特徴とする請求項１０記載の
    コンピュータシステム。
12. 【請求項１２】 前記メインメモリの内容を障害発生前
    の状態に復元することが必要な障害が発生したとき、誤
    りが発生したデータが属する単位データブロックと、そ
    の単位データブロックに対応する前記垂直パリティメモ
    リの垂直パリティデータとから正しいデータを再構成し
    て前記メインメモリを修復した後、前記ログメモリに格
    納されている各更新履歴情報を構成する更新前データブ
    ロックおよび垂直パリティデータを前記メインメモリお
    よび前記垂直パリティメモリにそれぞれ書き戻して、前
    記メインメモリを障害発生前の状態に復元すると共に、
    前記垂直パリティメモリの内容を前記復元されたメイン
    メモリの内容に対応する状態に戻す手段をさらに具備す
    ることを特徴とする請求項１０記載のコンピュータシス
    テム。
13. 【請求項１３】 キャッシュメモリと、 前記制御手段に接続され、前記メインメモリの更新履歴
    情報を格納するログメモリとをさらに具備し、 前記制御手段は、 前記ＣＰＵによる前記キャッシュメモリへのデータ書き
    込みが実行されたとき、そのデータ書き込みされたデー
    タが属する前記メインメモリの更新前データブロック
    と、それに対応する垂直パリティデータとを前記メイン
    メモリおよび前記垂直パリティメモリからそれぞれ読み
    出し、それら更新前データブロックおよび垂直パリティ
    データを前記更新履歴情報として前記ログメモリに格納
    することを特徴とする請求項８記載のコンピュータシス
    テム。
14. 【請求項１４】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、誤り検出機能を有するメインメモリ
    と、このメインメモリの更新履歴情報を格納するログメ
    モリとを有するコンピュータシステムであって、チェッ
    クポイント毎に障害回復に必要な情報を前記メインメモ
    リに格納し、障害発生時に前記ログメモリに格納されて
    いる更新履歴情報を使用して前記メインメモリの内容を
    前記障害発生前のチェックポイントの時点に復元するコ
    ンピュータシステムにおいて、 前記メインメモリの連続アクセスされる複数のデータ列
    から構成される単位データブロックそれぞれに対応して
    設けられた複数の記憶領域を有し、各記憶領域内に、そ
    の記憶領域に対応する単位データブロックに属する複数
    のデータ列それぞれの同一ビット位置についての垂直パ
    リティデータを保持する垂直パリティメモリと、 前記バス、前記垂直パリティメモリおよび前記ログメモ
    リに接続され、前記垂直パリティメモリおよび前記ログ
    メモリを制御する制御装置とを具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視す
    るバス監視手段と、 このバス監視手段によって前記ＣＰＵによる前記メイン
    メモリへの単位データブロックの書き込みが実行される
    ことが検出されたとき、前記ＣＰＵによる前記メインメ
    モリに対する単位データブロックの書き込みが実行され
    る前に、その単位データブロックに対応する前記メイン
    メモリの更新前データブロックと、それに対応する垂直
    パリティデータを前記メインメモリおよび前記垂直パリ
    ティメモリからそれぞれ読み出し、それら更新前データ
    ブロックおよび垂直パリティデータを前記更新履歴情報
    として前記ログメモリに格納する手段と、 前記ＣＰＵによる前記メインメモリへの単位データブロ
    ックの書き込みのための複数のデータ列が前記バス上に
    出力されたとき、それらデータ列の値からそれに対応す
    る前記垂直パリティデータを生成し、その垂直パリティ
    データを前記単位データブロックに対応する前記垂直パ
    リティメモリの記憶領域に格納する手段とを具備するこ
    とを特徴とするコンピュータシステム。
15. 【請求項１５】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、リードライトアクセスの単位となる
    データ列毎に誤り検出機能を有するメインメモリとを有
    するコンピュータシステムにおいて、 前記メインメモリ上の複数のデータ列を各々が有する複
    数の単位データブロックを１組とする複数のデータブロ
    ックグループそれぞれに対応して設けられた複数の記憶
    領域を有し、各記憶領域内に、その記憶領域に対応する
    データブロックグループに属する複数の単位データブロ
    ックそれぞれの同一ビット位置についての垂直パリティ
    データから構成されるブロックパリティデータを保持す
    るブロックパリティメモリと、 前記バスおよび前記ブロックパリティメモリに接続さ
    れ、前記ブロックパリティメモリを制御する制御装置と
    を具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視
    し、前記ＣＰＵによる前記メインメモリのデータブロッ
    クに対する書き込みが実行されるとき、前記バス上の書
    き込みデータと、前記メインメモリ上の更新前データブ
    ロックの値と、それに対応するブロックパリティデータ
    とから新たなブロックパリティデータを生成し、そのブ
    ロックパリティデータを前記データブロックグループに
    対応する前記ブロックパリティメモリの記憶領域に格納
    することを特徴とするコンピュータシステム。
16. 【請求項１６】 前記メインメモリのデータに誤りが検
    出されたとき、そのデータが属するデータブロックグル
    ープと、これに対応する前記ブロックパリティメモリの
    ブロックパリティデータとから正しいデータブロックグ
    ループを再構成する誤り訂正手段をさらに具備すること
    を特徴とする請求項１５記載のコンピュータシステム。
17. 【請求項１７】 前記制御手段に接続され、前記メイン
    メモリの更新履歴情報を格納するログメモリをさらに具
    備し、 前記制御手段は、 前記ＣＰＵによる前記メインメモリのデータブロックの
    書き換えが実行される前に、前記メインメモリの更新前
    データブロックおよびそのデータブロックの属するデー
    タブロックグループに対応するブロックパリティデータ
    を前記メインメモリおよび前記ブロックパリティメモリ
    からそれぞれ読み出し、それら更新前データブロックお
    よびブロックパリティデータを前記更新履歴情報として
    前記ログメモリに格納することを特徴とする請求項１５
    記載のコンピュータシステム。
18. 【請求項１８】 前記メインメモリの内容を障害発生前
    の状態に復元することが必要な障害が発生したとき、前
    記ログメモリに格納されている各更新履歴情報を構成す
    る更新前データブロックおよびブロックパリティデータ
    を前記メインメモリおよび前記ブロックパリティメモリ
    にそれぞれ書き戻して、前記メインメモリを障害発生前
    の状態に復元すると共に、前記ブロックパリティメモリ
    の内容を前記復元されたメインメモリの内容に対応する
    状態に戻す手段をさらに具備することを特徴とする請求
    項１７記載のコンピュータシステム。
19. 【請求項１９】 前記メインメモリの内容を障害発生前
    の状態に復元することが必要な障害が発生したとき、誤
    りが検出されたメインメモリのデータブロックグループ
    と、これに対応する前記ブロックパリティメモリのブロ
    ックパリティデータとから正しいデータブロックグルー
    プを再構成して前記メインメモリを修復した後、前記ロ
    グメモリに格納されている各更新履歴情報を構成する更
    新前データブロックおよびブロックパリティデータを前
    記メインメモリおよび前記ブロックパリティメモリにそ
    れぞれ書き戻して、前記メインメモリを障害発生前の状
    態に復元すると共に、前記ブロックパリティメモリの内
    容を前記復元されたメインメモリの内容に対応する状態
    に戻す手段をさらに具備することを特徴とする請求項１
    ７記載のコンピュータシステム。
20. 【請求項２０】 キャッシュメモリと、 前記制御手段に接続され、前記メインメモリの更新履歴
    情報を格納するログメモリとをさらに具備し、 前記制御手段は、 前記ＣＰＵによる前記キャッシュメモリへのデータ書き
    込みが実行されたとき、そのデータ書き込みされたデー
    タが属する前記メインメモリの更新前データブロック
    と、それに対応するブロックパリティデータとを前記メ
    インメモリおよび前記ブロックパリティメモリからそれ
    ぞれ読み出し、それら更新前データブロックグループお
    よびブロックパリティデータを前記更新履歴情報として
    前記ログメモリに格納することを特徴とする請求項１５
    記載のコンピュータシステム。
21. 【請求項２１】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、誤り検出機能を有するメインメモリ
    と、このメインメモリの更新履歴情報を格納するログメ
    モリとを有するコンピュータシステムであって、チェッ
    クポイント毎に障害回復に必要な情報を前記メインメモ
    リに格納し、障害発生時に前記ログメモリに格納されて
    いる更新履歴情報を使用して前記メインメモリの内容を
    前記障害発生前のチェックポイントの時点に復元するコ
    ンピュータシステムにおいて、 前記メインメモリ上の複数のデータ列を各々が有する複
    数の単位データブロックを１組とする複数のデータブロ
    ックグループそれぞれに対応して設けられた複数の記憶
    領域を有し、各記憶領域内に、その記憶領域に対応する
    データブロックグループに属する複数の単位データブロ
    ックそれぞれの同一ビット位置についての垂直パリティ
    データから構成されるブロックパリティデータを保持す
    るブロックパリティメモリと、 前記バス、前記ブロックパリティメモリおよび前記ログ
    メモリに接続され、前記ブロックパリティメモリおよび
    前記ログメモリを制御する制御装置とを具備し、 この制御装置は、 前記バス上に発行されるバストランザクションを監視す
    るバス監視手段と、 このバス監視手段によって前記ＣＰＵによる前記メイン
    メモリのデータブロックの書き換えが実行されることが
    検出されたとき、前記データブロックの書き換えが実行
    される前に、そのデータブロックに対応する前記メイン
    メモリの更新前データブロックと、それに対応するブロ
    ックパリティデータを前記メインメモリおよび前記ブロ
    ックパリティメモリからそれぞれ読み出し、それら更新
    前データブロックおよびブロックパリティデータを前記
    更新履歴情報として前記ログメモリに格納する手段と、 前記ＣＰＵによる前記メインメモリのデータブロックの
    書き換えのためのデータが前記バス上に出力されたと
    き、そのデータと、更新前データブロックと、それに対
    応するブロックパリティデータとから新たなブロックパ
    リティデータを生成し、そのブロックパリティデータを
    前記データブロックグループに対応する前記ブロックパ
    リティメモリの記憶領域に格納する手段とを具備するこ
    とを特徴とするコンピュータシステム。
22. 【請求項２２】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、誤り検出機能を有するメインメモリ
    と、このメインメモリに対するリードライトアクセスの
    単位となる番地それぞれに対応して設けられた複数の記
    憶領域を有し、各記憶領域内にその記憶領域に対応する
    前記メインメモリの番地に格納されているデータの一部
    に生じた誤りを訂正するための冗長符号を保持する冗長
    コードメモリと、前記メインメモリの更新履歴情報を格
    納するログメモリとを有するコンピュータシステムであ
    って、チェックポイント毎に障害回復に必要な情報を前
    記メインメモリに格納し、障害発生時に前記ログメモリ
    に格納されている更新履歴情報を使用して前記メインメ
    モリの内容を前記障害発生前のチェックポイントの時点
    に復元するコンピュータシステムにおける障害回復方法
    であって、 前記ＣＰＵによる前記メインメモリに対するデータ書き
    込みが実行される前に、データ書き込みが実行される番
    地に対応する前記メインメモリの更新前データおよびそ
    の更新前データに対応する冗長コードを前記メインメモ
    リおよび前記冗長コードメモリからそれぞれ読み出し、
    それら更新前データおよび冗長コードを前記更新履歴情
    報として前記ログメモリに格納し、 前記メインメモリの内容を障害発生前の状態に復元する
    ことが必要な障害が発生したとき、誤りが検出されたメ
    インメモリのデータと、これに対応する前記冗長コード
    メモリの冗長コードとから正しいデータを再構成して前
    記メインメモリを修復し、 前記メインメモリの修復後、前記ログメモリに格納され
    ている各更新履歴情報を構成する更新前データおよび冗
    長コードを前記メインメモリおよび前記冗長コードメモ
    リにそれぞれ書き戻して、前記メインメモリを障害発生
    前の状態に復元すると共に、前記冗長コードメモリの内
    容を前記復元されたメインメモリの内容に対応する状態
    に戻すことを特徴とする障害回復方法。
23. 【請求項２３】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、誤り検出機能を有するメインメモリ
    と、このメインメモリの連続アクセスされる複数のデー
    タ列から構成される単位データブロックそれぞれに対応
    して設けられた複数の記憶領域を有し、各記憶領域内
    に、その記憶領域に対応する単位データブロックに属す
    る複数のデータ列それぞれの同一ビット位置についての
    垂直パリティデータを保持する垂直パリティメモリと、
    前記メインメモリの更新履歴情報を格納するログメモリ
    とを有するコンピュータシステムであって、チェックポ
    イント毎に障害回復に必要な情報を前記メインメモリに
    格納し、障害発生時に前記ログメモリに格納されている
    更新履歴情報を使用して前記メインメモリの内容を前記
    障害発生前のチェックポイントの時点に復元するコンピ
    ュータシステムにおける障害回復方法であって、 前記ＣＰＵによる前記メインメモリへの単位データブロ
    ックの書き込みが実行される前に、その単位データブロ
    ックに対応する前記メインメモリの更新前データブロッ
    クと、それに対応する垂直パリティデータを前記メイン
    メモリおよび前記垂直パリティメモリからそれぞれ読み
    出し、それら更新前データブロックおよび垂直パリティ
    データを前記更新履歴情報として前記ログメモリに格納
    し、 前記メインメモリの内容を障害発生前の状態に復元する
    ことが必要な障害が発生したとき、誤りが検出されたメ
    インメモリの単位データブロックと、これに対応する前
    記垂直パリティメモリの垂直パリティデータとから正し
    い単位データブロックを再構成して前記メインメモリを
    修復し、 前記メインメモリの修復後、前記ログメモリに格納され
    ている各更新履歴情報を構成する更新前データブロック
    および垂直パリティデータを前記メインメモリおよび前
    記垂直パリティメモリにそれぞれ書き戻して、前記メイ
    ンメモリを障害発生前の状態に復元すると共に、前記垂
    直パリティメモリの内容を前記復元されたメインメモリ
    の内容に対応する状態に戻すことを特徴とする障害回復
    方法。
24. 【請求項２４】 １以上のＣＰＵと、このＣＰＵとバス
    を介して接続され、誤り検出機能を有するメインメモリ
    と、このメインメモリ上の複数のデータ列を各々が有す
    る複数の単位データブロックを１組とする複数のデータ
    ブロックグループそれぞれに対応して設けられた複数の
    記憶領域を有し、各記憶領域内に、その記憶領域に対応
    するデータブロックグループに属する複数の単位データ
    ブロックそれぞれの同一ビット位置についての垂直パリ
    ティデータから構成されるブロックパリティデータを保
    持するブロックパリティメモリと、前記メインメモリの
    更新履歴情報を格納するログメモリとを有するコンピュ
    ータシステムであって、チェックポイント毎に障害回復
    に必要な情報を前記メインメモリに格納し、障害発生時
    に前記ログメモリに格納されている更新履歴情報を使用
    して前記メインメモリの内容を前記障害発生前のチェッ
    クポイントの時点に復元するコンピュータシステムにお
    ける障害回復方法であって、 前記ＣＰＵによる前記メインメモリのデータブロックの
    書き換えが実行される前に、そのデータブロックに対応
    する前記メインメモリの更新前データブロックと、それ
    に対応するブロックパリティデータを前記メインメモリ
    および前記ブロックパリティメモリからそれぞれ読み出
    し、それら更新前データブロックおよびブロックパリテ
    ィデータを前記更新履歴情報として前記ログメモリに格
    納し、 前記メインメモリの内容を障害発生前の状態に復元する
    ことが必要な障害が発生したとき、誤りが検出されたメ
    インメモリのデータブロックグループと、これに対応す
    る前記ブロックパリティメモリのブロックパリティデー
    タとから正しいデータブロックグループを再構成して前
    記メインメモリを修復し、 前記メインメモリの修復後、前記ログメモリに格納され
    ている各更新履歴情報を構成する更新前データブロック
    およびブロックパリティデータを前記メインメモリおよ
    び前記ブロックパリティメモリにそれぞれ書き戻して、
    前記メインメモリを障害発生前の状態に復元すると共
    に、前記ブロックパリティメモリの内容を前記復元され
    たメインメモリの内容に対応する状態に戻すことを特徴
    とする障害回復方法。