JP2001249911A - データ転送方法及びデータ処理システム - Google Patents
データ転送方法及びデータ処理システムInfo
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- Memory System Of A Hierarchy Structure (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】
【課題】エラーを許容するための機構を備えたディレク
トリベースのマルチプロセッサ・コンピュータ・システ
ムを得る。 【解決手段】エラーがないかデータを検査し、エラーが
検出されるならば、そのデータの別の有効コピーがシス
テム中にあるかどうかを判定する能力を提供する。デー
タの別の有効コピーが利用可能であるならば、割り込み
を生成することなく、データを、そのデータを要求した
プロセッサ／メモリ制御装置に提供する。
トリベースのマルチプロセッサ・コンピュータ・システ
ムを得る。 【解決手段】エラーがないかデータを検査し、エラーが
検出されるならば、そのデータの別の有効コピーがシス
テム中にあるかどうかを判定する能力を提供する。デー
タの別の有効コピーが利用可能であるならば、割り込み
を生成することなく、データを、そのデータを要求した
プロセッサ／メモリ制御装置に提供する。
Description
【０００１】
【発明の属する技術分野】本発明は一般に、コンピュー
タ・システムの分野に関する。
タ・システムの分野に関する。
【０００２】
【従来の技術】多重処理コンピュータ・システムは一般
に、コンピューティング・タスクを実行するために用い
ることができる２個以上のプロセッサを含む。ある特定
のコンピューティング・タスクを一つのプロセッサに実
行させ、その間、他のプロセッサが無関係な処理タスク
を実行することができる。あるいはまた、特定のタスク
の構成部を多数のプロセッサの間で分散させて、コンピ
ューティング・タスクを実行するのに要する時間を減ら
すこともできる。概して、プロセッサとは、１個以上の
オペランドに対して演算を実行して結果を出すように構
成された装置である。演算は、プロセッサによって実行
される命令に応答して実行される。
に、コンピューティング・タスクを実行するために用い
ることができる２個以上のプロセッサを含む。ある特定
のコンピューティング・タスクを一つのプロセッサに実
行させ、その間、他のプロセッサが無関係な処理タスク
を実行することができる。あるいはまた、特定のタスク
の構成部を多数のプロセッサの間で分散させて、コンピ
ューティング・タスクを実行するのに要する時間を減ら
すこともできる。概して、プロセッサとは、１個以上の
オペランドに対して演算を実行して結果を出すように構
成された装置である。演算は、プロセッサによって実行
される命令に応答して実行される。
【０００３】単一アドレスベースおよびコヒーレント・
キャッシュを有するマルチプロセッサ・コンピュータ・
システムは、汎用性で強力なコンピューティング環境を
提供する。単一アドレスベースとコヒーレント・キャッ
シュとがいっしょになって、データ分割および動的ロー
ド平衡化の問題を緩和する。単一アドレスベースおよび
コヒーレント・キャッシュはまた、コンパイラ、標準オ
ペレーティング・システムおよび多重プログラミングを
並列化するためのよりよいサポートを提供し、それによ
り、より汎用性で効果的な機械の利用を可能にする。
キャッシュを有するマルチプロセッサ・コンピュータ・
システムは、汎用性で強力なコンピューティング環境を
提供する。単一アドレスベースとコヒーレント・キャッ
シュとがいっしょになって、データ分割および動的ロー
ド平衡化の問題を緩和する。単一アドレスベースおよび
コヒーレント・キャッシュはまた、コンパイラ、標準オ
ペレーティング・システムおよび多重プログラミングを
並列化するためのよりよいサポートを提供し、それによ
り、より汎用性で効果的な機械の利用を可能にする。
【０００４】多重処理コンピュータ・システムのための
一つの構造は、分散メモリ・アーキテクチャである。分
散メモリ・アーキテクチャは通常、それぞれが１個以上
のプロセッサおよびメモリを有する多数のノードを含
む。ノードは、ノード間の通信を可能にするネットワー
クに結合されている。全体としてとらえると、全ノード
の合わせたメモリが、各ノードがアクセスすることがで
きる「共用メモリ」を形成している。通常、ディレクト
リを使用して、どのノードが特定のアドレスに対応する
データのコピーを有するかを識別する。データのコヒー
レンシーは、ディレクトリを審査してデータの状態を判
定することによって維持される。
一つの構造は、分散メモリ・アーキテクチャである。分
散メモリ・アーキテクチャは通常、それぞれが１個以上
のプロセッサおよびメモリを有する多数のノードを含
む。ノードは、ノード間の通信を可能にするネットワー
クに結合されている。全体としてとらえると、全ノード
の合わせたメモリが、各ノードがアクセスすることがで
きる「共用メモリ」を形成している。通常、ディレクト
リを使用して、どのノードが特定のアドレスに対応する
データのコピーを有するかを識別する。データのコヒー
レンシーは、ディレクトリを審査してデータの状態を判
定することによって維持される。
【０００５】出現した代表的なディレクトリベースのキ
ャッシュ・コヒーレンシー・アーキテクチャは、たとえ
ば、ＣＣ−ＮＵＭＡ（キャッシュ・コヒーレント不均一
メモリ・アクセス）およびＣＯＭＡ（キャッシュ専用メ
モリ・アーキテクチャ）を含む。ＣＣ−ＮＵＭＡおよび
ＣＯＭＡの両アーキテクチャは、分散メモリ、スケーラ
ブル相互接続ネットワークおよびディレクトリベースの
キャッシュ・コヒーレンスを有している。分散メモリお
よびスケーラブル相互接続ネットワークは、必要なスケ
ーラブル・メモリ帯域幅を提供し、ディレクトリベース
の方式は、キャッシュ・コヒーレンスを提供する。ＣＣ
−ＮＵＭＡアーキテクチャとは対照的に、ＣＯＭＡアー
キテクチャは、ノードごとのメイン・メモリを、アトラ
クション・メモリ（ＡＭ）とも呼ばれる大きな二次また
は三次キャッシュに変換する。変換は、メイン・メモリ
中のデータのキャッシュライン・サイズ区分にタグを付
加することによって実施される。その結果、システム中
のデータ項目の場所がデータ項目の物理アドレスと切り
離され、そのデータ項目は、メモリ参照パターンに依存
して、メイン・メモリ中で自動的に移送または複製され
る。
ャッシュ・コヒーレンシー・アーキテクチャは、たとえ
ば、ＣＣ−ＮＵＭＡ（キャッシュ・コヒーレント不均一
メモリ・アクセス）およびＣＯＭＡ（キャッシュ専用メ
モリ・アーキテクチャ）を含む。ＣＣ−ＮＵＭＡおよび
ＣＯＭＡの両アーキテクチャは、分散メモリ、スケーラ
ブル相互接続ネットワークおよびディレクトリベースの
キャッシュ・コヒーレンスを有している。分散メモリお
よびスケーラブル相互接続ネットワークは、必要なスケ
ーラブル・メモリ帯域幅を提供し、ディレクトリベース
の方式は、キャッシュ・コヒーレンスを提供する。ＣＣ
−ＮＵＭＡアーキテクチャとは対照的に、ＣＯＭＡアー
キテクチャは、ノードごとのメイン・メモリを、アトラ
クション・メモリ（ＡＭ）とも呼ばれる大きな二次また
は三次キャッシュに変換する。変換は、メイン・メモリ
中のデータのキャッシュライン・サイズ区分にタグを付
加することによって実施される。その結果、システム中
のデータ項目の場所がデータ項目の物理アドレスと切り
離され、そのデータ項目は、メモリ参照パターンに依存
して、メイン・メモリ中で自動的に移送または複製され
る。
【０００６】残念ながら、ＣＯＭＡおよびＮＵＭＡアー
キテクチャでは、データが破損し、メモリのエラーを生
じさせるおそれがある。そのようなエラーは、電子的記
憶装置としてのメモリが、元々記憶されていたものとは
異なる情報を戻すことがあるために生じる。一般に、メ
モリ・システム中では通常、２種類のエラー―反復性
（ハード）エラーおよび一過性（ソフト）エラー―が生
じる。ハード・エラーは、ハードウェア障害の結果であ
ることが多く、一貫性かつ反復性であるため、診断し、
訂正することは比較的やさしい。ソフト・エラーは、ビ
ットが一度は誤った値を読み出すが、その後は正しく機
能するときに生じる。
キテクチャでは、データが破損し、メモリのエラーを生
じさせるおそれがある。そのようなエラーは、電子的記
憶装置としてのメモリが、元々記憶されていたものとは
異なる情報を戻すことがあるために生じる。一般に、メ
モリ・システム中では通常、２種類のエラー―反復性
（ハード）エラーおよび一過性（ソフト）エラー―が生
じる。ハード・エラーは、ハードウェア障害の結果であ
ることが多く、一貫性かつ反復性であるため、診断し、
訂正することは比較的やさしい。ソフト・エラーは、ビ
ットが一度は誤った値を読み出すが、その後は正しく機
能するときに生じる。
【０００７】メモリ・エラーからの唯一の保護は、メモ
リ・エラー検出または訂正プロトコルを使用することで
ある。一部のプロトコルは、８ビットのデータ・バイト
の１ビットでしかエラーを検出することができないが、
他のものは、２個以上のビットでエラーを自動的に検出
することができる。他のプロトコルは、単一および／ま
たは多ビット・メモリ障害を検出し、訂正することがで
きる。
リ・エラー検出または訂正プロトコルを使用することで
ある。一部のプロトコルは、８ビットのデータ・バイト
の１ビットでしかエラーを検出することができないが、
他のものは、２個以上のビットでエラーを自動的に検出
することができる。他のプロトコルは、単一および／ま
たは多ビット・メモリ障害を検出し、訂正することがで
きる。
【０００８】一般的なエラー検出／訂正機構は、パリテ
ィ、エラー訂正符号（ＥＣＣ）などを含む。パリティお
よびエラー訂正符号（ＥＣＣ）を使用して、中央処理装
置（ＣＰＵ）と、メモリ、プログラム入出力（ＰＩＯ）
装置などとの間で転送されるデータの信頼性を立証する
ことは当該技術で周知である。さらには、ＥＣＣは、メ
モリ中の特定のデータ・エラーから回復するために使用
される。
ィ、エラー訂正符号（ＥＣＣ）などを含む。パリティお
よびエラー訂正符号（ＥＣＣ）を使用して、中央処理装
置（ＣＰＵ）と、メモリ、プログラム入出力（ＰＩＯ）
装置などとの間で転送されるデータの信頼性を立証する
ことは当該技術で周知である。さらには、ＥＣＣは、メ
モリ中の特定のデータ・エラーから回復するために使用
される。
【０００９】パリティ検査が使用可能になると、バイト
がメモリに書き込まれるたび、パリティ生成／検査機構
と呼ばれる論理回路がそのバイトを審査し、データ・バ
イトが偶数個の１を有するのか、奇数個の１を有するの
かを判定する。偶数個の１を有するならば、９番目の
（パリティ）ビットが１にセットされ、そうでなけれ
ば、０にセットされる。このように、元の８個のデータ
・ビット中で何個のビットが１にセットされていよう
と、９個のビットがいっしょになって奇数個の１を構成
する。この機構は奇数パリティと呼ばれている。データ
がメモリから読み出されるとき、パリティ回路はエラー
検査機構として働く。この機構は、９ビットすべてを読
み出し、奇数個の１があるのか、偶数個の１があるのか
を再び判定する。偶数個の１があるならば、おそらくは
ビットの１個にエラーがある。パリティ・エラーが検出
されると、パリティ回路は割り込みを生成し、この割り
込みが、プロセッサに停止を命令して、誤ったメモリが
実行中または実行可能なプロセスを崩壊させないように
する。
がメモリに書き込まれるたび、パリティ生成／検査機構
と呼ばれる論理回路がそのバイトを審査し、データ・バ
イトが偶数個の１を有するのか、奇数個の１を有するの
かを判定する。偶数個の１を有するならば、９番目の
（パリティ）ビットが１にセットされ、そうでなけれ
ば、０にセットされる。このように、元の８個のデータ
・ビット中で何個のビットが１にセットされていよう
と、９個のビットがいっしょになって奇数個の１を構成
する。この機構は奇数パリティと呼ばれている。データ
がメモリから読み出されるとき、パリティ回路はエラー
検査機構として働く。この機構は、９ビットすべてを読
み出し、奇数個の１があるのか、偶数個の１があるのか
を再び判定する。偶数個の１があるならば、おそらくは
ビットの１個にエラーがある。パリティ・エラーが検出
されると、パリティ回路は割り込みを生成し、この割り
込みが、プロセッサに停止を命令して、誤ったメモリが
実行中または実行可能なプロセスを崩壊させないように
する。
【００１０】パリティ検査は、単ビットのエラー検出を
提供するが、メモリ・エラーを訂正しない。さらには、
パリティ検査は、エラーの存在を判定するだけで、エラ
ーを訂正することはない。ＥＣＣは、単ビットおよび多
ビットの両エラーを検出するだけでなく、単ビットまた
は多ビットのエラーを訂正することもできる。ＥＣＣ
は、特殊なアルゴリズムを使用して、情報を、保護され
たデータにおける単ビットまたは多ビットのエラーの回
復を可能にするのに十分な詳細を含むビット・ブロック
に符号化する。単ビットまたは多ビットのエラーの訂正
は、使用されるＥＣＣアルゴリズムに依存する。ＥＣＣ
は、訂正不可能なエラーを検出すると、システムにシャ
ットダウンを命令してデータ破損を回避させる割り込み
を生成する。
提供するが、メモリ・エラーを訂正しない。さらには、
パリティ検査は、エラーの存在を判定するだけで、エラ
ーを訂正することはない。ＥＣＣは、単ビットおよび多
ビットの両エラーを検出するだけでなく、単ビットまた
は多ビットのエラーを訂正することもできる。ＥＣＣ
は、特殊なアルゴリズムを使用して、情報を、保護され
たデータにおける単ビットまたは多ビットのエラーの回
復を可能にするのに十分な詳細を含むビット・ブロック
に符号化する。単ビットまたは多ビットのエラーの訂正
は、使用されるＥＣＣアルゴリズムに依存する。ＥＣＣ
は、訂正不可能なエラーを検出すると、システムにシャ
ットダウンを命令してデータ破損を回避させる割り込み
を生成する。
【００１１】
【発明が解決しようとする課題】従来のエラー検出／訂
正機構に伴う一つの問題は、システム割り込みの頻度が
望まれるよりも高いことである。割り込みは、障害の性
質およびシステムのソフトウェア能力に依存して、シス
テムまたはプロセッサのリセットを生じさせるおそれが
ある。割り込みは、それによって生じるシステム休止時
間、データ損失および生産性損失のため、望ましいもの
ではない。
正機構に伴う一つの問題は、システム割り込みの頻度が
望まれるよりも高いことである。割り込みは、障害の性
質およびシステムのソフトウェア能力に依存して、シス
テムまたはプロセッサのリセットを生じさせるおそれが
ある。割り込みは、それによって生じるシステム休止時
間、データ損失および生産性損失のため、望ましいもの
ではない。
【００１２】したがって、システム割り込みを最小限に
しながらエラーを検出するための構造および技術の必要
性が残る。システムは、単ビットまたは多ビットのエラ
ーを検出することができ、なおもシステム割り込みを回
避するべきである。
しながらエラーを検出するための構造および技術の必要
性が残る。システムは、単ビットまたは多ビットのエラ
ーを検出することができ、なおもシステム割り込みを回
避するべきである。
【００１３】
【課題を解決するための手段】本発明は一般に、エラー
がないかデータを検査し、エラーが検出されるならば、
そのデータの有効コピーがシステム中で利用可能である
かどうかを判定する方法およびシステムを提供する。
がないかデータを検査し、エラーが検出されるならば、
そのデータの有効コピーがシステム中で利用可能である
かどうかを判定する方法およびシステムを提供する。
【００１４】本発明の一つの態様では、ディレクトリベ
ースのデータ処理システムにおいてデータを転送する方
法が提供される。方法は、要求装置により、要求装置に
対応する局所メモリに含まれるデータにアクセスするス
テップと、データ中にエラー状態が存在するかどうかを
判定するステップと、エラー状態が存在するならば、遠
隔メモリからデータを要求するステップとを含む。一つ
の実施態様では、遠隔メモリからデータを要求するステ
ップは、まずディレクトリにアクセスしてデータの状態
を判定することを含む。状態が、データが遠隔メモリで
利用可能であることを示すならば、要求装置と遠隔メモ
リとを結合する相互接続部に要求を発する。
ースのデータ処理システムにおいてデータを転送する方
法が提供される。方法は、要求装置により、要求装置に
対応する局所メモリに含まれるデータにアクセスするス
テップと、データ中にエラー状態が存在するかどうかを
判定するステップと、エラー状態が存在するならば、遠
隔メモリからデータを要求するステップとを含む。一つ
の実施態様では、遠隔メモリからデータを要求するステ
ップは、まずディレクトリにアクセスしてデータの状態
を判定することを含む。状態が、データが遠隔メモリで
利用可能であることを示すならば、要求装置と遠隔メモ
リとを結合する相互接続部に要求を発する。
【００１５】本発明のもう一つの態様では、データ処理
システムは、第一のプロセッサ、第一のメモリおよびデ
ィレクトリを有する第一のノードと、第二のプロセッサ
および第二のメモリを有する第二のノードと、第一のノ
ードと第二のノードとを結合する相互接続部とを含む。
データ処理システムは、第一のプロセッサにより、第一
のメモリに含まれるデータにアクセスすることと、デー
タ中にエラー状態が存在するかどうかを判定すること
と、エラー状態が存在するならば、第二のメモリからデ
ータを要求することとを含むプロセスを実行するように
設計されている。
システムは、第一のプロセッサ、第一のメモリおよびデ
ィレクトリを有する第一のノードと、第二のプロセッサ
および第二のメモリを有する第二のノードと、第一のノ
ードと第二のノードとを結合する相互接続部とを含む。
データ処理システムは、第一のプロセッサにより、第一
のメモリに含まれるデータにアクセスすることと、デー
タ中にエラー状態が存在するかどうかを判定すること
と、エラー状態が存在するならば、第二のメモリからデ
ータを要求することとを含むプロセスを実行するように
設計されている。
【００１６】本発明のさらに別の態様では、分散共用メ
モリを有するディレクトリベースのデータ処理システム
が提供される。データ処理システムは、第一のプロセッ
サ、第一のメモリ、第一のメモリ制御装置および第一の
メモリの１個以上のメモリ・ブロックの状態データを含
む第一のディレクトリを少なくとも含む第一のノード
と、第二のプロセッサ、第二のメモリ、第二のメモリ制
御装置および第二のメモリの１個以上のメモリ・ブロッ
クの状態データを含む第二のディレクトリを少なくとも
含む第二のノードと、第一のノードと第二のノードとを
結合する相互接続部とを含む。第一のメモリ制御装置
は、第一のメモリに含まれるデータにアクセスし、デー
タ中にエラー状態が存在するかどうかを判定し、エラー
状態が存在するならば、データの要求を相互接続部に発
するように構成されている。
モリを有するディレクトリベースのデータ処理システム
が提供される。データ処理システムは、第一のプロセッ
サ、第一のメモリ、第一のメモリ制御装置および第一の
メモリの１個以上のメモリ・ブロックの状態データを含
む第一のディレクトリを少なくとも含む第一のノード
と、第二のプロセッサ、第二のメモリ、第二のメモリ制
御装置および第二のメモリの１個以上のメモリ・ブロッ
クの状態データを含む第二のディレクトリを少なくとも
含む第二のノードと、第一のノードと第二のノードとを
結合する相互接続部とを含む。第一のメモリ制御装置
は、第一のメモリに含まれるデータにアクセスし、デー
タ中にエラー状態が存在するかどうかを判定し、エラー
状態が存在するならば、データの要求を相互接続部に発
するように構成されている。
【００１７】本発明のこれらおよび他の特徴および目的
は、以下の詳細な説明および添付図面を参照することに
よって当業者に明らかになるであろう。
は、以下の詳細な説明および添付図面を参照することに
よって当業者に明らかになるであろう。
【００１８】
【発明の実施の形態】本発明は一般に、多重処理環境に
おいてエラーがないかデータを検査し、エラーが検出さ
れるならば、そのデータの有効コピーがシステム中で利
用可能であるかどうかを判定する方法およびシステムを
提供する。データの有効コピーが利用可能であるなら
ば、割り込みを生成することなく、データを、そのデー
タを要求した装置（たとえばプロセッサおよび／または
メモリ制御装置）に提供する。本発明は、有利にも、要
求されたメモリ・ブロックの遠隔コピーが存在しない場
合にだけシステム割り込みを生成することにより、シス
テム利用性を増大させる。
おいてエラーがないかデータを検査し、エラーが検出さ
れるならば、そのデータの有効コピーがシステム中で利
用可能であるかどうかを判定する方法およびシステムを
提供する。データの有効コピーが利用可能であるなら
ば、割り込みを生成することなく、データを、そのデー
タを要求した装置（たとえばプロセッサおよび／または
メモリ制御装置）に提供する。本発明は、有利にも、要
求されたメモリ・ブロックの遠隔コピーが存在しない場
合にだけシステム割り込みを生成することにより、シス
テム利用性を増大させる。
【００１９】一つの実施態様では、要求装置（たとえば
メモリ制御装置）がメモリ読み出し要求を発して、特定
の記憶場所に記憶されたデータが望まれることを示す。
メモリ制御装置は、要求されたメモリ・ブロックの有効
コピーが対応するメモリ中に常駐するかどうかを判定す
る。対応するメモリは、キャッシュ・メモリであっても
よいし、非キャッシュ・メモリ（たとえばメイン・メモ
リ）であってもよい。メモリ・ブロックが常駐し、有効
であるならば、メモリ制御装置は、応答して、要求され
たデータ・ブロックのコピーを要求プロセッサに提供す
る。そうでなければ、メモリ・ブロックの遠隔コピーが
要求される。
メモリ制御装置）がメモリ読み出し要求を発して、特定
の記憶場所に記憶されたデータが望まれることを示す。
メモリ制御装置は、要求されたメモリ・ブロックの有効
コピーが対応するメモリ中に常駐するかどうかを判定す
る。対応するメモリは、キャッシュ・メモリであっても
よいし、非キャッシュ・メモリ（たとえばメイン・メモ
リ）であってもよい。メモリ・ブロックが常駐し、有効
であるならば、メモリ制御装置は、応答して、要求され
たデータ・ブロックのコピーを要求プロセッサに提供す
る。そうでなければ、メモリ・ブロックの遠隔コピーが
要求される。
【００２０】要求メモリ制御装置は、メモリ・ブロック
を受け取り、必要なエラー検出および訂正ルーチンを実
行することができる。受け取ったメモリ・ブロック内に
回復不可能なエラーがある場合、要求メモリ制御装置
は、そのメモリ・ブロックの遠隔コピーを要求する。一
つの実施態様では、そのとき、対応する要求プロセッサ
は、回復不可能なエラー状態が存在するかどうかの判定
の前に、遠隔メモリ・ブロックを処理し始める。
を受け取り、必要なエラー検出および訂正ルーチンを実
行することができる。受け取ったメモリ・ブロック内に
回復不可能なエラーがある場合、要求メモリ制御装置
は、そのメモリ・ブロックの遠隔コピーを要求する。一
つの実施態様では、そのとき、対応する要求プロセッサ
は、回復不可能なエラー状態が存在するかどうかの判定
の前に、遠隔メモリ・ブロックを処理し始める。
【００２１】本明細書では特定のシステム・アーキテク
チャ、たとえばＮＵＭＡおよびＣＯＭＡを参照するが、
本発明は特定のアーキテクチャに限定されない。特定の
アーキテクチャの参照は例示にすぎない。一般に、本発
明は、いかなるマルチプロセッサ・ディレクトリベース
のシステムにも応用することができる。
チャ、たとえばＮＵＭＡおよびＣＯＭＡを参照するが、
本発明は特定のアーキテクチャに限定されない。特定の
アーキテクチャの参照は例示にすぎない。一般に、本発
明は、いかなるマルチプロセッサ・ディレクトリベース
のシステムにも応用することができる。
【００２２】図１は、本発明を適用することができる一
般的なマルチプロセッサ・システム１０、たとえばＮＵ
ＭＡシステムの略ブロック図である。システム相互接続
１２が、それぞれが少なくとも１個のプロセッサ、たと
えばＰ０〜Ｐｉを有する複数のノード１４、たとえばノ
ード０〜ノードｉを結合している。各プロセッサＰ０〜
Ｐｉは、それに対応して、いかなる数のキャッシュ階層
を含んでもよいキャッシュ・メモリ２４を有している。
システム１０はさらに、入出力アダプタ１８および種々
の入出力装置２０を含む。種々のキャッシュ・コヒーレ
ンシー方式（当該技術で公知であるかないかを問わな
い）を使用して、データの最新有効バージョンがプロセ
ッサＰ０〜Ｐｉのいずれによっても使用されることを保
証してもよい。
般的なマルチプロセッサ・システム１０、たとえばＮＵ
ＭＡシステムの略ブロック図である。システム相互接続
１２が、それぞれが少なくとも１個のプロセッサ、たと
えばＰ０〜Ｐｉを有する複数のノード１４、たとえばノ
ード０〜ノードｉを結合している。各プロセッサＰ０〜
Ｐｉは、それに対応して、いかなる数のキャッシュ階層
を含んでもよいキャッシュ・メモリ２４を有している。
システム１０はさらに、入出力アダプタ１８および種々
の入出力装置２０を含む。種々のキャッシュ・コヒーレ
ンシー方式（当該技術で公知であるかないかを問わな
い）を使用して、データの最新有効バージョンがプロセ
ッサＰ０〜Ｐｉのいずれによっても使用されることを保
証してもよい。
【００２３】図２は、システム相互接続１２に結合され
たノード１４のさらなる詳細を提供する。ネットワーク
・インタフェース２１が、ノード１４を相互接続１２に
接続するのに必要な回路を提供する。ノード１４はま
た、少なくとも１個のプロセッサ２２（図１のプロセッ
サＰｉに対応）を、一次またはオンボード・キャッシュ
および１個以上のオフチップまたは低レベルのキャッシ
ュを含むことができるキャッシュ２４とともに含む。特
定のキャッシュ・アーキテクチャが本発明を限定するこ
とはない。ノード１４はさらに、たとえば、ＮＵＭＡシ
ステムにおけるようなメイン・メモリであってもよい
し、ＣＯＭＡシステムにおけるようなアトラクション・
メモリであってもよいメモリ２６を含む。メモリ制御装
置２８が、ノード１４の通信キャッシュ・コヒーレンシ
ー機能およびエラー検査をサポートする。別個に示す
が、他の実施態様では、メモリ制御装置２８とプロセッ
サ２２とを、メモリ制御機能およびデータ処理を実行す
るように構成された統合処理装置とみなしてもよい。
たノード１４のさらなる詳細を提供する。ネットワーク
・インタフェース２１が、ノード１４を相互接続１２に
接続するのに必要な回路を提供する。ノード１４はま
た、少なくとも１個のプロセッサ２２（図１のプロセッ
サＰｉに対応）を、一次またはオンボード・キャッシュ
および１個以上のオフチップまたは低レベルのキャッシ
ュを含むことができるキャッシュ２４とともに含む。特
定のキャッシュ・アーキテクチャが本発明を限定するこ
とはない。ノード１４はさらに、たとえば、ＮＵＭＡシ
ステムにおけるようなメイン・メモリであってもよい
し、ＣＯＭＡシステムにおけるようなアトラクション・
メモリであってもよいメモリ２６を含む。メモリ制御装
置２８が、ノード１４の通信キャッシュ・コヒーレンシ
ー機能およびエラー検査をサポートする。別個に示す
が、他の実施態様では、メモリ制御装置２８とプロセッ
サ２２とを、メモリ制御機能およびデータ処理を実行す
るように構成された統合処理装置とみなしてもよい。
【００２４】メモリ２６は、メモリ・ブロック３０によ
って例示されるメモリ・ブロック中に配設されている。
各ノード１４は、相互接続１２に結合されたノード１４
ごとのメモリ２６のメモリ・ブロックへのエントリを含
むディレクトリ２９を含む。ＮＵＭＡ型アーキテクチャ
の場合、ディレクトリ２９は、状態フィールド３２およ
びデータ・フィールド３４を含む。データ・フィールド
３４は、メモリ２６内の一意アドレス・ブロック（たと
えばメモリ・ブロック３０）に対応する。状態フィール
ド３２は、データ・フィールド３４中のデータが最新で
あるかどうか、データが、データを要求する特定のノー
ド１４中に常駐する（すなわち、局所コピーである）の
か、他のノード１４の他の場所に常駐する（すなわち、
遠隔コピーである）のかに関する情報を含む。本明細書
に使用する「遠隔コピー」とは、データを要求するノー
ド以外のノード１４のメモリ中に位置するデータをい
う。遠隔データは、データを要求する局所メモリ装置に
アクセス可能であるいかなる形態のメモリ装置中に常駐
することもできる。たとえば、遠隔データは、相互接続
１２に接続された別のノード１４のプロセッサのキャッ
シュ・メモリまたはメイン・メモリ中に常駐することも
できる。
って例示されるメモリ・ブロック中に配設されている。
各ノード１４は、相互接続１２に結合されたノード１４
ごとのメモリ２６のメモリ・ブロックへのエントリを含
むディレクトリ２９を含む。ＮＵＭＡ型アーキテクチャ
の場合、ディレクトリ２９は、状態フィールド３２およ
びデータ・フィールド３４を含む。データ・フィールド
３４は、メモリ２６内の一意アドレス・ブロック（たと
えばメモリ・ブロック３０）に対応する。状態フィール
ド３２は、データ・フィールド３４中のデータが最新で
あるかどうか、データが、データを要求する特定のノー
ド１４中に常駐する（すなわち、局所コピーである）の
か、他のノード１４の他の場所に常駐する（すなわち、
遠隔コピーである）のかに関する情報を含む。本明細書
に使用する「遠隔コピー」とは、データを要求するノー
ド以外のノード１４のメモリ中に位置するデータをい
う。遠隔データは、データを要求する局所メモリ装置に
アクセス可能であるいかなる形態のメモリ装置中に常駐
することもできる。たとえば、遠隔データは、相互接続
１２に接続された別のノード１４のプロセッサのキャッ
シュ・メモリまたはメイン・メモリ中に常駐することも
できる。
【００２５】ＣＯＭＡ型アーキテクチャの場合、ディレ
クトリ２９はまた、アドレス・フィールド３５を含む。
アドレス・フィールド３５は、いかなるときでも多数の
データ・ピースを特定のメモリ・ブロック３０にマッピ
ングすることができるアーキテクチャのために設けられ
ている。その結果、データの場所を追跡するために、デ
ィレクトリ２９中にアドレス・フィールド３５を維持す
ることが必要である。
クトリ２９はまた、アドレス・フィールド３５を含む。
アドレス・フィールド３５は、いかなるときでも多数の
データ・ピースを特定のメモリ・ブロック３０にマッピ
ングすることができるアーキテクチャのために設けられ
ている。その結果、データの場所を追跡するために、デ
ィレクトリ２９中にアドレス・フィールド３５を維持す
ることが必要である。
【００２６】一つの実施態様では、キャッシュの「状
態」は、ＭＥＳＩプロトコルによって判定することがで
きる。ＭＥＳＩプロトコル中のキャッシュ・データ・ブ
ロックは、４種の状態―「Ｍ」（変更）、「Ｅ」（独
占）、「Ｓ」（共用）または「Ｉ」（無効）―のいずれ
かである。ＭＥＳＩプロトコルの下では、各キャッシュ
・エントリ（たとえば３２バイトのセクタ）は、エント
リの状態を４種の可能な状態のうちから示す２個の追加
ビットを有している。状態は、エントリの初期状態およ
び要求プロセッサによって求められるアクセスのタイプ
に依存して変化することができ、要求プロセッサのキャ
ッシュのエントリごとに特定の状態がセットされる。た
とえば、セクタが「変更」状態にあるとき、アドレス指
定されたセクタは、変更されたセクタを有するキャッシ
ュ中でのみ有効であり、変更された値は、システム・メ
モリに書き戻されてはいない。セクタが「独占」である
とき、そのセクタは、記されたセクタだけに存在し、シ
ステム・メモリとで整合している。セクタが「共用」で
あるならば、そのセクタは、そのキャッシュおよび少な
くとも一つの他のキャッシュで有効であり、共用セクタ
のすべてがシステム・メモリとで整合している。最後
に、セクタが「無効」であるとき、そのセクタは、アド
レス指定されたセクタがキャッシュ中に常駐しないこと
を示す。セクタが「変更」状態、「共用」状態または
「無効」状態のいずれかにあるならば、そのセクタは、
特定のバス・トランザクションに依存して状態間を移動
することができる。「独占」状態にあるセクタは他のど
の状態に移ることもできるが、セクタは、それが最初に
「無効」であるならば、「独占」になることしかできな
い。ＭＥＳＩプロトコルは周知であるが、米国特許第
５，９４６，７０９号明細書を参照することにより、さ
らに理解を深めることができる。さらには、本発明は、
具体的なプロトコルに特定的ではなく、ＭＥＳＩは、利
用することができる一つのプロトコルを例示するだけで
ある。
態」は、ＭＥＳＩプロトコルによって判定することがで
きる。ＭＥＳＩプロトコル中のキャッシュ・データ・ブ
ロックは、４種の状態―「Ｍ」（変更）、「Ｅ」（独
占）、「Ｓ」（共用）または「Ｉ」（無効）―のいずれ
かである。ＭＥＳＩプロトコルの下では、各キャッシュ
・エントリ（たとえば３２バイトのセクタ）は、エント
リの状態を４種の可能な状態のうちから示す２個の追加
ビットを有している。状態は、エントリの初期状態およ
び要求プロセッサによって求められるアクセスのタイプ
に依存して変化することができ、要求プロセッサのキャ
ッシュのエントリごとに特定の状態がセットされる。た
とえば、セクタが「変更」状態にあるとき、アドレス指
定されたセクタは、変更されたセクタを有するキャッシ
ュ中でのみ有効であり、変更された値は、システム・メ
モリに書き戻されてはいない。セクタが「独占」である
とき、そのセクタは、記されたセクタだけに存在し、シ
ステム・メモリとで整合している。セクタが「共用」で
あるならば、そのセクタは、そのキャッシュおよび少な
くとも一つの他のキャッシュで有効であり、共用セクタ
のすべてがシステム・メモリとで整合している。最後
に、セクタが「無効」であるとき、そのセクタは、アド
レス指定されたセクタがキャッシュ中に常駐しないこと
を示す。セクタが「変更」状態、「共用」状態または
「無効」状態のいずれかにあるならば、そのセクタは、
特定のバス・トランザクションに依存して状態間を移動
することができる。「独占」状態にあるセクタは他のど
の状態に移ることもできるが、セクタは、それが最初に
「無効」であるならば、「独占」になることしかできな
い。ＭＥＳＩプロトコルは周知であるが、米国特許第
５，９４６，７０９号明細書を参照することにより、さ
らに理解を深めることができる。さらには、本発明は、
具体的なプロトコルに特定的ではなく、ＭＥＳＩは、利
用することができる一つのプロトコルを例示するだけで
ある。
【００２７】図３は、本発明によって使用されるプロセ
ス３００を示す流れ図である。ステップ３０２でプロセ
ス３００が始まり、対象のプロセッサ２２がメモリ要求
（すなわち、読み出しまたは取り出し）命令を発する。
ステップ３０６で、メモリ制御装置２８が、メモリ２６
中の各メモリ・ブロック３０の状態を追跡するために使
用されるディレクトリ２９にアクセスし、審査する。ス
テップ３０８で、メモリ制御装置が、要求されたデータ
が局所的に有効であるかどうかを判定する。すなわち、
局所データ（すなわち、要求プロセッサに対応するメモ
リに含まれるデータ）が有効であるかどうかの判定を下
す。「有効」とは、データが異なるノード１４上の別の
プロセッサによって変更されていないことをいう。要求
されたデータが局所的に有効であり、利用可能であるな
らば、方法はステップ３１２に進み、局所データにアク
セスする。
ス３００を示す流れ図である。ステップ３０２でプロセ
ス３００が始まり、対象のプロセッサ２２がメモリ要求
（すなわち、読み出しまたは取り出し）命令を発する。
ステップ３０６で、メモリ制御装置２８が、メモリ２６
中の各メモリ・ブロック３０の状態を追跡するために使
用されるディレクトリ２９にアクセスし、審査する。ス
テップ３０８で、メモリ制御装置が、要求されたデータ
が局所的に有効であるかどうかを判定する。すなわち、
局所データ（すなわち、要求プロセッサに対応するメモ
リに含まれるデータ）が有効であるかどうかの判定を下
す。「有効」とは、データが異なるノード１４上の別の
プロセッサによって変更されていないことをいう。要求
されたデータが局所的に有効であり、利用可能であるな
らば、方法はステップ３１２に進み、局所データにアク
セスする。
【００２８】要求されたデータが局所的に有効または利
用可能でないならば、プロセスはステップ３１０に進
む。ステップ３１０で、遠隔取り出し要求をメモリ制御
装置２８によって発して、データの遠隔コピーを取得す
る。ステップ３１４で、方法３００は、データが受け取
られたかどうかを問い合わせる。プロセス３００は、遠
隔データが受け取られるまでステップ３１４をループし
続ける。ひとたびステップ３１４で遠隔データが受け取
られると、方法３００は、論理ライン３２８に沿って進
み、ステップ３２０で、データがプロセッサ２２０に送
られることを示す。この処理はステップ３２４で完了す
る。
用可能でないならば、プロセスはステップ３１０に進
む。ステップ３１０で、遠隔取り出し要求をメモリ制御
装置２８によって発して、データの遠隔コピーを取得す
る。ステップ３１４で、方法３００は、データが受け取
られたかどうかを問い合わせる。プロセス３００は、遠
隔データが受け取られるまでステップ３１４をループし
続ける。ひとたびステップ３１４で遠隔データが受け取
られると、方法３００は、論理ライン３２８に沿って進
み、ステップ３２０で、データがプロセッサ２２０に送
られることを示す。この処理はステップ３２４で完了す
る。
【００２９】場合によっては、ステップ３１４でデータ
を受け取ったのち、ステップ３１６で局所メモリ・ディ
レクトリを更新する（データをメイン・メモリまたはア
トラクション・メモリに書き込んでもよい）。そして、
プロセス３００はステップ３１８で完了する。すると、
その後は、同じメモリ制御装置／プロセッサによるデー
タの要求は、局所的にデータにアクセスすることができ
る（ステップ３１２）。
を受け取ったのち、ステップ３１６で局所メモリ・ディ
レクトリを更新する（データをメイン・メモリまたはア
トラクション・メモリに書き込んでもよい）。そして、
プロセス３００はステップ３１８で完了する。すると、
その後は、同じメモリ制御装置／プロセッサによるデー
タの要求は、局所的にデータにアクセスすることができ
る（ステップ３１２）。
【００３０】一つの実施態様では、ステップ３２０で遠
隔コピーをプロセッサに送ったのち、エラー検査を実行
してもよい。したがって、ステップ３１４でデータが受
け取られたと判定されるならば、ステップ３２０でデー
タをプロセッサに送り、プロセッサが処理を始め、方法
３００が継続する。パリティ検査機構が、受け取られた
データにパリティ・エラーがあると判定するならば、デ
ータ訂正アルゴリズムを実行することができる。受け取
ったデータにエラーがないならば、データはプロセッサ
中の実行ユニットに転送される。したがって、メモリ制
御装置によって提供されて受け取られたデータは有効で
あると判定され、そのデータは、公知のシステムのメモ
リ制御装置中で起こるパリティおよびＥＣＣ処理に通常
伴う待ち時間を被らずに、実行ユニットに転送される。
隔コピーをプロセッサに送ったのち、エラー検査を実行
してもよい。したがって、ステップ３１４でデータが受
け取られたと判定されるならば、ステップ３２０でデー
タをプロセッサに送り、プロセッサが処理を始め、方法
３００が継続する。パリティ検査機構が、受け取られた
データにパリティ・エラーがあると判定するならば、デ
ータ訂正アルゴリズムを実行することができる。受け取
ったデータにエラーがないならば、データはプロセッサ
中の実行ユニットに転送される。したがって、メモリ制
御装置によって提供されて受け取られたデータは有効で
あると判定され、そのデータは、公知のシステムのメモ
リ制御装置中で起こるパリティおよびＥＣＣ処理に通常
伴う待ち時間を被らずに、実行ユニットに転送される。
【００３１】ステップ３１２で局所メモリアクセスを実
行したならば、ステップ３２２でエラー判定を実施す
る。エラー状態が存在しない（または、従来の手段、た
とえばＥＣＣによって訂正可能である）ならば、ステッ
プ３２０でデータをプロセッサ２２に提供し、処理はス
テップ３２４で完了する。
行したならば、ステップ３２２でエラー判定を実施す
る。エラー状態が存在しない（または、従来の手段、た
とえばＥＣＣによって訂正可能である）ならば、ステッ
プ３２０でデータをプロセッサ２２に提供し、処理はス
テップ３２４で完了する。
【００３２】局所データが、従来の方法によって訂正す
ることができないエラー状態を含むならば、方法３００
はステップ３３０に進み、データの遠隔コピーが利用可
能であるかどうかを問い合わせる。たとえばＭＥＳＩプ
ロトコルを使用する実施態様ならば、方法３００は、デ
ータの状態が共有であるかどうかを判定するであろう。
データが遠隔場所で利用可能であるならば、方法３００
はステップ３１０に進み、そこで、取り出し要求を発し
てデータの遠隔コピーを検索する。データが遠隔場所に
常駐しないならば（ステップ３３０）、ステップ３３２
で機械チェック割り込みを発し、診断ルーチンなどが実
行される間、データ処理を停止する。したがって、本発
明は、データ・エラーが生じたかどうかを判定し、訂正
不可能なデータ・エラーがある場合、データのコピー
を、利用可能であるならば、どこかよそから取得する。
ることができないエラー状態を含むならば、方法３００
はステップ３３０に進み、データの遠隔コピーが利用可
能であるかどうかを問い合わせる。たとえばＭＥＳＩプ
ロトコルを使用する実施態様ならば、方法３００は、デ
ータの状態が共有であるかどうかを判定するであろう。
データが遠隔場所で利用可能であるならば、方法３００
はステップ３１０に進み、そこで、取り出し要求を発し
てデータの遠隔コピーを検索する。データが遠隔場所に
常駐しないならば（ステップ３３０）、ステップ３３２
で機械チェック割り込みを発し、診断ルーチンなどが実
行される間、データ処理を停止する。したがって、本発
明は、データ・エラーが生じたかどうかを判定し、訂正
不可能なデータ・エラーがある場合、データのコピー
を、利用可能であるならば、どこかよそから取得する。
【００３３】本発明はまた、図４および５に関して以下
に説明する、データ・エラー識別のさらなる特徴を含む
ことができる。図４および５それぞれの方法４００およ
び５００は、図３のブロック３３４の中で実施すること
ができる。ブロック３３４は、ひとたび要求されたデー
タが受け取られると、ステップ３１４から論理ライン３
３８に沿って進み、共用状態を有する局所データのエラ
ー状態である場合、ステップ３３０から論理ライン３３
６に沿って進む。一つの実施態様では、方法３００は、
論理ライン３２８から進むステップと並列に、論理ライ
ン３３６および３３８に沿って進む。したがって、上述
したように、エラー判定を下す前に、ステップ３１０で
発された遠隔取り出しから得られたデータを処理するこ
とができる。さらに、方法４００および５００における
パリティおよびＥＣＣの使用は例示にすぎない。本発明
は、パリティ、ＥＣＣまたは他の特定の検出機構の使用
を必要とするわけではないことを理解すべきである。デ
ータ・エラーの何らかの表示が必要とされるすべてであ
る。
に説明する、データ・エラー識別のさらなる特徴を含む
ことができる。図４および５それぞれの方法４００およ
び５００は、図３のブロック３３４の中で実施すること
ができる。ブロック３３４は、ひとたび要求されたデー
タが受け取られると、ステップ３１４から論理ライン３
３８に沿って進み、共用状態を有する局所データのエラ
ー状態である場合、ステップ３３０から論理ライン３３
６に沿って進む。一つの実施態様では、方法３００は、
論理ライン３２８から進むステップと並列に、論理ライ
ン３３６および３３８に沿って進む。したがって、上述
したように、エラー判定を下す前に、ステップ３１０で
発された遠隔取り出しから得られたデータを処理するこ
とができる。さらに、方法４００および５００における
パリティおよびＥＣＣの使用は例示にすぎない。本発明
は、パリティ、ＥＣＣまたは他の特定の検出機構の使用
を必要とするわけではないことを理解すべきである。デ
ータ・エラーの何らかの表示が必要とされるすべてであ
る。
【００３４】まず図４を参照すると、論理ライン３３６
（ステップ３３０から）がステップ４０２に進み、シス
テムが、ＮＵＭＡ型または他のシステムではなく、ＣＯ
ＭＡ型システムであるかどうかを問い合わせる。システ
ムがＣＯＭＡ型であるならば、ステップ４０４で、メモ
リ・ブロックを、局所プロセッサにとって使用不能また
は無効としてマークする。ステップ４０４は、データを
動的に割り当てし直すことができるハードウェアを有す
るキャッシュ専用システムで実施してもよい任意のステ
ップである。ステップ４０４は、より高速のハードウェ
ア部品が無効データをモニタするための機構を提供す
る。いずれの場合でも、方法はステップ４０６に進み、
そこでシステムが、障害のあるＦＲＵ（フィールド交換
可能ユニット）を判定するためにサービス・プロセッサ
が使用することができるよう、エラーを記録する。シス
テムは、たとえばどのビットが故障したのかを知ること
により、故障カードまたはＤＩＭＭを判定することがで
きる。一つの実施態様では、故障ビットは、障害のある
局所データ（全データ・ビットおよびパリティもしくは
ＥＣＣビット）を、ステップ３１０で任意の経路３３８
を介して遠隔取り出し要求から受け取った正常なデータ
とで比較することによって判定される。遠隔取り出しか
らのおそらくは正常なデータにマッチさせることができ
ない局所データに含まれるビットは、故障ビットと見な
される。訂正不可能なエラー（ＵＥ）による故障ビット
は通常、認知されない。したがって、公知のシステムは
通常、データが多数のカードまたはメモリ・モジュール
に分散している場合、故障カード／メモリ・モジュール
を隔離することはできない。
（ステップ３３０から）がステップ４０２に進み、シス
テムが、ＮＵＭＡ型または他のシステムではなく、ＣＯ
ＭＡ型システムであるかどうかを問い合わせる。システ
ムがＣＯＭＡ型であるならば、ステップ４０４で、メモ
リ・ブロックを、局所プロセッサにとって使用不能また
は無効としてマークする。ステップ４０４は、データを
動的に割り当てし直すことができるハードウェアを有す
るキャッシュ専用システムで実施してもよい任意のステ
ップである。ステップ４０４は、より高速のハードウェ
ア部品が無効データをモニタするための機構を提供す
る。いずれの場合でも、方法はステップ４０６に進み、
そこでシステムが、障害のあるＦＲＵ（フィールド交換
可能ユニット）を判定するためにサービス・プロセッサ
が使用することができるよう、エラーを記録する。シス
テムは、たとえばどのビットが故障したのかを知ること
により、故障カードまたはＤＩＭＭを判定することがで
きる。一つの実施態様では、故障ビットは、障害のある
局所データ（全データ・ビットおよびパリティもしくは
ＥＣＣビット）を、ステップ３１０で任意の経路３３８
を介して遠隔取り出し要求から受け取った正常なデータ
とで比較することによって判定される。遠隔取り出しか
らのおそらくは正常なデータにマッチさせることができ
ない局所データに含まれるビットは、故障ビットと見な
される。訂正不可能なエラー（ＵＥ）による故障ビット
は通常、認知されない。したがって、公知のシステムは
通常、データが多数のカードまたはメモリ・モジュール
に分散している場合、故障カード／メモリ・モジュール
を隔離することはできない。
【００３５】ひとたびステップ４０６でこのエラー・デ
ータが記録されると、ステップ４０８で、オペレーティ
ング・システムは、オペレーティング・システムがその
エラーを処理するよう通知される。たとえば、オペレー
ティング・システムは、致命的なエラーが起こる前に、
メモリの故障区域にアクセスする現在のタスクを終わら
せることができるかもしれない。
ータが記録されると、ステップ４０８で、オペレーティ
ング・システムは、オペレーティング・システムがその
エラーを処理するよう通知される。たとえば、オペレー
ティング・システムは、致命的なエラーが起こる前に、
メモリの故障区域にアクセスする現在のタスクを終わら
せることができるかもしれない。
【００３６】図５の方法は、ブロック３３４の他の方法
を提供する。ステップ５０２で、要求ノードが、ステッ
プ３１２でアクセスされたどのビットが不良であるのか
を具体的に判定する。一つの実施態様では、ステップ５
０２は、図４のステップ４０６に関して上述した方法で
達成される。すなわち、プロセッサ／メモリ制御装置
が、ステップ３１２で受け取った障害のある局所データ
（全データ・ビットおよびエラー検出ビット、たとえば
パリティもしくはＥＣＣビット）を、ステップ３１０で
遠隔取り出し要求から受け取った正常なデータとで比較
する。遠隔取り出しからのおそらくは正常なデータにマ
ッチさせることができない局所データに含まれるビット
は、故障ビットと見なされる。ステップ５０４で、メモ
リ制御装置は、不良データを有していたアドレスに、ス
テップ３１０の遠隔取り出しから得られたおそらくは正
常なデータを書き込む。次にステップ５０６で、メモリ
制御装置は、書き込まれたばかりのアドレスから読み出
しを行い、ステップ５０８で、エラー検出を実行する。
エラーが検出されないならば、方法はステップ５１０に
進み、エラーが訂正されているという指示を出し、ステ
ップ５１２で、訂正可能なエラーが生じたことを記録す
る。
を提供する。ステップ５０２で、要求ノードが、ステッ
プ３１２でアクセスされたどのビットが不良であるのか
を具体的に判定する。一つの実施態様では、ステップ５
０２は、図４のステップ４０６に関して上述した方法で
達成される。すなわち、プロセッサ／メモリ制御装置
が、ステップ３１２で受け取った障害のある局所データ
（全データ・ビットおよびエラー検出ビット、たとえば
パリティもしくはＥＣＣビット）を、ステップ３１０で
遠隔取り出し要求から受け取った正常なデータとで比較
する。遠隔取り出しからのおそらくは正常なデータにマ
ッチさせることができない局所データに含まれるビット
は、故障ビットと見なされる。ステップ５０４で、メモ
リ制御装置は、不良データを有していたアドレスに、ス
テップ３１０の遠隔取り出しから得られたおそらくは正
常なデータを書き込む。次にステップ５０６で、メモリ
制御装置は、書き込まれたばかりのアドレスから読み出
しを行い、ステップ５０８で、エラー検出を実行する。
エラーが検出されないならば、方法はステップ５１０に
進み、エラーが訂正されているという指示を出し、ステ
ップ５１２で、訂正可能なエラーが生じたことを記録す
る。
【００３７】ステップ５０８でエラーが検出されると、
メモリ制御装置は、ステップ５１４で、そのエラーが訂
正不可能であるかどうかを判定する。訂正不可能なエラ
ーは、データに含まれるエラーが変化していないか、悪
化していることを示す。エラーが訂正不可能であるなら
ば、プロセスは、図４に関して記載したように継続す
る。したがって、ステップ４０２で、システムがＣＯＭ
Ａ型システムであるかどうかを判定し、そうであるなら
ば、ステップ４０４でメモリ・ブロックをマークする。
システム・アーキテクチャにかかわらず、方法５００
は、ステップ４０６でエラー・データを記録し、ステッ
プ４０８でオペレーティング・システムに通知し、ステ
ップ４１０で処理を完了する。
メモリ制御装置は、ステップ５１４で、そのエラーが訂
正不可能であるかどうかを判定する。訂正不可能なエラ
ーは、データに含まれるエラーが変化していないか、悪
化していることを示す。エラーが訂正不可能であるなら
ば、プロセスは、図４に関して記載したように継続す
る。したがって、ステップ４０２で、システムがＣＯＭ
Ａ型システムであるかどうかを判定し、そうであるなら
ば、ステップ４０４でメモリ・ブロックをマークする。
システム・アーキテクチャにかかわらず、方法５００
は、ステップ４０６でエラー・データを記録し、ステッ
プ４０８でオペレーティング・システムに通知し、ステ
ップ４１０で処理を完了する。
【００３８】ステップ５１４での訂正可能なエラーは、
故障ビットの少なくとも一部がステップ５０２〜５０６
によって訂正されており、ステップ５０８で検出された
残りの故障ビットが、メモリ制御装置の訂正機構によっ
て訂正可能であるビットの数に等しいか、それ未満であ
ることを示す。したがって、残りの故障ビットを訂正し
たのち、方法５００から抜けることができる。
故障ビットの少なくとも一部がステップ５０２〜５０６
によって訂正されており、ステップ５０８で検出された
残りの故障ビットが、メモリ制御装置の訂正機構によっ
て訂正可能であるビットの数に等しいか、それ未満であ
ることを示す。したがって、残りの故障ビットを訂正し
たのち、方法５００から抜けることができる。
【００３９】しかし、図５に示す実施態様では、次に方
法５００は、ステップ５０８での故障ビットのいずれか
の部分がハード・エラーによるかどうか、すなわち、同
じビットが繰り返し障害を起こすかどうかを判定する。
ステップ５１６で、方法５００は、どのビットが不良で
あるかを判定する。すなわち、ステップ５０６から受け
取ったデータを、ステップ３１０で発された遠隔データ
取り出しから受け取ったデータとで比較する。遠隔デー
タに含まれない、ステップ５０６から受け取ったデータ
に含まれるビットは、おそらくは不良ビットである。
法５００は、ステップ５０８での故障ビットのいずれか
の部分がハード・エラーによるかどうか、すなわち、同
じビットが繰り返し障害を起こすかどうかを判定する。
ステップ５１６で、方法５００は、どのビットが不良で
あるかを判定する。すなわち、ステップ５０６から受け
取ったデータを、ステップ３１０で発された遠隔データ
取り出しから受け取ったデータとで比較する。遠隔デー
タに含まれない、ステップ５０６から受け取ったデータ
に含まれるビットは、おそらくは不良ビットである。
【００４０】その後、ステップ５１８で、ステップ５１
６で判定された不良データ・ビットのいずれかが元の不
良データ・ビット、すなわち、ステップ５０２で判定さ
れた不良ビットのいずれかにマッチするかどうか比較を
実施する。故障ビットがマッチしないならば、ステップ
５０８での故障ビットの１個以上がステップ３２２での
故障ビットとは異なり、ソフト・エラーが生じたことが
示唆される。そして、方法５００はステップ５１２に進
んで、訂正可能なエラーが起こったことを記録する。
６で判定された不良データ・ビットのいずれかが元の不
良データ・ビット、すなわち、ステップ５０２で判定さ
れた不良ビットのいずれかにマッチするかどうか比較を
実施する。故障ビットがマッチしないならば、ステップ
５０８での故障ビットの１個以上がステップ３２２での
故障ビットとは異なり、ソフト・エラーが生じたことが
示唆される。そして、方法５００はステップ５１２に進
んで、訂正可能なエラーが起こったことを記録する。
【００４１】ステップ５１８でデータ・ビットがマッチ
するならば、ステップ５２０で、障害がハード・エラー
であることを記す。すなわち、障害は、ステップ３２２
での初期エラー状態以来、繰り返し故障するビットにお
けるエラーによるものであり、ステップ５０２〜５０４
によって訂正されなかった。ステップ５２２によって示
す一つの実施態様では、次にメモリ制御装置がステア操
作（システムでサポートされているならば）を実行し
て、故障ビットをハード・エラーで置き換える。ステア
リングは、選択された冗長データ・ビットを使用して、
記憶動作中に検出された故障データ・ビットを置き換え
る。ビットをステアリングしたのち、ステア・クリーン
アップ処理を実行する。ステア・クリーンアップは、元
のデータ・ビットを使用してデータを取り出し、ＥＣＣ
を使用してデータを訂正したのち、冗長データ・ビット
を使用して、訂正したデータを同じアドレスに書き戻
す。したがって、ステア操作は、ハード故障ビットによ
るその後のエラーの危険性を減らす。ステア操作が好ま
しいが、本発明は、後続のエラーの危険性を緩和するた
めの他の訂正機構の使用をも考慮する。そして、方法５
００はステップ５１２に進み、そこで訂正可能なエラー
の発生が記録される。
するならば、ステップ５２０で、障害がハード・エラー
であることを記す。すなわち、障害は、ステップ３２２
での初期エラー状態以来、繰り返し故障するビットにお
けるエラーによるものであり、ステップ５０２〜５０４
によって訂正されなかった。ステップ５２２によって示
す一つの実施態様では、次にメモリ制御装置がステア操
作（システムでサポートされているならば）を実行し
て、故障ビットをハード・エラーで置き換える。ステア
リングは、選択された冗長データ・ビットを使用して、
記憶動作中に検出された故障データ・ビットを置き換え
る。ビットをステアリングしたのち、ステア・クリーン
アップ処理を実行する。ステア・クリーンアップは、元
のデータ・ビットを使用してデータを取り出し、ＥＣＣ
を使用してデータを訂正したのち、冗長データ・ビット
を使用して、訂正したデータを同じアドレスに書き戻
す。したがって、ステア操作は、ハード故障ビットによ
るその後のエラーの危険性を減らす。ステア操作が好ま
しいが、本発明は、後続のエラーの危険性を緩和するた
めの他の訂正機構の使用をも考慮する。そして、方法５
００はステップ５１２に進み、そこで訂正可能なエラー
の発生が記録される。
【００４２】前記は、本発明の好ましい実施態様に関す
るが、本発明の基本的範囲を逸することなく、本発明の
他の実施態様を考案することができる。本発明の範囲
は、請求の範囲によって決定される。
るが、本発明の基本的範囲を逸することなく、本発明の
他の実施態様を考案することができる。本発明の範囲
は、請求の範囲によって決定される。
【００４３】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ディレクトリベースのデータ処理システムにおけ
るデータを転送する方法であって、 ａ）要求装置により、前記要求装置に対応する局所メモ
リに含まれるデータにアクセスするステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、ディレクトリにアク
セスして、遠隔メモリ中に前記データが利用可能である
かどうかを判定するステップと、 ｄ）前記データが前記遠隔メモリで利用可能であるなら
ば、前記遠隔メモリからデータを要求するステップと、
を含む方法。 （２）ｅ）前記遠隔メモリからデータを受け取るステッ
プと、 ｆ）前記データを前記要求装置に供給するステップと、
をさらに含む、上記（１）記載の方法。 （３）ステップｄ）が、前記要求装置と前記遠隔メモリ
とを結合する相互接続部に要求を発することを含む、上
記（１）記載の方法。 （４）ステップｂ）がエラー状態が存在しないと判定す
るならば、前記データを前記要求装置に提供するステッ
プをさらに含む、上記（１）記載の方法。 （５）前記要求装置が、メモリ制御装置、プロセッサお
よびそれらの組み合わせから選択されるいずれか一つで
ある、上記（１）記載の方法。 （６）前記遠隔メモリから受け取った前記データで前記
局所メモリを更新するステップをさらに含む、上記
（１）記載の方法。 （７）エラー状態が存在すると判定したのち、データ・
エラーを記録するステップをさらに含む、上記（１）記
載の方法。 （８）ステップａ）の前に前記データの状態を判定する
ステップをさらに含む、上記（１）記載の方法。 （９）前記データの状態の判定が、前記ディレクトリに
アクセスすることを含む、上記（８）記載の方法。 （１０）ステップｃ）が、前記データの状態を判定する
ことを含む、上記（１）記載の方法。 （１１）前記データの状態を判定するステップが、前記
データが共用状態にあるかどうかを判定することを含
む、上記（１０）記載の方法。 （１２）ｅ）前記データを含む前記局所メモリのアドレ
スに位置する１個以上の故障ビットを識別するステップ
と、 ｆ）前記アドレスにある１個以上のビットを前記遠隔メ
モリからの１個以上のビットで上書きするステップと、 ｇ）前記アドレスから読み出すステップと、をさらに含
む、上記（１）記載の方法。 （１３）ｈ）ステップｇ）で読み出した前記データに含
まれる１個以上の故障ビットを識別するステップと、 ｉ）ステップｈ）で識別した前記１個以上の故障ビット
のいずれかが、ステップｅ）で識別した前記１個以上の
故障ビットにマッチするかどうかを判定するステップ
と、をさらに含む、上記（１２）記載の方法。 （１４）ステップｅ）およびｈ）が、前記局所メモリに
含まれるデータを前記遠隔メモリから受け取った前記デ
ータとで比較することを含む、上記（１３）記載の方
法。 （１５）ｈ）前記局所メモリのアドレスに位置する前記
データを前記遠隔メモリからのデータで上書きするステ
ップと、 ｉ）前記アドレスから読み出すステップと、 ｊ）ステップｉ）で前記アドレスから読み出したデータ
中にエラー状態が存在するかどうかを判定するステップ
と、 ｋ）ステップｊ）でエラー状態が存在するならば、ステ
ップｂ）で前記データに含まれていた１個以上の故障ビ
ットがステップｉ）で前記データに含まれていた１個以
上の故障ビットにマッチするかどうかを判定するステッ
プと、をさらに含む、上記（１２）記載の方法。 （１６）エラー・データを記録するステップをさらに含
む、上記（１５）記載の方法。 （１７）第一の処理装置、第一のメモリおよびディレク
トリを有する第一のノードと、第二の処理装置および第
二のメモリを有する第二のノードと、前記第一のノード
と前記第二のノードとを結合する相互接続とを含むデー
タ処理システムであって、前記第一の処理装置が、 ａ）前記第一のメモリに含まれるデータにアクセスする
ステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、前記ディレクトリに
アクセスして、前記データが前記システム上の別の場所
に常駐するかどうかを判定するステップと、を実行する
ように構成されているデータ処理システム。 （１８）前記第一の処理装置が、ステップａ）〜ｃ）を
実行するように構成されたメモリ制御装置を含む、上記
（１７）記載のデータ処理システム。 （１９）前記第一のノードおよび前記第二のノードが、
ＮＵＭＡ（不均一メモリ・アクセス）アーキテクチャお
よびＣＯＭＡ（キャッシュ専用メモリ・アーキテクチ
ャ）から選択されるいずれか一つのアーキテクチャの構
成部分である、上記（１７）記載のデータ処理システ
ム。 （２０）前記第一の処理装置が、ステップｃ）で前記デ
ータの状態を判定するように構成されている、上記（１
７）記載のデータ処理システム。 （２１）前記第一の処理装置が、ステップａ）の前に前
記ディレクトリにアクセスして、前記データが前記第一
のメモリ中に位置するかどうかを判定するように構成さ
れている、上記（１７）記載のデータ処理システム。 （２２）前記第一の処理装置がプロセッサおよびメモリ
制御装置を含み、前記メモリ制御装置が、ステップａ）
〜ｃ）を実行するように構成され、さらに、 ｄ）エラー状態が存在しないならば、前記データを前記
プロセッサに提供するステップを実行するように構成さ
れている、上記（１７）記載のデータ処理システム。 （２３）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｄ）前記システム上の別の場所に前記データが常駐する
ならば、前記第二のノードから前記データを要求するス
テップをさらに実行するように構成されている、上記
（１７）記載のデータ処理システム。 （２４）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｅ）前記データを受け取るステップと、 ｆ）前記第二のノードから受け取ったデータで前記第一
のメモリを更新するステップと、をさらに実行するよう
に構成されている、上記（２３）記載のデータ処理シス
テム。 （２５）前記第一の処理装置が、ステップａ〜ｃ）を実
行するように構成され、さらに、第一のメモリでアクセ
スされた前記データを、前記第二のノードから受け取っ
たデータとで比較して、前記第一のメモリから要求され
た前記データの１個以上の故障ビットを判定するように
設計されているメモリ制御装置を含む、上記（２４）記
載のデータ処理システム。 （２６）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｅ）前記第二のノードから前記データを受け取るステッ
プと、 ｆ）前記第二のノードから受け取った前記データを前記
第一の処理装置に供給するステップと、 ｇ）前記第二のノードから受け取った前記データで前記
第一のメモリを更新するステップと、 ｈ）ステップｂ）でエラー状態が存在しないならば、ス
テップｈ）における前記データを前記第一の処理装置に
提供するステップと、をさらに実行するように構成され
ている、上記（２３）記載のデータ処理システム。 （２７）前記第一の処理装置が、ステップａ）の前に前
記ディレクトリにアクセスして、前記データが前記第一
のメモリ中に位置するかどうかを判定するように構成さ
れている、上記（２６）記載のデータ処理システム。 （２８）分散共用メモリを有するディレクトリベースの
データ処理システムであって、 ａ）第一のプロセッサ、第一のメモリ、第一のメモリ制
御装置および前記第一のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第一のディレクトリを少なく
とも含む第一のノードと、 ｂ）第二のプロセッサ、第二のメモリ、第二のメモリ制
御装置および前記第二のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第二のディレクトリを少なく
とも含む第二のノードと、 ｃ）前記第一のノードと前記第二のノードとを結合する
相互接続部と、を含み、前記第一のメモリ制御装置が、
前記第一のメモリに含まれるデータにアクセスし、前記
データ中にエラー状態が存在するかどうかを判定し、エ
ラー状態が存在するならば、前記データの要求を前記相
互接続部に発するように構成されているディレクトリベ
ースのデータ処理システム。 （２９）前記第一のプロセッサおよび前記第二のプロセ
ッサが、ＮＵＭＡ（不均一メモリ・アクセス）アーキテ
クチャおよびＣＯＭＡ（キャッシュ専用メモリ・アーキ
テクチャ）から選択されるいずれか一つのアーキテクチ
ャの構成部分である、上記（２８）記載のディレクトリ
ベースのデータ処理システム。 （３０）前記第一のメモリ制御装置が、前記データにア
クセスする前に、前記第一のディレクトリにアクセスし
て、前記第一のメモリに含まれる前記データの状態を判
定するように設計されている、上記（２８）記載のディ
レクトリベースのデータ処理システム。 （３１）前記第一のメモリ制御装置が、前記要求を前記
相互接続部に発する前に、前記ディレクトリにアクセス
して、前記第一のノードが前記データの有効コピーを含
むかどうかを判定するように設計されている、上記（２
８）記載のディレクトリベースのデータ処理システム。 （３２）エラー状態が存在するならば、前記第一のノー
ド、前記第二のノードおよび前記相互接続部の一つ以上
が、前記データが前記第二のノードに含まれるかどうか
を判定し、含まれるならば、前記データを前記第一のノ
ードに提供するように構成されている、上記（２８）記
載のディレクトリベースのデータ処理システム。 （３３）前記第一のメモリ制御装置がさらに、前記エラ
ー状態が訂正不可能なエラーであるのか、訂正可能なエ
ラーであるのかを判定するように構成されている、上記
（２８）記載のディレクトリベースのデータ処理システ
ム。 （３４）前記第一のメモリ制御装置がさらに、前記第一
のメモリに含まれる前記データのどのビットがデータ・
エラーを含むのかを識別するように構成されている、上
記（２８）記載のディレクトリベースのデータ処理シス
テム。 （３５）前記第一のメモリ制御装置がさらに、前記第一
のメモリに含まれる前記データを、前記相互接続に発さ
れた前記要求に応答して受け取ったデータとで比較する
ように構成されている、上記（２８）記載のディレクト
リベースのデータ処理システム。
の事項を開示する。 （１）ディレクトリベースのデータ処理システムにおけ
るデータを転送する方法であって、 ａ）要求装置により、前記要求装置に対応する局所メモ
リに含まれるデータにアクセスするステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、ディレクトリにアク
セスして、遠隔メモリ中に前記データが利用可能である
かどうかを判定するステップと、 ｄ）前記データが前記遠隔メモリで利用可能であるなら
ば、前記遠隔メモリからデータを要求するステップと、
を含む方法。 （２）ｅ）前記遠隔メモリからデータを受け取るステッ
プと、 ｆ）前記データを前記要求装置に供給するステップと、
をさらに含む、上記（１）記載の方法。 （３）ステップｄ）が、前記要求装置と前記遠隔メモリ
とを結合する相互接続部に要求を発することを含む、上
記（１）記載の方法。 （４）ステップｂ）がエラー状態が存在しないと判定す
るならば、前記データを前記要求装置に提供するステッ
プをさらに含む、上記（１）記載の方法。 （５）前記要求装置が、メモリ制御装置、プロセッサお
よびそれらの組み合わせから選択されるいずれか一つで
ある、上記（１）記載の方法。 （６）前記遠隔メモリから受け取った前記データで前記
局所メモリを更新するステップをさらに含む、上記
（１）記載の方法。 （７）エラー状態が存在すると判定したのち、データ・
エラーを記録するステップをさらに含む、上記（１）記
載の方法。 （８）ステップａ）の前に前記データの状態を判定する
ステップをさらに含む、上記（１）記載の方法。 （９）前記データの状態の判定が、前記ディレクトリに
アクセスすることを含む、上記（８）記載の方法。 （１０）ステップｃ）が、前記データの状態を判定する
ことを含む、上記（１）記載の方法。 （１１）前記データの状態を判定するステップが、前記
データが共用状態にあるかどうかを判定することを含
む、上記（１０）記載の方法。 （１２）ｅ）前記データを含む前記局所メモリのアドレ
スに位置する１個以上の故障ビットを識別するステップ
と、 ｆ）前記アドレスにある１個以上のビットを前記遠隔メ
モリからの１個以上のビットで上書きするステップと、 ｇ）前記アドレスから読み出すステップと、をさらに含
む、上記（１）記載の方法。 （１３）ｈ）ステップｇ）で読み出した前記データに含
まれる１個以上の故障ビットを識別するステップと、 ｉ）ステップｈ）で識別した前記１個以上の故障ビット
のいずれかが、ステップｅ）で識別した前記１個以上の
故障ビットにマッチするかどうかを判定するステップ
と、をさらに含む、上記（１２）記載の方法。 （１４）ステップｅ）およびｈ）が、前記局所メモリに
含まれるデータを前記遠隔メモリから受け取った前記デ
ータとで比較することを含む、上記（１３）記載の方
法。 （１５）ｈ）前記局所メモリのアドレスに位置する前記
データを前記遠隔メモリからのデータで上書きするステ
ップと、 ｉ）前記アドレスから読み出すステップと、 ｊ）ステップｉ）で前記アドレスから読み出したデータ
中にエラー状態が存在するかどうかを判定するステップ
と、 ｋ）ステップｊ）でエラー状態が存在するならば、ステ
ップｂ）で前記データに含まれていた１個以上の故障ビ
ットがステップｉ）で前記データに含まれていた１個以
上の故障ビットにマッチするかどうかを判定するステッ
プと、をさらに含む、上記（１２）記載の方法。 （１６）エラー・データを記録するステップをさらに含
む、上記（１５）記載の方法。 （１７）第一の処理装置、第一のメモリおよびディレク
トリを有する第一のノードと、第二の処理装置および第
二のメモリを有する第二のノードと、前記第一のノード
と前記第二のノードとを結合する相互接続とを含むデー
タ処理システムであって、前記第一の処理装置が、 ａ）前記第一のメモリに含まれるデータにアクセスする
ステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、前記ディレクトリに
アクセスして、前記データが前記システム上の別の場所
に常駐するかどうかを判定するステップと、を実行する
ように構成されているデータ処理システム。 （１８）前記第一の処理装置が、ステップａ）〜ｃ）を
実行するように構成されたメモリ制御装置を含む、上記
（１７）記載のデータ処理システム。 （１９）前記第一のノードおよび前記第二のノードが、
ＮＵＭＡ（不均一メモリ・アクセス）アーキテクチャお
よびＣＯＭＡ（キャッシュ専用メモリ・アーキテクチ
ャ）から選択されるいずれか一つのアーキテクチャの構
成部分である、上記（１７）記載のデータ処理システ
ム。 （２０）前記第一の処理装置が、ステップｃ）で前記デ
ータの状態を判定するように構成されている、上記（１
７）記載のデータ処理システム。 （２１）前記第一の処理装置が、ステップａ）の前に前
記ディレクトリにアクセスして、前記データが前記第一
のメモリ中に位置するかどうかを判定するように構成さ
れている、上記（１７）記載のデータ処理システム。 （２２）前記第一の処理装置がプロセッサおよびメモリ
制御装置を含み、前記メモリ制御装置が、ステップａ）
〜ｃ）を実行するように構成され、さらに、 ｄ）エラー状態が存在しないならば、前記データを前記
プロセッサに提供するステップを実行するように構成さ
れている、上記（１７）記載のデータ処理システム。 （２３）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｄ）前記システム上の別の場所に前記データが常駐する
ならば、前記第二のノードから前記データを要求するス
テップをさらに実行するように構成されている、上記
（１７）記載のデータ処理システム。 （２４）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｅ）前記データを受け取るステップと、 ｆ）前記第二のノードから受け取ったデータで前記第一
のメモリを更新するステップと、をさらに実行するよう
に構成されている、上記（２３）記載のデータ処理シス
テム。 （２５）前記第一の処理装置が、ステップａ〜ｃ）を実
行するように構成され、さらに、第一のメモリでアクセ
スされた前記データを、前記第二のノードから受け取っ
たデータとで比較して、前記第一のメモリから要求され
た前記データの１個以上の故障ビットを判定するように
設計されているメモリ制御装置を含む、上記（２４）記
載のデータ処理システム。 （２６）前記第一のノードおよび前記相互接続部の少な
くとも一つが、 ｅ）前記第二のノードから前記データを受け取るステッ
プと、 ｆ）前記第二のノードから受け取った前記データを前記
第一の処理装置に供給するステップと、 ｇ）前記第二のノードから受け取った前記データで前記
第一のメモリを更新するステップと、 ｈ）ステップｂ）でエラー状態が存在しないならば、ス
テップｈ）における前記データを前記第一の処理装置に
提供するステップと、をさらに実行するように構成され
ている、上記（２３）記載のデータ処理システム。 （２７）前記第一の処理装置が、ステップａ）の前に前
記ディレクトリにアクセスして、前記データが前記第一
のメモリ中に位置するかどうかを判定するように構成さ
れている、上記（２６）記載のデータ処理システム。 （２８）分散共用メモリを有するディレクトリベースの
データ処理システムであって、 ａ）第一のプロセッサ、第一のメモリ、第一のメモリ制
御装置および前記第一のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第一のディレクトリを少なく
とも含む第一のノードと、 ｂ）第二のプロセッサ、第二のメモリ、第二のメモリ制
御装置および前記第二のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第二のディレクトリを少なく
とも含む第二のノードと、 ｃ）前記第一のノードと前記第二のノードとを結合する
相互接続部と、を含み、前記第一のメモリ制御装置が、
前記第一のメモリに含まれるデータにアクセスし、前記
データ中にエラー状態が存在するかどうかを判定し、エ
ラー状態が存在するならば、前記データの要求を前記相
互接続部に発するように構成されているディレクトリベ
ースのデータ処理システム。 （２９）前記第一のプロセッサおよび前記第二のプロセ
ッサが、ＮＵＭＡ（不均一メモリ・アクセス）アーキテ
クチャおよびＣＯＭＡ（キャッシュ専用メモリ・アーキ
テクチャ）から選択されるいずれか一つのアーキテクチ
ャの構成部分である、上記（２８）記載のディレクトリ
ベースのデータ処理システム。 （３０）前記第一のメモリ制御装置が、前記データにア
クセスする前に、前記第一のディレクトリにアクセスし
て、前記第一のメモリに含まれる前記データの状態を判
定するように設計されている、上記（２８）記載のディ
レクトリベースのデータ処理システム。 （３１）前記第一のメモリ制御装置が、前記要求を前記
相互接続部に発する前に、前記ディレクトリにアクセス
して、前記第一のノードが前記データの有効コピーを含
むかどうかを判定するように設計されている、上記（２
８）記載のディレクトリベースのデータ処理システム。 （３２）エラー状態が存在するならば、前記第一のノー
ド、前記第二のノードおよび前記相互接続部の一つ以上
が、前記データが前記第二のノードに含まれるかどうか
を判定し、含まれるならば、前記データを前記第一のノ
ードに提供するように構成されている、上記（２８）記
載のディレクトリベースのデータ処理システム。 （３３）前記第一のメモリ制御装置がさらに、前記エラ
ー状態が訂正不可能なエラーであるのか、訂正可能なエ
ラーであるのかを判定するように構成されている、上記
（２８）記載のディレクトリベースのデータ処理システ
ム。 （３４）前記第一のメモリ制御装置がさらに、前記第一
のメモリに含まれる前記データのどのビットがデータ・
エラーを含むのかを識別するように構成されている、上
記（２８）記載のディレクトリベースのデータ処理シス
テム。 （３５）前記第一のメモリ制御装置がさらに、前記第一
のメモリに含まれる前記データを、前記相互接続に発さ
れた前記要求に応答して受け取ったデータとで比較する
ように構成されている、上記（２８）記載のディレクト
リベースのデータ処理システム。
【図１】本発明を適用することができるマルチプロセッ
サ・システムのブロック図である。
サ・システムのブロック図である。
【図２】図１のノードの詳細ブロック図である。
【図３】本発明の方法の簡略化論理流れ図である。
【図４】図３の方法のさらなる詳細を示す論理流れ図で
ある。
ある。
【図５】図４に代わる論理の流れを示すもう一つの論理
流れ図である。
流れ図である。
１０ マルチプロセッサ・システム １２ システム相互接続 １４ ノード １８ 入出力アダプタ ２０ 入出力装置 ２１ ネットワーク・インタフェース ２２ プロセッサ ２４ キャッシュ・メモリ ２６ メモリ ２８ メモリ制御装置 ２９ ディレクトリ ３０ メモリ・ブロック ３２ 状態フィールド ３４ データ・フィールド ３５ アドレス・フィールド
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０６Ｆ 12/08 ５３１ Ｇ０６Ｆ 12/08 ５３１Ｅ ５４１ ５４１Ｄ 12/16 ３１０ 12/16 ３１０Ｃ ３１０Ｅ (72)発明者 ニコラス・エー・ポールシャック・ジュニ ア アメリカ合衆国55901 ミネソタ州、 ロ チェスター、 トゥエルフス・アヴェニュ ー、 ノースウェスト 2343
Claims (35)
- 【請求項１】ディレクトリベースのデータ処理システム
におけるデータを転送する方法であって、 ａ）要求装置により、前記要求装置に対応する局所メモ
リに含まれるデータにアクセスするステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、ディレクトリにアク
セスして、遠隔メモリ中に前記データが利用可能である
かどうかを判定するステップと、 ｄ）前記データが前記遠隔メモリで利用可能であるなら
ば、前記遠隔メモリからデータを要求するステップと、
を含む方法。 - 【請求項２】ｅ）前記遠隔メモリからデータを受け取る
ステップと、 ｆ）前記データを前記要求装置に供給するステップと、
をさらに含む、請求項１記載の方法。 - 【請求項３】ステップｄ）が、前記要求装置と前記遠隔
メモリとを結合する相互接続部に要求を発することを含
む、請求項１記載の方法。 - 【請求項４】ステップｂ）がエラー状態が存在しないと
判定するならば、前記データを前記要求装置に提供する
ステップをさらに含む、請求項１記載の方法。 - 【請求項５】前記要求装置が、メモリ制御装置、プロセ
ッサおよびそれらの組み合わせから選択されるいずれか
一つである、請求項１記載の方法。 - 【請求項６】前記遠隔メモリから受け取った前記データ
で前記局所メモリを更新するステップをさらに含む、請
求項１記載の方法。 - 【請求項７】エラー状態が存在すると判定したのち、デ
ータ・エラーを記録するステップをさらに含む、請求項
１記載の方法。 - 【請求項８】ステップａ）の前に前記データの状態を判
定するステップをさらに含む、請求項１記載の方法。 - 【請求項９】前記データの状態の判定が、前記ディレク
トリにアクセスすることを含む、請求項８記載の方法。 - 【請求項１０】ステップｃ）が、前記データの状態を判
定することを含む、請求項１記載の方法。 - 【請求項１１】前記データの状態を判定するステップ
が、前記データが共用状態にあるかどうかを判定するこ
とを含む、請求項１０記載の方法。 - 【請求項１２】ｅ）前記データを含む前記局所メモリの
アドレスに位置する１個以上の故障ビットを識別するス
テップと、 ｆ）前記アドレスにある１個以上のビットを前記遠隔メ
モリからの１個以上のビットで上書きするステップと、 ｇ）前記アドレスから読み出すステップと、をさらに含
む、請求項１記載の方法。 - 【請求項１３】ｈ）ステップｇ）で読み出した前記デー
タに含まれる１個以上の故障ビットを識別するステップ
と、 ｉ）ステップｈ）で識別した前記１個以上の故障ビット
のいずれかが、ステップｅ）で識別した前記１個以上の
故障ビットにマッチするかどうかを判定するステップ
と、 をさらに含む、請求項１２記載の方法。 - 【請求項１４】ステップｅ）およびｈ）が、前記局所メ
モリに含まれるデータを前記遠隔メモリから受け取った
前記データとで比較することを含む、請求項１３記載の
方法。 - 【請求項１５】ｈ）前記局所メモリのアドレスに位置す
る前記データを前記遠隔メモリからのデータで上書きす
るステップと、 ｉ）前記アドレスから読み出すステップと、 ｊ）ステップｉ）で前記アドレスから読み出したデータ
中にエラー状態が存在するかどうかを判定するステップ
と、 ｋ）ステップｊ）でエラー状態が存在するならば、ステ
ップｂ）で前記データに含まれていた１個以上の故障ビ
ットがステップｉ）で前記データに含まれていた１個以
上の故障ビットにマッチするかどうかを判定するステッ
プと、をさらに含む、請求項１２記載の方法。 - 【請求項１６】エラー・データを記録するステップをさ
らに含む、請求項１５記載の方法。 - 【請求項１７】第一の処理装置、第一のメモリおよびデ
ィレクトリを有する第一のノードと、第二の処理装置お
よび第二のメモリを有する第二のノードと、前記第一の
ノードと前記第二のノードとを結合する相互接続とを含
むデータ処理システムであって、 前記第一の処理装置が、 ａ）前記第一のメモリに含まれるデータにアクセスする
ステップと、 ｂ）前記データ中にエラー状態が存在するかどうかを判
定するステップと、 ｃ）エラー状態が存在するならば、前記ディレクトリに
アクセスして、前記データが前記システム上の別の場所
に常駐するかどうかを判定するステップと、を実行する
ように構成されているデータ処理システム。 - 【請求項１８】前記第一の処理装置が、ステップａ）〜
ｃ）を実行するように構成されたメモリ制御装置を含
む、請求項１７記載のデータ処理システム。 - 【請求項１９】前記第一のノードおよび前記第二のノー
ドが、ＮＵＭＡ（不均一メモリ・アクセス）アーキテク
チャおよびＣＯＭＡ（キャッシュ専用メモリ・アーキテ
クチャ）から選択されるいずれか一つのアーキテクチャ
の構成部分である、請求項１７記載のデータ処理システ
ム。 - 【請求項２０】前記第一の処理装置が、ステップｃ）で
前記データの状態を判定するように構成されている、請
求項１７記載のデータ処理システム。 - 【請求項２１】前記第一の処理装置が、ステップａ）の
前に前記ディレクトリにアクセスして、前記データが前
記第一のメモリ中に位置するかどうかを判定するように
構成されている、請求項１７記載のデータ処理システ
ム。 - 【請求項２２】前記第一の処理装置がプロセッサおよび
メモリ制御装置を含み、前記メモリ制御装置が、ステッ
プａ）〜ｃ）を実行するように構成され、さらに、 ｄ）エラー状態が存在しないならば、前記データを前記
プロセッサに提供するステップを実行するように構成さ
れている、請求項１７記載のデータ処理システム。 - 【請求項２３】前記第一のノードおよび前記相互接続部
の少なくとも一つが、 ｄ）前記システム上の別の場所に前記データが常駐する
ならば、前記第二のノードから前記データを要求するス
テップをさらに実行するように構成されている、請求項
１７記載のデータ処理システム。 - 【請求項２４】前記第一のノードおよび前記相互接続部
の少なくとも一つが、 ｅ）前記データを受け取るステップと、 ｆ）前記第二のノードから受け取ったデータで前記第一
のメモリを更新するステップと、をさらに実行するよう
に構成されている、請求項２３記載のデータ処理システ
ム。 - 【請求項２５】前記第一の処理装置が、ステップａ〜
ｃ）を実行するように構成され、さらに、第一のメモリ
でアクセスされた前記データを、前記第二のノードから
受け取ったデータとで比較して、前記第一のメモリから
要求された前記データの１個以上の故障ビットを判定す
るように設計されているメモリ制御装置を含む、請求項
２４記載のデータ処理システム。 - 【請求項２６】前記第一のノードおよび前記相互接続部
の少なくとも一つが、 ｅ）前記第二のノードから前記データを受け取るステッ
プと、 ｆ）前記第二のノードから受け取った前記データを前記
第一の処理装置に供給するステップと、 ｇ）前記第二のノードから受け取った前記データで前記
第一のメモリを更新するステップと、 ｈ）ステップｂ）でエラー状態が存在しないならば、ス
テップｈ）における前記データを前記第一の処理装置に
提供するステップと、をさらに実行するように構成され
ている、請求項２３記載のデータ処理システム。 - 【請求項２７】前記第一の処理装置が、ステップａ）の
前に前記ディレクトリにアクセスして、前記データが前
記第一のメモリ中に位置するかどうかを判定するように
構成されている、請求項２６記載のデータ処理システ
ム。 - 【請求項２８】分散共用メモリを有するディレクトリベ
ースのデータ処理システムであって、 ａ）第一のプロセッサ、第一のメモリ、第一のメモリ制
御装置および前記第一のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第一のディレクトリを少なく
とも含む第一のノードと、 ｂ）第二のプロセッサ、第二のメモリ、第二のメモリ制
御装置および前記第二のメモリの１個以上のメモリ・ブ
ロックの状態データを含む第二のディレクトリを少なく
とも含む第二のノードと、 ｃ）前記第一のノードと前記第二のノードとを結合する
相互接続部と、を含み、前記第一のメモリ制御装置が、
前記第一のメモリに含まれるデータにアクセスし、前記
データ中にエラー状態が存在するかどうかを判定し、エ
ラー状態が存在するならば、前記データの要求を前記相
互接続部に発するように構成されているディレクトリベ
ースのデータ処理システム。 - 【請求項２９】前記第一のプロセッサおよび前記第二の
プロセッサが、ＮＵＭＡ（不均一メモリ・アクセス）ア
ーキテクチャおよびＣＯＭＡ（キャッシュ専用メモリ・
アーキテクチャ）から選択されるいずれか一つのアーキ
テクチャの構成部分である、請求項２８記載のディレク
トリベースのデータ処理システム。 - 【請求項３０】前記第一のメモリ制御装置が、前記デー
タにアクセスする前に、前記第一のディレクトリにアク
セスして、前記第一のメモリに含まれる前記データの状
態を判定するように設計されている、請求項２８記載の
ディレクトリベースのデータ処理システム。 - 【請求項３１】前記第一のメモリ制御装置が、前記要求
を前記相互接続部に発する前に、前記ディレクトリにア
クセスして、前記第一のノードが前記データの有効コピ
ーを含むかどうかを判定するように設計されている、請
求項２８記載のディレクトリベースのデータ処理システ
ム。 - 【請求項３２】エラー状態が存在するならば、前記第一
のノード、前記第二のノードおよび前記相互接続部の一
つ以上が、前記データが前記第二のノードに含まれるか
どうかを判定し、含まれるならば、前記データを前記第
一のノードに提供するように構成されている、請求項２
８記載のディレクトリベースのデータ処理システム。 - 【請求項３３】前記第一のメモリ制御装置がさらに、前
記エラー状態が訂正不可能なエラーであるのか、訂正可
能なエラーであるのかを判定するように構成されてい
る、請求項２８記載のディレクトリベースのデータ処理
システム。 - 【請求項３４】前記第一のメモリ制御装置がさらに、前
記第一のメモリに含まれる前記データのどのビットがデ
ータ・エラーを含むのかを識別するように構成されてい
る、請求項２８記載のディレクトリベースのデータ処理
システム。 - 【請求項３５】前記第一のメモリ制御装置がさらに、前
記第一のメモリに含まれる前記データを、前記相互接続
に発された前記要求に応答して受け取ったデータとで比
較するように構成されている、請求項２８記載のディレ
クトリベースのデータ処理システム。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046701A (ja) * | 2006-08-11 | 2008-02-28 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
| JP2009116885A (ja) * | 2008-11-28 | 2009-05-28 | Fujitsu Ltd | コンピュータ及び制御方法 |
| JP2014197402A (ja) * | 2014-05-26 | 2014-10-16 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7035470B2 (en) * | 2001-02-05 | 2006-04-25 | Ati Technologies, Inc. | System for handling errors related to IDCT data and method thereof |
| US7885336B2 (en) * | 2001-02-05 | 2011-02-08 | Ati Technologies Ulc | Programmable shader-based motion compensation apparatus and method |
| NZ528503A (en) * | 2001-03-12 | 2004-06-25 | Honeywell Int Inc | Method of recovering a flight critical computer after a radiation event |
| US6851071B2 (en) * | 2001-10-11 | 2005-02-01 | International Business Machines Corporation | Apparatus and method of repairing a processor array for a failure detected at runtime |
| US7043666B2 (en) * | 2002-01-22 | 2006-05-09 | Dell Products L.P. | System and method for recovering from memory errors |
| TW200417851A (en) * | 2003-03-07 | 2004-09-16 | Wistron Corp | Computer system capable of maintaining system's stability while memory is unstable and memory control method |
| US7779296B2 (en) * | 2004-07-23 | 2010-08-17 | Emc Corporation | Storing data replicas remotely |
| EP1878017A1 (en) * | 2004-12-21 | 2008-01-16 | Koninklijke Philips Electronics N.V. | Method and apparatus for error correction of optical disc data |
| US7366846B2 (en) * | 2005-01-14 | 2008-04-29 | International Business Machines Corporation | Redirection of storage access requests |
| US7328315B2 (en) * | 2005-02-03 | 2008-02-05 | International Business Machines Corporation | System and method for managing mirrored memory transactions and error recovery |
| US7966526B2 (en) * | 2007-04-10 | 2011-06-21 | Galileo Tools Gmbh | Software event recording and analysis system and method of use thereof |
| US20090150721A1 (en) * | 2007-12-10 | 2009-06-11 | International Business Machines Corporation | Utilizing A Potentially Unreliable Memory Module For Memory Mirroring In A Computing System |
| US8510615B2 (en) * | 2009-10-22 | 2013-08-13 | Xerox Corporation | Virtual repair of digital media |
| US9128887B2 (en) * | 2012-08-20 | 2015-09-08 | Lenovo Enterprise Solutions (Singapore) Pte. Ltd. | Using a buffer to replace failed memory cells in a memory component |
| US11544153B2 (en) * | 2020-03-12 | 2023-01-03 | International Business Machines Corporation | Memory error handling during and/or immediately after a virtual machine migration |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4044337A (en) | 1975-12-23 | 1977-08-23 | International Business Machines Corporation | Instruction retry mechanism for a data processing system |
| US4538265A (en) | 1983-03-24 | 1985-08-27 | International Business Machines Corporation | Method and apparatus for instruction parity error recovery |
| JPH0680492B2 (ja) | 1984-09-29 | 1994-10-12 | 株式会社日立製作所 | エラー回復方法 |
| US4924466A (en) | 1988-06-30 | 1990-05-08 | International Business Machines Corp. | Direct hardware error identification method and apparatus for error recovery in pipelined processing areas of a computer system |
| US5280615A (en) * | 1990-03-23 | 1994-01-18 | Unisys Corporation | Out of order job processing method and apparatus |
| EP0528538B1 (en) | 1991-07-18 | 1998-12-23 | Tandem Computers Incorporated | Mirrored memory multi processor system |
| US5406504A (en) * | 1993-06-30 | 1995-04-11 | Digital Equipment | Multiprocessor cache examiner and coherency checker |
| US5771247A (en) | 1994-10-03 | 1998-06-23 | International Business Machines Corporation | Low latency error reporting for high performance bus |
| JP3889044B2 (ja) | 1995-05-05 | 2007-03-07 | シリコン、グラフィクス、インコーポレイテッド | 不均一メモリ・アクセス（ｎｕｍａ）システムにおけるページ移動 |
| US5720029A (en) | 1995-07-25 | 1998-02-17 | International Business Machines Corporation | Asynchronously shadowing record updates in a remote copy session using track arrays |
| US5768623A (en) * | 1995-09-19 | 1998-06-16 | International Business Machines Corporation | System and method for sharing multiple storage arrays by dedicating adapters as primary controller and secondary controller for arrays reside in different host computers |
| US5870537A (en) | 1996-03-13 | 1999-02-09 | International Business Machines Corporation | Concurrent switch to shadowed device for storage controller and device errors |
| US5933653A (en) | 1996-05-31 | 1999-08-03 | Emc Corporation | Method and apparatus for mirroring data in a remote data storage system |
| US5892970A (en) | 1996-07-01 | 1999-04-06 | Sun Microsystems, Inc. | Multiprocessing system configured to perform efficient block copy operations |
| US6029231A (en) * | 1996-12-03 | 2000-02-22 | Emc Corporation | Retrieval of data stored on redundant disks across a network using remote procedure calls |
| US5881282A (en) | 1996-12-10 | 1999-03-09 | Intel Corporation | Controlling ill-behaved computer add-on device through a virtual execution mode |
| US6073209A (en) * | 1997-03-31 | 2000-06-06 | Ark Research Corporation | Data storage controller providing multiple hosts with access to multiple storage subsystems |
| US5946709A (en) | 1997-04-14 | 1999-08-31 | International Business Machines Corporation | Shared intervention protocol for SMP bus using caches, snooping, tags and prioritizing |
| DE69715203T2 (de) * | 1997-10-10 | 2003-07-31 | Bull Sa | Ein Datenverarbeitungssystem mit cc-NUMA (cache coherent, non-uniform memory access) Architektur und im lokalen Speicher enthaltenem Cache-Speicher für Fernzugriff |
| US6260069B1 (en) * | 1998-02-10 | 2001-07-10 | International Business Machines Corporation | Direct data retrieval in a distributed computing system |
| US6088815A (en) * | 1998-02-23 | 2000-07-11 | International Busines Machines Corporation | Automatic data recovery for a duplex pair |
| US6151685A (en) * | 1998-05-15 | 2000-11-21 | International Business Machines Corporation | System and method for recovering a segment directory for a log structured array |
| US6275900B1 (en) * | 1999-01-27 | 2001-08-14 | International Business Machines Company | Hybrid NUMA/S-COMA system and method |
| US6449731B1 (en) * | 1999-03-03 | 2002-09-10 | Tricord Systems, Inc. | Self-healing computer system storage |
| US6725343B2 (en) * | 2000-10-05 | 2004-04-20 | Hewlett-Packard Development Company, L.P. | System and method for generating cache coherence directory entries and error correction codes in a multiprocessor system |
-
2000
- 2000-02-03 US US09/497,589 patent/US6615375B1/en not_active Expired - Fee Related
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-
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008046701A (ja) * | 2006-08-11 | 2008-02-28 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
| JP2009116885A (ja) * | 2008-11-28 | 2009-05-28 | Fujitsu Ltd | コンピュータ及び制御方法 |
| JP2014197402A (ja) * | 2014-05-26 | 2014-10-16 | 富士通株式会社 | 情報処理装置、制御方法および制御プログラム |
Also Published As
| Publication number | Publication date |
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