JP2008046701A - マルチプロセッサシステム及びその動作方法 - Google Patents
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Abstract
【解決手段】主記憶装置107と複数のプロセッサ101とメモリコントローラ105とディレクトリ106とを具備するマルチプロセッサシステムを用いる。プロセッサ101はプロセッサキャッシュ102を有する。ディレクトリ106は、エントリ情報を格納する。メモリコントローラ105は、プロセッサキャッシュ間のコヒーレンシを保証し、ディレクトリ106から得た第1アドレス情報に対応する第1エントリ情報に異常が有る場合、第1エントリ情報を無効化する指示をプロセッサ101へ出力する。プロセッサ101は、プロセッサキャッシュ102の第1エントリ情報を無効化し、第1アドレス情報で特定される最新データが主記憶装置107にあることを示す返信をメモリコントローラ105へ出力する。
【選択図】図1
Description
本発明では、ディレクトリ(RAM:106)で訂正不可能な障害を検出した際に、該当アドレスの無効化を全プロセッサキャッシュ(102)に指示する機能を用意することで、ディレクトリ(RAM:106)で訂正不可能な障害を検出したエントリ情報(202、203、204)に対応する主記憶データが最新であることを保証することが出来る。
本発明では、ディレクトリ(RAM:106)で訂正不可能な障害を検出した際に、更に、全プロセッサキャッシュ(102)の無効化完了を待ち合わせる機能を用意することで、ディレクトリ(RAM:106)で訂正不可能な障害を検出したアドレス情報(エントリ)に対応する主記憶データが最新であることを保証することが出来る。
本発明では、ディレクトリ(RAM:106)で訂正不可能な障害を検出した際に、該ディレクトリ(RAM:106)のエントリ情報を、主記憶データが最新データであることを示す値に強制的に上書きすることで、障害状態から通常状態への復旧を行うことが出来る。
本発明では、更に、上記処理によっても同ディレクトリ(RAM:106)のアドレス情報(エントリ)での障害がなくならない場合、これを固定障害と判断し、ディレクトリ(RAM:106)の該エントリ情報(202、203、204)を、ディレクトリ(106)とは別に用意する固定障害処理部(327:例示、レジスタ)に移し、その後は該ディレクトリ(106)のアドレス情報(エントリ)に対するアクセスは、ディレクトリ(106)ではなくこの固定障害処理部(327)に対して行うことで、ディレクトリ(106)で固定障害が発生した場合でも、システムの継続動作を可能にできる。
105 メモリコントローラ
106、201 ディレクトリ
107 主記憶装置
108(108−i) システムインタフェース
202 キャッシュステータス
203 キャッシングエージェント情報
204 ECC
300a、 プロセッサ間インタフェース
300b プロセッサ間インタフェース
301 プロセッサ間インタフェース入力部
302 コマンドデコーダ
303 リードリクエストバッファ
304 ライトバックリクエストバッファ
305 調停回路
306 データ生成回路
307 コマンド/アドレスレジスタ
308 ディレクトリ書き込みデータレジスタ
309 ディレクトリ
310 障害検出回路
311 ディレクトリ更新/プロセッサキャッシュスヌープリクエスト生成部
312 セレクタ
313 主記憶制御部
314 主記憶装置
315 プロセッサキャッシュスヌープリクエストバッファ
316 リプライデータバッファ
317 調停回路
318 プロセッサ間システムインタフェース出力部
319 レジスタ
320 カウンタレジスタ
321、323、329 信号線
322 訂正不可能障害処理部
324 レジスタ
325 固定障害エントリ情報レジスタ
326 固定障害ディレクトリ情報レジスタ
327 ディレクトリ固定障害処理部
328 主記憶書き込みデータレジスタ
400 ディレクトリ制御部
401 「M」
402 「E」
403 「S」
404 「I」
501 「0」
502 「1」
503 「2」
504 「3」
601〜620 欄
Claims (16)
- 主記憶装置と、
プロセッサキャッシュを有する複数のプロセッサと、
前記複数のプロセッサの各々から前記主記憶装置へのアクセスを制御し、プロセッサキャッシュ間のコヒーレンシを保証するメモリコントローラと、
前記主記憶装置のアドレス情報毎のキャッシュ制御状態を示すエントリ情報を格納するディレクトリと
を具備し、
前記メモリコントローラは、
前記ディレクトリから読み出した第1アドレス情報に対応する第1エントリ情報に異常が有る場合、前記第1エントリ情報を無効化する指示を前記複数のプロセッサへ出力し、
前記複数のプロセッサの各々は、
前記プロセッサキャッシュの前記第1エントリ情報を無効化し、
前記第1アドレス情報で特定されるデータの最新のものが前記主記憶装置にあることを示す返信を前記メモリコントローラへ出力する
マルチプロセッサシステム。 - 請求項1に記載のマルチプロセッサシステムにおいて、
前記メモリコントローラは、
前記複数のプロセッサからの前記返信の有無を確認する障害処理部と、
前記複数のプロセッサの全てから前記返信を受信したことを前記障害処理部が確認するまで、読み出し要求を受け付けない調停部と
を備える
マルチプロセッサシステム。 - 請求項1又は2に記載のマルチプロセッサシステムにおいて、
前記プロセッサは、自身の前記プロセッサキャッシュに前記第1アドレス情報で特定されるデータとして最新データを有している場合、前記最新データを前記メモリコントローラへ出力し、
前記メモリコントローラは、前記主記憶装置の前記第1アドレス情報において前記最新データに上書きする主記憶制御部を備える
マルチプロセッサシステム。 - 請求項1乃至3のいずれか一項に記載のマルチプロセッサシステムにおいて、
前記メモリコントローラは、
前記ディレクトリから再度読み出した前記第1アドレス情報に対応する第2エントリ情報に異常が有る場合、前記第1アドレス情報に対応する前記エントリ情報を格納する固定障害処理部を備え、
前記ディレクトリに対する前記第1アドレス情報に対応するデータへの読み出し要求を受けたとき、前記固定障害処理部は、前記第1アドレス情報に対応する前記エントリ情報を、前記ディレクトリに替わって出力する
マルチプロセッサシステム。 - 接続される主記憶装置のアドレス情報毎のキャッシュ制御状態を示すエントリ情報を格納するディレクトリから読み出した第1アドレス情報に対応する第1エントリ情報に異常が有るか否かを検出する異常検出部と、
前記異常の検出に基づいて、前記第1エントリ情報を無効化する指示を複数のプロセッサへ出力するリクエスト部と
を具備する
メモリコントローラ。 - 請求項5に記載のメモリコントローラにおいて、
接続される複数のプロセッサからの第1アドレス情報で特定されるデータの最新のものが前記主記憶装置にあることを示す返信の有無を確認する障害処理部と、
前記複数のプロセッサの全てから前記返信を受信したことを前記障害処理部が確認するまで、読み出し要求を受け付けない調停部と
を更に具備する
メモリコントローラ。 - 請求項5又は6に記載のメモリコントローラにおいて、
前記プロセッサは、自身の前記プロセッサキャッシュに前記第1アドレス情報で特定されるデータとして最新データを有している場合、前記最新データを前記メモリコントローラへ出力し、
前記主記憶装置の前記第1アドレス情報において前記最新データに上書きする主記憶制御部を更に具備する
メモリコントローラ。 - 請求項5乃至7のいずれか一項に記載のメモリコントローラにおいて、
前記ディレクトリから再度読み出した前記第1アドレス情報に対応する第2エントリ情報に異常が有る場合、前記第1アドレス情報に対応する前記エントリ情報を格納する固定障害処理部を更に具備し、
前記ディレクトリに対する前記第1アドレス情報に対応するデータへの読み出し要求を受けたとき、前記固定障害処理部は、前記第1アドレス情報に対応する前記エントリ情報を、前記ディレクトリに替わって出力する
メモリコントローラ。 - マルチプロセッサシステムの動作方法であって、
ここで、マルチプロセッサシステムは、
主記憶装置と、
プロセッサキャッシュを有する複数のプロセッサと、
前記複数のプロセッサの各々から前記主記憶装置へのアクセスを制御し、プロセッサキャッシュ間のコヒーレンシを保証するメモリコントローラと、
前記主記憶装置のアドレス情報毎のキャッシュ制御状態を示すエントリ情報を格納するディレクトリと
を具備し、
前記マルチプロセッサシステムの動作方法は、
(a)前記メモリコントローラが、前記ディレクトリから読み出した第1アドレス情報に対応する第1エントリ情報に異常が有る場合、前記第1エントリ情報を無効化する指示を前記複数のプロセッサへ出力するステップと、
(b)前記複数のプロセッサの各々が、前記プロセッサキャッシュの前記第1エントリ情報を無効化するステップと、
(c)前記複数のプロセッサの各々が、前記第1アドレス情報で特定されるデータの最新のものが前記主記憶装置にあることを示す返信を前記メモリコントローラへ出力するステップと
を具備する
マルチプロセッサシステムの動作方法。 - 請求項9に記載のマルチプロセッサシステムの動作方法において、
前記メモリコントローラは、障害処理部と調停部とを備え、
前記マルチプロセッサシステムの動作方法は、
(d)前記調停部が、前記複数のプロセッサの全てから前記返信を受信したことを前記障害処理部が確認するまで、読み出し要求を受け付けないステップを更に具備する
マルチプロセッサシステムの動作方法。 - 請求項9又は10に記載のマルチプロセッサシステムの動作方法において、
前記メモリコントローラは、主記憶制御部を備え、
前記マルチプロセッサシステムの動作方法は、
(e)前記プロセッサが、自身の前記プロセッサキャッシュに前記第1アドレス情報で特定されるデータとして最新データを有している場合、前記最新データを前記メモリコントローラへ出力するステップと、
(f)前記主記憶制御部が、前記主記憶装置の前記第1アドレス情報において前記最新データに上書きするステップと
を更に具備する
マルチプロセッサシステムの動作方法。 - 請求項9乃至11のいずれか一項に記載のマルチプロセッサシステムの動作方法において、
前記メモリコントローラは、固定障害処理部を備え、
前記マルチプロセッサシステムの動作方法は、
(g)前記固定障害処理部が、前記ディレクトリから再度読み出した前記第1アドレス情報に対応する第2エントリ情報に異常が有る場合、前記第1アドレス情報に対応する前記エントリ情報を格納するステップと、
(h)前記メモリコントローラが、前記ディレクトリに対する前記第1アドレス情報に対応するデータへの読み出し要求を受けたとき、前記固定障害処理部が、前記第1アドレス情報に対応する前記エントリ情報を、前記ディレクトリに替わって出力するステップを更に具備する
マルチプロセッサシステムの動作方法。 - マルチプロセッサシステムの動作方法を実行するプログラムであって、
ここで、マルチプロセッサシステムは、
主記憶装置と、
プロセッサキャッシュを有する複数のプロセッサと、
前記複数のプロセッサの各々から前記主記憶装置へのアクセスを制御し、プロセッサキャッシュ間のコヒーレンシを保証するメモリコントローラと、
前記主記憶装置のアドレス情報毎のキャッシュ制御状態を示すエントリ情報を格納するディレクトリと
を具備し、
前記プログラムは、
(a)前記メモリコントローラが、前記ディレクトリから読み出した第1アドレス情報に対応する第1エントリ情報に異常が有る場合、前記第1エントリ情報を無効化する指示を前記複数のプロセッサへ出力するステップと、
(b)前記複数のプロセッサの各々が前記プロセッサキャッシュの前記第1エントリ情報を無効化し、前記第1アドレス情報で特定されるデータの最新のものが前記主記憶装置にあることを示す返信を出力したとき、前記メモリコントローラが、前記返信を受信するステップと
を具備する
マルチプロセッサシステムの動作方法を実行するためのプログラム。 - 請求項13に記載のプログラムにおいて、
前記メモリコントローラは、障害処理部と調停部とを備え、
前記プログラムは、
(c)前記調停部が、前記複数のプロセッサの全てから前記返信を受信したことを前記障害処理部が確認するまで、読み出し要求を受け付けないステップを更に具備する
プログラム。 - 請求項13又は14に記載のプログラムにおいて、
前記メモリコントローラは、主記憶制御部を備え、
前記プログラムは、
(d)前記主記憶制御部が、前記プロセッサが自身の前記プロセッサキャッシュに前記第1アドレス情報で特定されるデータとして最新データを有している場合に前記メモリコントローラへ出力した前記最新データを、前記主記憶装置の前記第1アドレス情報において前記最新データに上書きするステップと
を更に具備する
プログラム。 - 請求項13乃至15のいずれか一項に記載のプログラムにおいて、
前記メモリコントローラは、固定障害処理部を備え、
前記プログラムは、
(e)前記固定障害処理部が、前記ディレクトリから再度読み出した前記第1アドレス情報に対応する第2エントリ情報に異常が有る場合、前記第1アドレス情報に対応する前記エントリ情報を格納するステップと、
(f)前記メモリコントローラが、前記メモリコントローラが、前記ディレクトリに対する前記第1アドレス情報に対応するデータへの読み出し要求を受けたとき、前記固定障害処理部が、前記第1アドレス情報に対応する前記エントリ情報を、前記ディレクトリに替わって出力するステップを更に具備する
プログラム。
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