JPH11232240A - マルチプロセッサシステムのキャッシュ障害処理方法 - Google Patents
マルチプロセッサシステムのキャッシュ障害処理方法Info
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- JPH11232240A JPH11232240A JP10031178A JP3117898A JPH11232240A JP H11232240 A JPH11232240 A JP H11232240A JP 10031178 A JP10031178 A JP 10031178A JP 3117898 A JP3117898 A JP 3117898A JP H11232240 A JPH11232240 A JP H11232240A
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Abstract
(57)【要約】
【課題】 システムの稼動率を向上させることができる
マルチプロセッサシステムのキャッシュ障害処理方法を
提供する。 【解決手段】 キャッシュメモリを有する複数のプロセ
ッサと、キャッシュメモリの内容と主記憶装置のキャッ
シュコヒーレンシを保証するためのバス制御回路と、プ
ロセッサ及びバス制御回路を接続する第1のバスとを有
する系を少なくとも一つ備え、系と主記憶装置が第2の
バスによって接続されたマルチプロセッサシステムのキ
ャッシュ障害処理方法であって、キャッシュメモリに格
納されたアドレスアレイのデータで発生したエラーの検
出回数をカウントし、予め設定された回数になるまで、
バス制御回路が有するコピーキャッシュで保持したコピ
ーデータを用いてアドレスアレイのデータを回復させ
る。
マルチプロセッサシステムのキャッシュ障害処理方法を
提供する。 【解決手段】 キャッシュメモリを有する複数のプロセ
ッサと、キャッシュメモリの内容と主記憶装置のキャッ
シュコヒーレンシを保証するためのバス制御回路と、プ
ロセッサ及びバス制御回路を接続する第1のバスとを有
する系を少なくとも一つ備え、系と主記憶装置が第2の
バスによって接続されたマルチプロセッサシステムのキ
ャッシュ障害処理方法であって、キャッシュメモリに格
納されたアドレスアレイのデータで発生したエラーの検
出回数をカウントし、予め設定された回数になるまで、
バス制御回路が有するコピーキャッシュで保持したコピ
ーデータを用いてアドレスアレイのデータを回復させ
る。
Description
【0001】
【発明の属する技術分野】本発明は、複数のプロセッサ
とそれらが有するキャッシュメモリのコヒーレンシを保
証するバス制御回路とを備えた系を複数個有するマルチ
プロセッサシステムのキャッシュ障害処理方法に関する
ものである。
とそれらが有するキャッシュメモリのコヒーレンシを保
証するバス制御回路とを備えた系を複数個有するマルチ
プロセッサシステムのキャッシュ障害処理方法に関する
ものである。
【0002】
【従来の技術】図4はマルチプロセッサシステムの構成
を示すブロック図である。
を示すブロック図である。
【0003】図4において、第1のプロセッサ101〜
第4のプロセッサ104はそれぞれアクセスタイムの短
いキャッシュメモリを有している。キャッシュメモリ
は、データを記憶する領域であるデータアレイキャッシ
ュ(以下、DAと称する場合もある)と、データアレイ
キャッシュに格納されたデータのアドレスに対応するキ
ーアドレス、及びデータアレイキャッシュに格納された
データのステータスを保持するアドレスアレイキャッシ
ュ(以下、AAと称する場合もある)とによって構成さ
れる。
第4のプロセッサ104はそれぞれアクセスタイムの短
いキャッシュメモリを有している。キャッシュメモリ
は、データを記憶する領域であるデータアレイキャッシ
ュ(以下、DAと称する場合もある)と、データアレイ
キャッシュに格納されたデータのアドレスに対応するキ
ーアドレス、及びデータアレイキャッシュに格納された
データのステータスを保持するアドレスアレイキャッシ
ュ(以下、AAと称する場合もある)とによって構成さ
れる。
【0004】バス制御回路106は、第1のプロセッサ
101〜第4のプロセッサ104のキャッシュコヒーレ
ンシを保証するための回路であり、第1のプロセッサ1
01〜第4のプロセッサ104が有するアドレスアレイ
キャッシュのデータがコピーされるコピーキャッシュメ
モリを有している。なお、コピーキャッシュメモリは第
1のプロセッサ101〜第4のプロセッサ104にそれ
ぞれ対応して設けられた領域である複数のコピーキャッ
シュによって構成される。
101〜第4のプロセッサ104のキャッシュコヒーレ
ンシを保証するための回路であり、第1のプロセッサ1
01〜第4のプロセッサ104が有するアドレスアレイ
キャッシュのデータがコピーされるコピーキャッシュメ
モリを有している。なお、コピーキャッシュメモリは第
1のプロセッサ101〜第4のプロセッサ104にそれ
ぞれ対応して設けられた領域である複数のコピーキャッ
シュによって構成される。
【0005】第1のプロセッサ101〜第4のプロセッ
サ104とバス制御回路106は第1のバス105によ
って接続され、この第1のバス105によって接続され
た複数のプロセッサ及びバス制御回路106からなる構
成を系と呼ぶ。
サ104とバス制御回路106は第1のバス105によ
って接続され、この第1のバス105によって接続され
た複数のプロセッサ及びバス制御回路106からなる構
成を系と呼ぶ。
【0006】マルチプロセッサシステムは、複数の系と
主記憶装置112から構成され、主記憶装置112、及
び各系のバス制御回路はそれぞれ第2のバス111によ
って接続されている。
主記憶装置112から構成され、主記憶装置112、及
び各系のバス制御回路はそれぞれ第2のバス111によ
って接続されている。
【0007】なお、図4はマルチプロセッサシステムが
4つの系から構成される例を示しているが、系の数は4
つに限定されるものではなく、少なくとも一つの系を有
していればよい。
4つの系から構成される例を示しているが、系の数は4
つに限定されるものではなく、少なくとも一つの系を有
していればよい。
【0008】ところで、従来のマルチプロセッサシステ
ムでは、任意のプロセッサから発せられたメモリアクセ
スリクエストに対して、必要なデータが自己のキャッシ
ュメモリ、あるいは自系の他のプロセッサのキャッシュ
メモリ内に無いことを確認した場合に、他の系のバス制
御回路が有するコピーキャッシュメモリの内容を索引
し、その系のプロセッサのキャッシュメモリに必要とす
るデータが有るか否かを確認する処理を行っている。
ムでは、任意のプロセッサから発せられたメモリアクセ
スリクエストに対して、必要なデータが自己のキャッシ
ュメモリ、あるいは自系の他のプロセッサのキャッシュ
メモリ内に無いことを確認した場合に、他の系のバス制
御回路が有するコピーキャッシュメモリの内容を索引
し、その系のプロセッサのキャッシュメモリに必要とす
るデータが有るか否かを確認する処理を行っている。
【0009】このようにすることで、メモリアクセスリ
クエストを発行したプロセッサは、必要とするデータを
持たない他の系のプロセッサに対して問い合わせのため
のリクエストを送出する必要がないため、第1のバス1
05のトラフィック量を軽減することができる。
クエストを発行したプロセッサは、必要とするデータを
持たない他の系のプロセッサに対して問い合わせのため
のリクエストを送出する必要がないため、第1のバス1
05のトラフィック量を軽減することができる。
【0010】次に、図4に示したマルチプロセッサシス
テムが有する各プロセッサの構成、及び各プロセッサで
実行する従来のキャッシュ障害処理方法について図面を
用いて説明する。
テムが有する各プロセッサの構成、及び各プロセッサで
実行する従来のキャッシュ障害処理方法について図面を
用いて説明する。
【0011】図5は従来のマルチプロセッサシステムの
キャッシュ障害処理方法を説明するための図であり、プ
ロセッサの構成を示すブロック図である。また、図6は
図5に示したプロセッサから出力されるリクエストのデ
ータ形式を示す模式図である。なお、図5に示したプロ
セッサは、図4に示した第1のプロセッサ101〜第4
のプロセッサ104の構成を代表して示したものであ
り、第1のプロセッサ101〜第4のプロセッサ104
はそれぞれ図5に記載したプロセッサと同じ構成を有し
ている。また、図5のプロセッサでは、マルチプロセッ
サシステムのキャッシュ障害処理方法に関係する部位で
ある、アドレスアレイキャッシュとその周辺の構成につ
いてのみ示している。その他の構成については本発明と
関係がないため、その説明は省略する。
キャッシュ障害処理方法を説明するための図であり、プ
ロセッサの構成を示すブロック図である。また、図6は
図5に示したプロセッサから出力されるリクエストのデ
ータ形式を示す模式図である。なお、図5に示したプロ
セッサは、図4に示した第1のプロセッサ101〜第4
のプロセッサ104の構成を代表して示したものであ
り、第1のプロセッサ101〜第4のプロセッサ104
はそれぞれ図5に記載したプロセッサと同じ構成を有し
ている。また、図5のプロセッサでは、マルチプロセッ
サシステムのキャッシュ障害処理方法に関係する部位で
ある、アドレスアレイキャッシュとその周辺の構成につ
いてのみ示している。その他の構成については本発明と
関係がないため、その説明は省略する。
【0012】図5において、プロセッサ200は、メモ
リアクセスリクエストを発行するリクエスト発行部20
1と、メモリアクセスリクエスト、AA更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
るセレクタ202と、セレクタ202で選択されたリク
エストを受け付けるリクエスト受付部203と、データ
アレイキャッシュ(不図示)に格納されたデータのステ
ータス及びキーアドレスを保持するアドレスアレイキャ
ッシュ204と、メモリアクセスリクエストのコマン
ド、キーアドレス、及びセットアドレスによるアドレス
アレイキャッシュ204の索引結果によって、データア
レイ制御部(不図示:データアレイキャッシュに対して
データの書き込み/読み出しを行う回路)に対するデー
タの書き込み/読み出し指示、AA更新リクエスト、及
びバスリクエストを行うキャッシュコヒーレンシ制御部
205と、アドレスアレイキャッシュ204から読み出
したデータに訂正不可能なエラーがあるか否かを検出す
る訂正不可能エラー検出回路206とを有している。な
お、プロセッサ200は、図4に示したように自系の他
のプロセッサ及びバス制御回路と第1のバス207を介
して接続される。
リアクセスリクエストを発行するリクエスト発行部20
1と、メモリアクセスリクエスト、AA更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
るセレクタ202と、セレクタ202で選択されたリク
エストを受け付けるリクエスト受付部203と、データ
アレイキャッシュ(不図示)に格納されたデータのステ
ータス及びキーアドレスを保持するアドレスアレイキャ
ッシュ204と、メモリアクセスリクエストのコマン
ド、キーアドレス、及びセットアドレスによるアドレス
アレイキャッシュ204の索引結果によって、データア
レイ制御部(不図示:データアレイキャッシュに対して
データの書き込み/読み出しを行う回路)に対するデー
タの書き込み/読み出し指示、AA更新リクエスト、及
びバスリクエストを行うキャッシュコヒーレンシ制御部
205と、アドレスアレイキャッシュ204から読み出
したデータに訂正不可能なエラーがあるか否かを検出す
る訂正不可能エラー検出回路206とを有している。な
お、プロセッサ200は、図4に示したように自系の他
のプロセッサ及びバス制御回路と第1のバス207を介
して接続される。
【0013】ここで、メモリアクセスリクエストとは、
リクエスト発行部201から発行されるリクエストのこ
とであり、このメモリアクセスリクエストを発行するこ
とによりプロセッサ200は処理に必要なデータをデー
タアレイキャッシュから読み出すことができる。
リクエスト発行部201から発行されるリクエストのこ
とであり、このメモリアクセスリクエストを発行するこ
とによりプロセッサ200は処理に必要なデータをデー
タアレイキャッシュから読み出すことができる。
【0014】また、AA更新リクエストとは、自己が有
するアドレスアレイキャッシュ204のコヒーレンスを
保つためのリクエストであり、例えば、自己のデータア
レイキャッシュ内にステータスCleanで格納されたデー
タに対して、データを上書きする場合に、このデータの
ステータスをDirtyに更新するなどの処理を行うための
リクエストである。
するアドレスアレイキャッシュ204のコヒーレンスを
保つためのリクエストであり、例えば、自己のデータア
レイキャッシュ内にステータスCleanで格納されたデー
タに対して、データを上書きする場合に、このデータの
ステータスをDirtyに更新するなどの処理を行うための
リクエストである。
【0015】バスリクエストとは、メモリアクセスリク
エストに対して自己のデータアレイキャッシュ内に必要
なデータが無い場合に、他のプロセッサ、または主記憶
装置にデータの受け渡しを要求するリクエストである。
例えば、自己のデータアレイキャッシュ内に格納された
データのステータスCleanをDirtyに更新する場合に、他
のプロセッサ、または主記憶装置が持っているデータの
ステータスCleanをInvalidに更新するなど、キャッシュ
メモリと主記憶装置間のコヒーレンシを保つためのリク
エストである。これらのリクエストは、例えば図6に示
すようなデータ形式で出力される。
エストに対して自己のデータアレイキャッシュ内に必要
なデータが無い場合に、他のプロセッサ、または主記憶
装置にデータの受け渡しを要求するリクエストである。
例えば、自己のデータアレイキャッシュ内に格納された
データのステータスCleanをDirtyに更新する場合に、他
のプロセッサ、または主記憶装置が持っているデータの
ステータスCleanをInvalidに更新するなど、キャッシュ
メモリと主記憶装置間のコヒーレンシを保つためのリク
エストである。これらのリクエストは、例えば図6に示
すようなデータ形式で出力される。
【0016】このような構成において、任意のプロセッ
サでアドレスアレイキャッシュから読み出したデータに
訂正不可能なエラーを検出した場合、従来のキャッシュ
障害処理方法では、各プロセッサのキャッシュメモリと
主記憶装置間のコヒーレンシを保証することができない
ため、障害発生時の処理を行う不図示の障害処理部に対
してキャッシュ障害の発生を通知している。このとき、
障害処理部はキャッシュ障害の発生を表示し、合わせて
システムの動作を停止する処理を行っていた。
サでアドレスアレイキャッシュから読み出したデータに
訂正不可能なエラーを検出した場合、従来のキャッシュ
障害処理方法では、各プロセッサのキャッシュメモリと
主記憶装置間のコヒーレンシを保証することができない
ため、障害発生時の処理を行う不図示の障害処理部に対
してキャッシュ障害の発生を通知している。このとき、
障害処理部はキャッシュ障害の発生を表示し、合わせて
システムの動作を停止する処理を行っていた。
【0017】
【発明が解決しようとする課題】上述したように、従来
のキャッシュ障害処理方法ではアドレスアレイキャッシ
ュから読み出したデータに訂正不可能なエラーを検出し
た場合に、障害処理部に対してキャッシュ障害の発生を
通知し、障害処理部によってシステムの動作を停止する
処理を行っている。
のキャッシュ障害処理方法ではアドレスアレイキャッシ
ュから読み出したデータに訂正不可能なエラーを検出し
た場合に、障害処理部に対してキャッシュ障害の発生を
通知し、障害処理部によってシステムの動作を停止する
処理を行っている。
【0018】したがって、任意のプロセッサのアドレス
アレイキャッシュで保持しているデータに訂正不可能な
エラーが1度検出されただけでシステム全体が停止して
しまうため、システムの稼動率が低下するという問題が
あった。
アレイキャッシュで保持しているデータに訂正不可能な
エラーが1度検出されただけでシステム全体が停止して
しまうため、システムの稼動率が低下するという問題が
あった。
【0019】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、システ
ムの稼動率を向上させることができるマルチプロセッサ
システムのキャッシュ障害処理方法を提供することを目
的とする。
る問題点を解決するためになされたものであり、システ
ムの稼動率を向上させることができるマルチプロセッサ
システムのキャッシュ障害処理方法を提供することを目
的とする。
【0020】
【課題を解決するための手段】上記目的を達成するため
本発明のマルチプロセッサシステムのキャッシュ障害処
理方法は、キャッシュメモリを有する複数のプロセッサ
と、前記キャッシュメモリに格納されたデータのキーア
ドレス及びステータスからなるアドレスアレイのコピー
データを保持するコピーキャッシュを有する前記キャッ
シュメモリの内容と主記憶装置のキャッシュコヒーレン
シを保証するためのバス制御回路と、前記プロセッサ及
び前記バス制御回路を接続する第1のバスと、を有する
系を少なくとも一つ備え、前記系と前記主記憶装置が第
2のバスによって接続されたマルチプロセッサシステム
で、前記アドレスアレイのデータに訂正不可能なエラー
が発生した場合に実行するマルチプロセッサシステムの
キャッシュ障害処理方法であって、前記アドレスアレイ
のデータで発生した前記エラーの検出回数をカウント
し、予め設定された回数になるまで、前記コピーキャッ
シュで保持した前記コピーデータを用いて前記アドレス
アレイのデータを回復させる方法である。
本発明のマルチプロセッサシステムのキャッシュ障害処
理方法は、キャッシュメモリを有する複数のプロセッサ
と、前記キャッシュメモリに格納されたデータのキーア
ドレス及びステータスからなるアドレスアレイのコピー
データを保持するコピーキャッシュを有する前記キャッ
シュメモリの内容と主記憶装置のキャッシュコヒーレン
シを保証するためのバス制御回路と、前記プロセッサ及
び前記バス制御回路を接続する第1のバスと、を有する
系を少なくとも一つ備え、前記系と前記主記憶装置が第
2のバスによって接続されたマルチプロセッサシステム
で、前記アドレスアレイのデータに訂正不可能なエラー
が発生した場合に実行するマルチプロセッサシステムの
キャッシュ障害処理方法であって、前記アドレスアレイ
のデータで発生した前記エラーの検出回数をカウント
し、予め設定された回数になるまで、前記コピーキャッ
シュで保持した前記コピーデータを用いて前記アドレス
アレイのデータを回復させる方法である。
【0021】このとき、前記アドレスアレイのデータで
発生した前記エラーの検出回数をカウントし、予め設定
された回数を越えた場合は、マルチプロセッサシステム
の動作を停止させてもよく、任意のプロセッサで前記エ
ラーを検出した場合に、該プロセッサが有する前記アド
レスアレイのデータが回復するまで、該プロセッサを含
む全てのプロッセッサに対して、処理に必要なデータを
前記キャッシュメモリから読み出すためのリクエストで
あるメモリアクセスリクエスト、及び前記メモリアクセ
スリクエストに対して自己が有する前記キャッシュメモ
リ内に必要なデータが無い場合に他のプロセッサまたは
主記憶装置にデータの受け渡しを要求するリクエストで
あるバスリクエストの発行を抑止させてもよい。
発生した前記エラーの検出回数をカウントし、予め設定
された回数を越えた場合は、マルチプロセッサシステム
の動作を停止させてもよく、任意のプロセッサで前記エ
ラーを検出した場合に、該プロセッサが有する前記アド
レスアレイのデータが回復するまで、該プロセッサを含
む全てのプロッセッサに対して、処理に必要なデータを
前記キャッシュメモリから読み出すためのリクエストで
あるメモリアクセスリクエスト、及び前記メモリアクセ
スリクエストに対して自己が有する前記キャッシュメモ
リ内に必要なデータが無い場合に他のプロセッサまたは
主記憶装置にデータの受け渡しを要求するリクエストで
あるバスリクエストの発行を抑止させてもよい。
【0022】また、前記エラーの検出時に、前記コピー
キャッシュ内の前記エラーを検出したデータのアドレス
であるセットアドレスに対応する前記コピーデータの返
送を要求するために、前記プロセッサから前記バス制御
回路に前記セットアドレスを含む特殊バスリクエストを
送出し、前記特殊バスリクエストを受け取ったバス制御
回路は、該特殊バスリクエストを発行したプロセッサ
に、前記セットアドレスに対応する前記コピーデータを
特殊バスリプライデータとして返送し、前記特殊バスリ
プライデータを受け取ったプロセッサは、該特殊バスリ
プライデータを用いて前記アドレスアレイのデータに上
書きしてもよい。
キャッシュ内の前記エラーを検出したデータのアドレス
であるセットアドレスに対応する前記コピーデータの返
送を要求するために、前記プロセッサから前記バス制御
回路に前記セットアドレスを含む特殊バスリクエストを
送出し、前記特殊バスリクエストを受け取ったバス制御
回路は、該特殊バスリクエストを発行したプロセッサ
に、前記セットアドレスに対応する前記コピーデータを
特殊バスリプライデータとして返送し、前記特殊バスリ
プライデータを受け取ったプロセッサは、該特殊バスリ
プライデータを用いて前記アドレスアレイのデータに上
書きしてもよい。
【0023】上記のように構成されたマルチプロセッサ
システムのキャッシュ障害処理方法は、アドレスアレイ
のデータで発生した訂正不可能なエラーの検出回数をカ
ウントし、予め設定された回数になるまで、コピーキャ
ッシュ内に保持されたコピーデータを用いてアドレスア
レイのデータを回復させることで、任意のプロセッサの
アドレスアレイのデータに訂正不可能なエラーが検出さ
れても、予め設定された検出回数になるまでシステム動
作を継続することができる。
システムのキャッシュ障害処理方法は、アドレスアレイ
のデータで発生した訂正不可能なエラーの検出回数をカ
ウントし、予め設定された回数になるまで、コピーキャ
ッシュ内に保持されたコピーデータを用いてアドレスア
レイのデータを回復させることで、任意のプロセッサの
アドレスアレイのデータに訂正不可能なエラーが検出さ
れても、予め設定された検出回数になるまでシステム動
作を継続することができる。
【0024】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
て説明する。
【0025】図1は本発明のマルチプロセッサシステム
のキャッシュ障害処理方法を説明するための図であり、
プロセッサ及びバス制御回路の一構成例を示すブロック
図である。また、図2は図1に示したプロセッサ及びバ
ス制御回路から出力される特殊バスリクエスト及び特殊
バスリプライのデータ形式を示す模式図である。
のキャッシュ障害処理方法を説明するための図であり、
プロセッサ及びバス制御回路の一構成例を示すブロック
図である。また、図2は図1に示したプロセッサ及びバ
ス制御回路から出力される特殊バスリクエスト及び特殊
バスリプライのデータ形式を示す模式図である。
【0026】なお、図1に示したプロセッサは、従来と
同様に、図4に示した第1のプロセッサ101〜第4の
プロセッサ104の構成を代表して示したものであり、
第1のプロセッサ101〜第4のプロセッサ104はそ
れぞれ図1に記載したプロセッサと同じ構成を有してい
る。また、図1のプロセッサでは、マルチプロセッサシ
ステムのキャッシュ障害処理方法に関係する部位であ
る、アドレスアレイキャッシュとその周辺の構成につい
てのみ示している。その他の構成については本発明と関
係がないため、その説明は省略する。
同様に、図4に示した第1のプロセッサ101〜第4の
プロセッサ104の構成を代表して示したものであり、
第1のプロセッサ101〜第4のプロセッサ104はそ
れぞれ図1に記載したプロセッサと同じ構成を有してい
る。また、図1のプロセッサでは、マルチプロセッサシ
ステムのキャッシュ障害処理方法に関係する部位であ
る、アドレスアレイキャッシュとその周辺の構成につい
てのみ示している。その他の構成については本発明と関
係がないため、その説明は省略する。
【0027】図1において、プロセッサ300は、メモ
リアクセスリクエストを発行するリクエスト発行部30
1と、メモリアクセスリクエスト、AA更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
る第1のセレクタ302と、第1のセレクタ302で選
択されたリクエストを受け付ける第1のリクエスト受付
部303と、データアレイキャッシュ(不図示)に格納
されたデータのステータス及びキーアドレスを保持する
アドレスアレイキャッシュ304と、メモリアクセスリ
クエスト、キーアドレス、及びセットアドレスによるア
ドレスアレイキャッシュ304の索引結果によって、デ
ータアレイ制御部(不図示:データアレイキャッシュに
対してデータの書き込み/読み出しを行う回路)に対す
るデータの書き込み/読み出し指示、AA更新リクエス
ト、及びバスリクエストを生成するキャッシュコヒーレ
ンシ制御部305と、アドレスアレイキャッシュ304
から読み出したデータに訂正不可能なエラーがあるか否
かを検出する訂正不可能エラー検出回路306と、訂正
不可能なエラーを検出した場合にそのエラーの検出回数
をカウントするカウンタ322と、訂正不可能なエラー
を検出した場合に、訂正不可能エラー検出回路306か
ら送出される特殊バスリクエスト生成指示にしたがって
特殊バスリクエストを生成する特殊バスリクエスト生成
部323と、訂正不可能なエラーを検出しない場合はバ
スリクエストを選択し、訂正不可能なエラーを検出した
場合は特殊バスリクエストを選択する第2のセレクタ3
24と、第1のバス307を介して特殊バスリクエスト
を受け取った場合に、キャッシュコヒーレンシ制御部3
05に対してバスリクエスト生成抑止を指示する第1の
特殊バスリクエスト検出回路319とによって構成され
ている。なお、プロセッサ300は、図4に示したよう
に自系の他のプロセッサと第1のバス307を介して接
続される。
リアクセスリクエストを発行するリクエスト発行部30
1と、メモリアクセスリクエスト、AA更新リクエス
ト、及びバスリクエストのうち、いずれか一つを選択す
る第1のセレクタ302と、第1のセレクタ302で選
択されたリクエストを受け付ける第1のリクエスト受付
部303と、データアレイキャッシュ(不図示)に格納
されたデータのステータス及びキーアドレスを保持する
アドレスアレイキャッシュ304と、メモリアクセスリ
クエスト、キーアドレス、及びセットアドレスによるア
ドレスアレイキャッシュ304の索引結果によって、デ
ータアレイ制御部(不図示:データアレイキャッシュに
対してデータの書き込み/読み出しを行う回路)に対す
るデータの書き込み/読み出し指示、AA更新リクエス
ト、及びバスリクエストを生成するキャッシュコヒーレ
ンシ制御部305と、アドレスアレイキャッシュ304
から読み出したデータに訂正不可能なエラーがあるか否
かを検出する訂正不可能エラー検出回路306と、訂正
不可能なエラーを検出した場合にそのエラーの検出回数
をカウントするカウンタ322と、訂正不可能なエラー
を検出した場合に、訂正不可能エラー検出回路306か
ら送出される特殊バスリクエスト生成指示にしたがって
特殊バスリクエストを生成する特殊バスリクエスト生成
部323と、訂正不可能なエラーを検出しない場合はバ
スリクエストを選択し、訂正不可能なエラーを検出した
場合は特殊バスリクエストを選択する第2のセレクタ3
24と、第1のバス307を介して特殊バスリクエスト
を受け取った場合に、キャッシュコヒーレンシ制御部3
05に対してバスリクエスト生成抑止を指示する第1の
特殊バスリクエスト検出回路319とによって構成され
ている。なお、プロセッサ300は、図4に示したよう
に自系の他のプロセッサと第1のバス307を介して接
続される。
【0028】ここで、特殊バスリクエストとは、アドレ
スアレイキャッシュ304から読み出したデータに訂正
不可能なエラーを検出した場合に、バス制御回路330
に対して障害を検出したデータのセットアドレスを送出
し、自己のアドレスアレイキャッシュ304の写しであ
るコピーキャッシュで保持しているキーアドレス、及び
ステータスのデータの返送を要求するリクエストであ
る。なお、この特殊バスリクエストの形式は、例えば図
2に示すようなデータ形式で出力される。
スアレイキャッシュ304から読み出したデータに訂正
不可能なエラーを検出した場合に、バス制御回路330
に対して障害を検出したデータのセットアドレスを送出
し、自己のアドレスアレイキャッシュ304の写しであ
るコピーキャッシュで保持しているキーアドレス、及び
ステータスのデータの返送を要求するリクエストであ
る。なお、この特殊バスリクエストの形式は、例えば図
2に示すようなデータ形式で出力される。
【0029】一方、バス制御回路330は、プロセッサ
300から送出される特殊バスリクエストを検出する第
2の特殊バスリクエスト検出回路331と、バスリクエ
スト(特殊バスリクエストを含む)、及びコピーキャッ
シュのコヒーレンシを保つためのリクエストであるコピ
ーAA更新リクエストのうち、いずれか一方のリクエス
トを選択する第3のセレクタ332と、第3のセレクタ
332で選択されたリクエストを受け付ける第2のリク
エスト受付部333と、プロセッサのアドレスアレイキ
ャッシュのコピーデータを保持するコピーキャッシュ3
34と、メモリアクセスリクエスト、キーアドレス、セ
ットアドレスによるコピーキャッシュ334の索引結果
からコピーAA更新リクエストを生成する第2のキャッ
シュコヒーレンス制御部338と、特殊バスリクエスト
のセットアドレスに対応するコピーキャッシュ334の
読み出しデータから特殊バスリプライを生成する特殊バ
スリプライ生成部339と、特殊バスリクエストを検出
しない場合はバスリプライを選択し、特殊バスリクエス
トを検出した場合は特殊バスリプライを選択する第4の
セレクタ342とによって構成される。なお、特殊バス
リプライは、例えば、図2に示すようなデータ形式で出
力される。
300から送出される特殊バスリクエストを検出する第
2の特殊バスリクエスト検出回路331と、バスリクエ
スト(特殊バスリクエストを含む)、及びコピーキャッ
シュのコヒーレンシを保つためのリクエストであるコピ
ーAA更新リクエストのうち、いずれか一方のリクエス
トを選択する第3のセレクタ332と、第3のセレクタ
332で選択されたリクエストを受け付ける第2のリク
エスト受付部333と、プロセッサのアドレスアレイキ
ャッシュのコピーデータを保持するコピーキャッシュ3
34と、メモリアクセスリクエスト、キーアドレス、セ
ットアドレスによるコピーキャッシュ334の索引結果
からコピーAA更新リクエストを生成する第2のキャッ
シュコヒーレンス制御部338と、特殊バスリクエスト
のセットアドレスに対応するコピーキャッシュ334の
読み出しデータから特殊バスリプライを生成する特殊バ
スリプライ生成部339と、特殊バスリクエストを検出
しない場合はバスリプライを選択し、特殊バスリクエス
トを検出した場合は特殊バスリプライを選択する第4の
セレクタ342とによって構成される。なお、特殊バス
リプライは、例えば、図2に示すようなデータ形式で出
力される。
【0030】このような構成において、次に本発明のマ
ルチプロセッサシステムのキャッシュ障害処理方法につ
いて図3を用いて説明する。
ルチプロセッサシステムのキャッシュ障害処理方法につ
いて図3を用いて説明する。
【0031】図3は本発明のマルチプロセッサシステム
のキャッシュ障害処理方法の手順を示すフローチャート
である。
のキャッシュ障害処理方法の手順を示すフローチャート
である。
【0032】図3において、まず、プロセッサ300
は、リクエスト発行部301からメモリアクセスリクエ
ストを発行すると(ステップS1)、メモリアクセスリ
クエストで指定したセットアドレスに対応するデータを
読み出すためにアドレスアレイキャッシュ304の内容
を索引する(ステップS2)。
は、リクエスト発行部301からメモリアクセスリクエ
ストを発行すると(ステップS1)、メモリアクセスリ
クエストで指定したセットアドレスに対応するデータを
読み出すためにアドレスアレイキャッシュ304の内容
を索引する(ステップS2)。
【0033】続いて、訂正不可能エラー検出回路306
によってアドレスアレイキャッシュ304から読み出し
たデータに訂正不可能なエラーがあるか否かを検出する
(ステップS3)。ここで、訂正不可能なエラーが無い
場合は、データアレイキャッシュから必要なデータを読
み出す通常の処理を継続する(ステップS10)。ま
た、訂正不可能なエラーを検出した場合は、カウンタ3
22の値に「1」を加算し(ステップS4)、その値が
予め設定された値(例えば3回)を越えているか否かを
判定する(ステップS5)。
によってアドレスアレイキャッシュ304から読み出し
たデータに訂正不可能なエラーがあるか否かを検出する
(ステップS3)。ここで、訂正不可能なエラーが無い
場合は、データアレイキャッシュから必要なデータを読
み出す通常の処理を継続する(ステップS10)。ま
た、訂正不可能なエラーを検出した場合は、カウンタ3
22の値に「1」を加算し(ステップS4)、その値が
予め設定された値(例えば3回)を越えているか否かを
判定する(ステップS5)。
【0034】ここで、カウンタ322の値が予め設定さ
れた値を越えている場合は、検出された訂正不可能なエ
ラーは固定的な故障であると判断し、障害処理部に対し
てキャッシュ障害の発生を通知する。障害処理部はシス
テム全体を停止するための処理を開始する(ステップS
11)。
れた値を越えている場合は、検出された訂正不可能なエ
ラーは固定的な故障であると判断し、障害処理部に対し
てキャッシュ障害の発生を通知する。障害処理部はシス
テム全体を停止するための処理を開始する(ステップS
11)。
【0035】一方、カウンタ322の値が予め設定され
た値を越えていない場合は、訂正不可能エラー検出回路
306によって、第1のキャッシュコヒーレンシ制御部
305に対してバスリクエストキャンセル指示を出力
し、リクエスト発行部301に対してメモリアクセスリ
クエスト発行抑止指示を出力する。また、特殊バスリク
エスト生成部323に対して特殊バスリクエスト生成指
示を出力する(ステップS6)。
た値を越えていない場合は、訂正不可能エラー検出回路
306によって、第1のキャッシュコヒーレンシ制御部
305に対してバスリクエストキャンセル指示を出力
し、リクエスト発行部301に対してメモリアクセスリ
クエスト発行抑止指示を出力する。また、特殊バスリク
エスト生成部323に対して特殊バスリクエスト生成指
示を出力する(ステップS6)。
【0036】特殊バスリクエスト生成部323からは、
第2のセレクタ324、及び第1のバス307を介して
バス制御部330に対して特殊バスリクエストが送出さ
れ、この特殊バスリクエストによってコピーキャッシュ
334で保持しているアドレスアレイキャッシュ304
のコピーデータの問い合わせが行われる(ステップS
7)。なお、特殊バスリクエストは第1のバス307を
介して自系の全てのプロセッサにそれぞれ取り込まれ、
第1の特殊バスリクエスト検出回路319によってそれ
ぞれバスリクエスト生成抑止指示が生成される。
第2のセレクタ324、及び第1のバス307を介して
バス制御部330に対して特殊バスリクエストが送出さ
れ、この特殊バスリクエストによってコピーキャッシュ
334で保持しているアドレスアレイキャッシュ304
のコピーデータの問い合わせが行われる(ステップS
7)。なお、特殊バスリクエストは第1のバス307を
介して自系の全てのプロセッサにそれぞれ取り込まれ、
第1の特殊バスリクエスト検出回路319によってそれ
ぞれバスリクエスト生成抑止指示が生成される。
【0037】一方、バス制御回路330の第2の特殊バ
スリクエスト検出回路331は特殊バスリクエストを検
出すると、第2キャッシュコヒーレンシ制御部338、
特殊バスリプライ生成部339、及び第4のセレクタ3
42に対してそれぞれ特殊バスリクエスト検出信号を出
力し、合わせて特殊バスリプライ生成部339に対して
特殊バスリプライ生成指示を出力する。
スリクエスト検出回路331は特殊バスリクエストを検
出すると、第2キャッシュコヒーレンシ制御部338、
特殊バスリプライ生成部339、及び第4のセレクタ3
42に対してそれぞれ特殊バスリクエスト検出信号を出
力し、合わせて特殊バスリプライ生成部339に対して
特殊バスリプライ生成指示を出力する。
【0038】第2のリクエスト受付部333は第2の特
殊バスリクエスト検出回路331を介して特殊バスリク
エストを受け取ると、コピーキャッシュ334から特殊
バスリクエストのセットアドレスに対応するデータを読
み出し、特殊バスリプライ生成部399に送出する。
殊バスリクエスト検出回路331を介して特殊バスリク
エストを受け取ると、コピーキャッシュ334から特殊
バスリクエストのセットアドレスに対応するデータを読
み出し、特殊バスリプライ生成部399に送出する。
【0039】特殊バスリプライ生成部339は、コピー
キャッシュ334から読み出されたデータ、及び特殊バ
スリクエストのセットアドレスを用いて特殊バスリプラ
イを生成し、第4のセレクタ342及び第1のバス30
7を介してプロセッサ300へ送出する。
キャッシュ334から読み出されたデータ、及び特殊バ
スリクエストのセットアドレスを用いて特殊バスリプラ
イを生成し、第4のセレクタ342及び第1のバス30
7を介してプロセッサ300へ送出する。
【0040】プロセッサ300は特殊バスリプライがバ
ス制御回路330から送出されたか否かを監視し(ステ
ップS8)、特殊バスリプライを検出するまで待ち合わ
せを行う。なお、このとき、自系内の全てのプロセッサ
は特殊バスリプライを検出するまでバスリクエストの生
成を抑止する。
ス制御回路330から送出されたか否かを監視し(ステ
ップS8)、特殊バスリプライを検出するまで待ち合わ
せを行う。なお、このとき、自系内の全てのプロセッサ
は特殊バスリプライを検出するまでバスリクエストの生
成を抑止する。
【0041】バス制御部330から送出された特殊バス
リプライがプロセッサ300に取り込まれると、特殊バ
スリプライはリクエスト受付部303に転送され、特殊
バスリプライのセットアドレスで示されるアドレスアレ
イキャッシュ304のエントリにコピーキャッシュ33
4のデータが上書きされる(ステップS9)。
リプライがプロセッサ300に取り込まれると、特殊バ
スリプライはリクエスト受付部303に転送され、特殊
バスリプライのセットアドレスで示されるアドレスアレ
イキャッシュ304のエントリにコピーキャッシュ33
4のデータが上書きされる(ステップS9)。
【0042】この処理を待って、バスリクエスト生成抑
止指示、及びメモリアクセスリクエスト発行抑止指示が
解除され、ステップS6の処理でキャンセルされたリク
エストが再発行され、通常の処理に戻る。
止指示、及びメモリアクセスリクエスト発行抑止指示が
解除され、ステップS6の処理でキャンセルされたリク
エストが再発行され、通常の処理に戻る。
【0043】このように、プロセッサ300のアドレス
アレイキャッシュ304で訂正不可能なエラーが検出さ
れた場合でも、予め設定された回数だけ訂正不可能なエ
ラーが検出されまで、コピーキャッシュ334のデータ
を用いてアドレスアレイキャッシュ304のデータを回
復させることにより、システム動作を継続することがで
きるため、システムの稼働率が向上する。
アレイキャッシュ304で訂正不可能なエラーが検出さ
れた場合でも、予め設定された回数だけ訂正不可能なエ
ラーが検出されまで、コピーキャッシュ334のデータ
を用いてアドレスアレイキャッシュ304のデータを回
復させることにより、システム動作を継続することがで
きるため、システムの稼働率が向上する。
【0044】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
いるので、以下に記載する効果を奏する。
【0045】アドレスアレイのデータで発生した訂正不
可能なエラーの検出回数をカウントし、予め設定された
回数になるまで、コピーキャッシュ内に保持されたコピ
ーデータを用いてアドレスアレイのデータを回復させる
ことで、任意のプロセッサのアドレスアレイのデータに
訂正不可能なエラーが検出されても、予め設定された検
出回数になるまでシステム動作を継続することができる
ため、システムの稼働率が向上する。
可能なエラーの検出回数をカウントし、予め設定された
回数になるまで、コピーキャッシュ内に保持されたコピ
ーデータを用いてアドレスアレイのデータを回復させる
ことで、任意のプロセッサのアドレスアレイのデータに
訂正不可能なエラーが検出されても、予め設定された検
出回数になるまでシステム動作を継続することができる
ため、システムの稼働率が向上する。
【図1】本発明のマルチプロセッサシステムのキャッシ
ュ障害処理方法を説明するための図であり、プロセッサ
及びバス制御回路の一構成例を示すブロック図である。
ュ障害処理方法を説明するための図であり、プロセッサ
及びバス制御回路の一構成例を示すブロック図である。
【図2】図1に示したプロセッサ及びバス制御回路から
出力される特殊バスリクエスト及び特殊バスリプライの
データ形式を示す模式図である。
出力される特殊バスリクエスト及び特殊バスリプライの
データ形式を示す模式図である。
【図3】本発明のマルチプロセッサシステムのキャッシ
ュ障害処理方法の手順を示すフローチャートである。
ュ障害処理方法の手順を示すフローチャートである。
【図4】マルチプロセッサシステムの構成を示すブロッ
ク図である。
ク図である。
【図5】従来のマルチプロセッサシステムのキャッシュ
障害処理方法を説明するための図であり、プロセッサの
構成を示すブロック図である。
障害処理方法を説明するための図であり、プロセッサの
構成を示すブロック図である。
【図6】図5に示したプロセッサから出力されるリクエ
ストのデータ形式を示す模式図である。
ストのデータ形式を示す模式図である。
300 プロセッサ 301 リクエスト発行部 302 第1のセレクタ 303 第1のリクエスト受付部 304 アドレスアレイキャッシュ 305 第1のキャッシュコヒーレンシ制御部 306 訂正不可能エラー検出回路 307 第1のバス 319 第1の特殊バスリクエスト検出回路 322 カウンタ 323 特殊バスリクエスト生成部 324 第2のセレクタ 330 バス制御回路 331 第2の特殊バスリクエスト検出回路 332 第3のセレクタ 333 第2のリクエスト受付部 334 コピーキャッシュメモリ 338 第2のキャッシュコヒーレンス制御部 339 特殊バスリプライ生成部 342 第4のセレクタ
Claims (6)
- 【請求項1】 キャッシュメモリを有する複数のプロセ
ッサと、 前記キャッシュメモリに格納されたデータのキーアドレ
ス及びステータスからなるアドレスアレイのコピーデー
タを保持するコピーキャッシュを有する前記キャッシュ
メモリの内容と主記憶装置のキャッシュコヒーレンシを
保証するためのバス制御回路と、 前記プロセッサ及び前記バス制御回路を接続する第1の
バスと、 を有する系を少なくとも一つ備え、前記系と前記主記憶
装置が第2のバスによって接続されたマルチプロセッサ
システムで、前記アドレスアレイのデータに訂正不可能
なエラーが発生した場合に実行するマルチプロセッサシ
ステムのキャッシュ障害処理方法であって、 前記アドレスアレイのデータで発生した前記エラーの検
出回数をカウントし、予め設定された回数になるまで、
前記コピーキャッシュで保持した前記コピーデータを用
いて前記アドレスアレイのデータを回復させるマルチプ
ロセッサシステムのキャッシュ障害処理方法。 - 【請求項2】 前記アドレスアレイのデータで発生した
前記エラーの検出回数をカウントし、予め設定された回
数を越えた場合は、マルチプロセッサシステムの動作を
停止させる請求項1記載のマルチプロセッサシステムの
キャッシュ障害処理方法。 - 【請求項3】 任意のプロセッサで前記エラーを検出し
た場合に、該プロセッサが有する前記アドレスアレイの
データが回復するまで、 該プロセッサを含む全てのプロッセッサに対して、処理
に必要なデータを前記キャッシュメモリから読み出すた
めのリクエストであるメモリアクセスリクエスト、及び
前記メモリアクセスリクエストに対して自己が有する前
記キャッシュメモリ内に必要なデータが無い場合に他の
プロセッサまたは主記憶装置にデータの受け渡しを要求
するリクエストであるバスリクエストの発行を抑止させ
る請求項1または2記載のマルチプロセッサシステムの
キャッシュ障害処理方法。 - 【請求項4】 前記エラーの検出時に、前記コピーキャ
ッシュ内の前記エラーを検出したデータのアドレスであ
るセットアドレスに対応する前記コピーデータの返送を
要求するために、前記プロセッサから前記バス制御回路
に前記セットアドレスを含む特殊バスリクエストを送出
する請求項1乃至3のいずれか1項記載のマルチプロセ
ッサシステムのキャッシュ障害処理方法。 - 【請求項5】 前記特殊バスリクエストを受け取ったバ
ス制御回路は、 該特殊バスリクエストを発行したプロセッサに、前記セ
ットアドレスに対応する前記コピーデータを特殊バスリ
プライデータとして返送する請求項4項記載のマルチプ
ロセッサシステムのキャッシュ障害処理方法。 - 【請求項6】 前記特殊バスリプライデータを受け取っ
たプロセッサは、 該特殊バスリプライデータを用いて前記アドレスアレイ
のデータに上書きする請求項5項記載のマルチプロセッ
サシステムのキャッシュ障害処理方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10031178A JP2872211B1 (ja) | 1998-02-13 | 1998-02-13 | マルチプロセッサシステムのキャッシュ障害処理方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10031178A JP2872211B1 (ja) | 1998-02-13 | 1998-02-13 | マルチプロセッサシステムのキャッシュ障害処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2872211B1 JP2872211B1 (ja) | 1999-03-17 |
JPH11232240A true JPH11232240A (ja) | 1999-08-27 |
Family
ID=12324203
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10031178A Expired - Lifetime JP2872211B1 (ja) | 1998-02-13 | 1998-02-13 | マルチプロセッサシステムのキャッシュ障害処理方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2872211B1 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046701A (ja) * | 2006-08-11 | 2008-02-28 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
JP2018163539A (ja) * | 2017-03-27 | 2018-10-18 | 日本電気株式会社 | 自己診断方法および自己診断プログラム |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4584124B2 (ja) * | 2005-11-24 | 2010-11-17 | エヌイーシーコンピュータテクノ株式会社 | 情報処理装置およびそのエラー処理方法ならびに制御プログラム |
-
1998
- 1998-02-13 JP JP10031178A patent/JP2872211B1/ja not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046701A (ja) * | 2006-08-11 | 2008-02-28 | Nec Computertechno Ltd | マルチプロセッサシステム及びその動作方法 |
JP2018163539A (ja) * | 2017-03-27 | 2018-10-18 | 日本電気株式会社 | 自己診断方法および自己診断プログラム |
Also Published As
Publication number | Publication date |
---|---|
JP2872211B1 (ja) | 1999-03-17 |
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