JPS62248049A - バツフア記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、データ処理装置のバッファ記憶装置に関する
もので、特にメモリからのデータ転送を制御するバッフ
ァ記憶装置に関するものである。

〔従来の技術〕

従来、この種のバッファ記憶装置では、バッファメモリ
の出力にパリティチェック回路を有し、該パリティチェ
ック回路でパリティエラーを検出すると障害検出フリッ
プフロップをオンし、該フリップフロップをロックして
データ処理装置の障害処理部に報告する。該障害処理部
はエラーが報告されるとデータ処理装置のブロックを停
止させ、障害情報をメモリ等に格納し。

障害解析用にデータを保存すると同時に、データ処理装
置が命令再実行可能な状態で障害が発生したかの判断を
行い、可能であれば障害情報をリセットして命令の再実
行を行う。また不可能であれば障害発生のデータ処理装
置をダウンさせていた。

〔発明が解決しようとする問題点〕

従来この種のバッファ記憶装置に障害が発生すると、障
害が発生した時点でデータ処理装置がダウンするか、ま
たは間欠障害時でも命令の再実行が不可領域で発生する
とデータ処理装置がダウンするという欠点があった。

〔問題点を解決するための手段〕

本発明は主記憶装置の内容の一部をブロック単位に記憶
するためのデータメモリと、前記主記憶装置からの転送
ブロックを一時に１ブロック以上のブロック単位で記憶
するためのバイパスバッファを具備し、前記バイパスバ
ッファに保持されているデータに対するリード要求時続
出しデータてパリティ障害を検出する手段と。

該障害を検出すると前記バイパスバッファの有効表示ピ
ットを無効化しかつ前記バイパスバッファの切離しを行
い、前記リード要求をメモリに対するブロックロード要
求に変更し、メモリからの返送データを前記バイパスバ
ッファを無視して直接前記データメモリに書くようにし
念手段を含んで構成される。

〔実施例〕 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。リクエ
ストコードタ（以後ＲＱＲと称す）１０はアクセス要求
の種別と指示内容及び有効性を含むリクエストコード部
とアクセス要求のアドレス部を保持するレジスタで、リ
クエストコード部は結線１０７により制御回路７０へ送
られリクエストコードが解類されて、第１図に示される
各部に必要な制御信号が生成され分配される。一方ＲＱ
Ｒ１０のアドレス部出力は必要に応じて下記に示すよう
に各部へ分配される。

キャッシュ・メモリに登録されているブロックと主記憶
装置のブロックとの対応を記憶するキャッシュ・メモリ
のアドレス部であるアドレスアレイ（以後ＡＡと称す）
２０は、セットアドレス（結線１０１）で読み出され、
検出回路２１でＲＱＲ１０内のキーアドレス（結線１０
２）との一致とＡＡ２０内に記憶されるエントリの有効
性を表示するＶピット（結線２ｏ２）が調べられる。上
記キーアドレスが一致しかつ上記Ｖピットがオンの場合
、ファウンドブロックと呼び結線２１１のＦＤＢ信号を
オンとして制御回路７０へ目的のデータがキャッシュ・
メモリに存在することを通知する。

キーアドレスとセットアドレスを合わせたブロックアド
レス（結線１ｏ６）は検出回路５３でバイパスバッファ
５１（以後ＢＢと称す）に登録されているブロックアド
レスを保持するレジスタ５２（以後ＢＡＲと称す）の出
方との一致とＢＢ制御バッファ５０（第１図ではＢＣＢ
と記述している）内にバイパスバッファ５１のエントリ
単位に保持されるエントリ有効ピッ）（ＢＫＶピット）
が調べられ、ＢＥＶピットがオンでかつ上記ブロックア
ドレス一致が検出された場合。

バイパスバッファ一致信号（ＢＥＭ信号と称す）を制御
回路７０へ通知する。

ＲＱ、Ｒ１０がリード要求を受は付けると制御回路７０
で前記ＦＤＢ信号とＢＢＭ信号が調べられ基本的には以
下の処理を実行する。

ＦＤＢ信号がオフの場合、ブロックリード要求を主記憶
装置に対し送出する。一方主記憶リードデータが返送さ
れるまでの間、　ＲＱ、Ｒ１０をそのまま保持するとと
もに、ＡＡ２０のエントリとＢＡＲ５２へ各々ＲＱ、Ｒ
１０内のキーアドレス（結線１０２）とブロックアドレ
ス（結線１０６）の登録を行なうとともに、バイパスバ
ッファ５１に有効なデータが存在するとき、キャッシュ
・メモリのデータを記憶するデータアレイ４０（以後Ｄ
Ａと称す）へデータを移送する。

上記ＤＡ４Ｑへの移送は１回目の主記憶リードデータが
返送されるまでの間を利用して実行される。ブロックリ
ードは主記憶装置の１．ブロックの転送要求であシ１本
実施例では６４バイトの大きさを持ち、主記憶装置との
データ転送幅は８バイトであるため８回の主記憶リード
データが返る。１回目の主記憶リードデータは切替回路
６６を介してＢＢ５１に登録されると同時に切替回路６
４．切替回路６２金介し要求元へ返送される。２回目以
降のリードデータはＢＢ５１に登録される。

１１’ＤＢ信号がオンの場合、ＢＢＭ信号が参照され、
ＢＢＭ信号がオフの場合はＤＡアドレス（結線１０４）
でＤＡ４０から読み出されたデータが、ＢＢＭ信号がオ
ンの場合はブロック内ＤＡアドレス（結線１０５）でＢ
Ｂ５１から読み出されたデータが切替回路６２で切替え
られて返送される。

概略のリード要求処理は上記の如くであるが。

さらに処理途中のストア要求がストアバッファに残って
いる場合でかつそのストアのエリアが上記リード要求と
同一エリアである場合、上記処理途中のストア要求の処
理終了時までリード要求の処理は待ち合わされることが
ある。

ＲＱＲｌｏにストア要求が受は付けられると。

ブロックアドレス（結線１０６）とブロック内ＤＡアド
レス（結線１０５）がストアアドレスバッファ３１（以
後ＳＡＢと称す）に登録され。

制御回路７０で解読されたストア形態情報とストアバッ
ファのエントリの有効を示すＶピット（ＳＡＶピットと
称す）をストア制御バッファ３０（ＳＣＢと称す）に登
録する。この時ＳＡＶビノトハオンとして登録され以下
に示す本ストア要求処理が終了した時点でオフにされる
。上記ストア要求のアドレスの登録に遅れて演算実行部
で準備されたストアデータ（８バイト）とバイト単位の
ストア実行の可／否を示すストアマスクが送られて来る
と２各々ストアデータ・バッフィ３３（ＳＤＲと称す）
とストアマスク゛バッファ３２（ＳＭＢと称す）に登録
された後。

上記ＳＣＢ　５０．ＳＡＢ　３１．ＳＭＢ　３２，５Ｄ
Ｂ３３が同時に読み出され、主記憶装置へ主記憶要求コ
ードとして５ＯＢ３０から読み出された情報が、主記憶
要求アドレスとして３ＡＢ５１の出力が、主記憶ストア
マスクとしてＳＭＢ　３２出力が。

主記憶ストアデータとしてＳＤＢ　３３出力が送出され
、ストア要求の処理が終了する。上記ストア要求時ＦＤ
Ｂ信号がオンなら主記憶への要求送出に先立ちＤＡ４０
へのストアデータの書込みが実行される。

検出回路３４．検出回路３５はリード要求の際、処理中
の同一エリアに対するストア要求があるか否かを検出す
る回路であり、同一エリアへのストア要求が存在した場
合、前記リード要求はストア要求処理終了時までその処
理が待次される。一方、ストア要求処理においてストア
要求アドレスがバイパスバッファ５１上のブロックに対
するものか否か調べられ、前記ＢＢＭ信号により通知さ
れ、ＢＢＭ信号がオンの場合は上記ストア要求の処理に
先行してバイパスバッファ５１からＤＡ４４への１ブロ
ック分のデータ移送が行なわれ、その後ストア要求が処
理されＤＡ４０上のデータとメモリ間で不一致が生じな
いよう制御されている。

次にこの実施例の動作について説明する。

バイパスバッファ（ＢＢ）５１の出力は切替回路６４へ
送出されると同時にＢＢ５１の読出しデータの障害を検
、出するための障害検出回路９０へ送られ、障害の有無
が検出される。ＢＢ５１の読出しデータで障害が検出さ
れると、結線９０１により制御部７０へ通知され、制御
部７０内のＢＢ障害表示フリップフロップがオンとなり
。

その出力がＢＢ障害信号として、障害処理装置へ送出さ
れる。一方上記ＢＢ５ｉ以外の回路も障害検出回路とそ
れに対応する障害表示フリップフロップを有し、ＢＢ障
害を含めたすべての障害表示フリップフロップの論理和
がデータ処理装置内で生成され、データ処理装置障害信
号として障害処理装置へ通知される。

ＢＢ５１で障害が発生すると上記データ処理装置障害信
号とともにＢＢ障害信号が障害処理装置へ通知され、障
害処理装置は通知元のデータ処理装置のクロックを停止
し必要に応じてデータ処理装置内の情報を読み出し、命
令の再試行可能か否かが判断される。命令の再試行が不
可であればデータ処理装置はダウンするが、　　ＢＢま
た命令の再試行が可能であれば、障害処理装置はＢＢ機
能切り離し指示を通知し、障害情報をリセットしてから
再試行を行なう。

ＢＢ切シ離し指示後は、ＢＣＢ５［１内のＢＥＶピット
は全エントリ常にオフとされ、切替え回路６４は常に切
替回路６３を選択されるよう制御される。さらに、リー
ド要求の際ＦＤＢ信号がオフであれば、主記憶装置から
のリードデータの１ブロック分の１回目のリードデータ
は切替回路６２から要求元へ返送されるとともにＤＡ４
０へ書き込まれ、２回目以降もＤＡ４０へ書込まれる。

ＲＱＲｌ　０内のアクセス要求は上記１ブロック分のリ
ードデータがすべてＤＡ４０に書込まれるまで保持され
、ＤＡ４Ｑへの書込み終了後２次のアクセス要求を取シ
込み処理を始める。

〔発明の効果〕

以上説明したように９本発明は、バイパスバッフ１の障
害検出回路を設はバイパスバッファ障害時バイパスバッ
ファの切離しを行なう手段を有することにより、バイパ
スバッファ障害の際バイパスバラノアを切離してデータ
処理装置をダウンさせることなく動作できる効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図である。 １０・・・リクエストレジスタ（ＲＱＲ）、５２・・・
ブロックアドレスレジスタ（ＢＡＲ）、２０・・・アド
レスアレイ（ＡＡ）、４０・・・データアレイ（ＤＡ）
。 ３１・・・ストアアドレスバッファ　（ＳＡＢ）、　３
２・・・ストアマスクバッファ（ＳＭＢ）、３３・・・
ストアデータバッファ・（ＳＤＲ）、５１・・・バイパ
スバッファ（ＢＢ）、５０・・・ストア制御バッファ（
ＳＯＢ）。 ５０・・・バイパスバッファ制御バッファ（ＢＣＢ）。 ２１．３４，３５．５３・・・検出回路、　　６１．６
２．６３゜６４．６５．６６・・・切替え回路、７０・
・・制御回路。 ９０・・・障害検出回路

Claims (1)

【特許請求の範囲】
1. １、主記憶装置の内容の一部をブロック単位に記憶する
   ためのデータメモリと、前記主記憶装置からの転送ブロ
   ックを一時に１ブロック以上のブロック単位で記憶する
   ためのバイパスバッファを具備し、前記バイパスバッフ
   ァに保持されているデータに対するリード要求時読出し
   データにパリテイ障害を検出する手段と、該障害を検出
   すると前記バイパスバッファの有効表示ピットを無効化
   しかつ前記バイパスバッファの切離しを行い、前記リー
   ド要求をメモリに対するブロックロード要求に変更し、
   メモリからの返送データを前記バイパスバッファを無視
   して直接前記データメモリに書くようにした手段を含む
   ことを特徴とするバッファ記憶装置。