JPS6312030A - 情報処理装置のエラ−処理機構 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の目的 産業上の利用分野 本発明は、先行制御方式の情報処理装置に適用されるエ
ラー処理機構に関するものである。

従来の技術 一般に、先行制御を採用している情報処理装置では、メ
インメモリから読出されてバッファに一時的に蓄えられ
た命令であっても与実際には実行されない場合がある。

例えば、先行の命令が条件付分岐命令である場合、その
条件の成立、不成立はこの命令の実行後でないと判明し
ないため、後続の命令の先取りはなんらかの予測に基づ
いて行われ、もしこの予測がはずれた場合には、先取り
された命令は実行されない。

従来、上述のような先行制御を採用している情報処理装
置においても、メインメモリからの先行読出しの際にパ
リティエラーなどが検出された場合、その旨の通知がア
クセス元の装置に行われ、アクセス元の装置はこのエラ
ー通知に基づきリトライなどのエラー処理を開始してい
る。

発明が解決しようとする問題点 上記従来の情報処理装置では、メインメモリからの先行
読出しに際しエラーが発生した場合直ちにエラー処理を
開始しているので、先行の命令の実行結果いかんによっ
ては実行されなくなる後続の命令についてまでもリトラ
イなどのエラー処理が行われることがあり、処理上の無
駄が生じるという問題がある。

発明の構成 問題点を解決するための手段 本発明の情報処理機構は、エラー登録バッファと、オペ
ランド・バッファへのオペランドの格納と同時にこのオ
ペランドのエラーフラグをエラー登録バッファに格納さ
せると共に、このオペランド・バッファからのオペラン
ドの読出しと同時に又は先行してエラー登録バッフ宇か
ら対応のエラーフラグを読出させる同期制御手段と、エ
ラー登登バンファから読出されたエラーフラグがエラー
有りを表示しているときには、エラー処理を開始するエ
ラー処理手段とを備え、実際に実行されることになった
命令だけについてそれにエラーがあった場合にはエラー
ラー処理を開始するように構成されている。

以下、本発明の作用を実施例と共に詳細に説明する。

実施例 第１図は、本発明の一実施例のエラー処理機構を含む先
行制御方式の情報処理装置の構成を示すブロック図であ
る。

第１図において、メインメモリ１にはオペランドを含む
命令群が格納されている。メインメモリ１から読出され
た命令は、キャッシュ・ライトレジスタ２にセットされ
る。キャッシュメモリ４には、メインメモリ１から先行
読出しされた命令の一部のコピーが格納され、メインメ
モリでのアクセスタイムが高速化される。

メインメモリｌは、命令の読出しに際しその命令に含ま
れるオペランドにパリティエラーが検出されると、読出
した命令をキャッシュ・ライトレジスタ２に転送する代
わりに、エラーフラグ・レジスタ３にエラー・リプライ
信号１０１を送出してこれをセットさせる。エラーフラ
グ・メモリ５には、キャッシュメモリ４に格納される各
命令に対応してエラーフラグ・レジスタ３から出力され
るエラーフラグが格納される。

セレクタ６は、メインメモリ１から読出された命令に含
まれるオペランドが直ちに使用される場合には、キャッ
シュメモリ４を経由させずにキャッシュ・リードレジス
タ８に転送する。このオペランドのバイパスに対応して
、そのオペランドのエラーフラグも、セレクタ７を介し
てエラーフラグ・リードレジスタ９にバイパスされる。

キャッシュ・リードレジスタ８から転送されたオペラン
ドは、オペランド・バッファ１０に一時的に格納される
。すなわち、オペランド・バッファ１０には、命令先取
り回路１３の制御により先取りされた命令に含まれるオ
ペランドが格納され、その命令の実行時に演算回路１２
に転送されるゆ前述のように、オペランド・バッファ１
０に格納されるオペランドは、先取りされたものである
以上、全てが使用されるとは限らない。例えば、先行の
条件付分岐命令を実行した結果、ある予測に基づいて先
取りされた後続の命令の実行が不要になる場合がある。

このような場合、先取り済みの後続の命令のオペランド
は使用されず無効となり、必要な命令の読出しが行われ
る。

上記オペランド・バッファ１０へのオペランドの格納と
同時に、対応のエラーフラグがエラー登録バフファ１１
に格納される。また、オペランド・バッファ１０からの
オペランドの読出しと同時に、そのオペランドのエラー
フラグがエラー登録バッファ１１から読出される。この
ような同期制御は、クロック信号に基づく周知のタイミ
ング制御によって容易に実現される。

命令先取り回路１３は、先取りされた命令のオペレーシ
ョンコード部を格納しておく命令バッファ、アドレス生
成回路、アドレス変換回路などを備えており、キャッシ
ュ・メモリ４への命令フェッチ指示、オペランド読出し
指示、演算回路１２に対する演算開始指示などを実行す
る。

エラーインディケータ・レジスタ１４は、エラー登録バ
ッファ１１から読出されたエラーフラグがエラーの存在
を示す“１”にセットされている場合には、“１”にセ
ントされる。エラー処理回路１５は、エラーインディケ
ータ・レジスタ１４が“１”にセットされると、命令の
実行を停止させ、リトライなどのエラー処理を開始する
。

この情報処理装置において、メインメモリ１から命令を
読出した時にエラーが検出された場合についてその動作
を補足説明する。

メインメモリ１からの命令の読出しに際しそのオペラン
ドにエラーが検出されると、メインメモＩ７１から命令
の代わりにエラーリプライ信号１０１が返され、エラー
フラグ・レジスタ３がセットされる。エラーが検出され
たオペランドが直ちに使用される場合は、セレクタ７を
経由してエラーフラグ・リードレジスタ９にそのオペラ
ンドのエラーフラグが転送され、ここからさらにエラー
登録バッファ１１に転送される。

読出されたオペランドが直ちには使用されない場合には
、エラーフラグ・メモリ５の対応のアドレスにエラーフ
ラグが格納される。上記エラーの検出されたオペランド
が演算回路１２で必要になった場合には、オペランド・
バッファ１０とエラー登録バッファ１１の内容が同時に
読出される。

これに伴いエラーインディケータ・レジスタ１４がセッ
トされ、エラー処理回路１５によりエラー処理が開始さ
れる。

一方、演算回路１２で上記のエラーが検出されたデータ
が必要になる前に分岐命令の実行などに伴い先取りされ
たオペランドが不要となった場合には、キャンセル信号
１０２が出力され、オペランド・バッファ１０とエラー
登録バッファ１１の内容が無効化され、メインメモリか
らの先行読出しに伴うエラー検出も無効になる。

以上、オペランド・バッファ１０からのオペランドの読
出しとエラー登録バッファ１１からの対応のエラーフラ
グの読出しを同時に行う構成を例示したが、制御の変更
に要する時間を確保するためエラーフラグの読出しを若
干先行して行う構成としてもよい。

発明の詳細 な説明したように本発明のエラー処理機構は、メインメ
モリからの命令読出し時にエラーが検出されても直ちに
エラー処理を開始せずに、そのオペランドが実際に使用
される直前までエラー処理を保留する構成であるから、
従来回路における無駄なエラー処理を省くことができ、
そのぶん処理能力が向上する。

【図面の簡単な説明】

第１図は本発明の一実施例のエラー処理機構を含む先行
制御方式の情報断装置の構成を示すブロック図である。 ｌ・・・メインメモリ、２・・・キャッシュ・ライトレ
ジスタ、３・・・エラーフラグ・レジスタ、４・・・キ
ャッシュメモリ、５・・・エラーフラグ・メモリ、６．
７・・・セレクタ、８・・・キャッシュ・リードレジス
タ、９・・・エラーフラグ・リードレジスタ、１０・・
・オペランドバッファ、１１・・・エラー登録バッファ
、１２・・・演算回路、１３・・・命令先取り回路、１
４・・・エラーインディケータ・レジスタ、１５・・・
エラー処理回路。

Claims (1)

1. 【特許請求の範囲】 命令を格納すると共に読出された命令に含まれるオペラ
   ンドについてエラーの有無を表示するエラーフラグを出
   力するメインメモリと、このメインメモリから先取りさ
   れたオペランドを一時的に蓄えておくオペランド・バッ
   ファを備えた先行制御方式の情報処理装置において、 エラー登録バッファと、 オペランド・バッファへのオペランドの格納と同時にそ
   のオペランドのエラーフラグを前記エラー登録バッファ
   に格納させると共に、このオペランド・バッファからの
   オペランドの読出しに同時に又は先行して前記エラー登
   録バッファから対応のエラーフラグを読出させる制御手
   段と、 エラー登録バッファから読出されたエラーフラグがエラ
   ー有りを表示しているときには、エラー処理を開始する
   エラー処理手段とを備えたことを特徴とする情報処理装
   置のエラー処理回路。