JPS634208B2 - - Google Patents
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- JPS634208B2 JPS634208B2 JP56147210A JP14721081A JPS634208B2 JP S634208 B2 JPS634208 B2 JP S634208B2 JP 56147210 A JP56147210 A JP 56147210A JP 14721081 A JP14721081 A JP 14721081A JP S634208 B2 JPS634208 B2 JP S634208B2
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- instruction
- buffer
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- 239000000872 buffer Substances 0.000 claims description 34
- 238000001514 detection method Methods 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 13
- 230000010365 information processing Effects 0.000 claims description 3
- 238000003672 processing method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 101000852998 Homo sapiens Interleukin-27 subunit alpha Proteins 0.000 description 3
- 102100036678 Interleukin-27 subunit alpha Human genes 0.000 description 3
- 241000473945 Theria <moth genus> Species 0.000 description 3
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- MFSSHRCJKRDIOL-UHFFFAOYSA-N 2-(2-fluorophenoxy)-4-(2-methylpyrazol-3-yl)benzamide Chemical compound CN1C(=CC=N1)C2=CC(=C(C=C2)C(=O)N)OC3=CC=CC=C3F MFSSHRCJKRDIOL-UHFFFAOYSA-N 0.000 description 1
- 101100300991 Arabidopsis thaliana RBL18 gene Proteins 0.000 description 1
- 101000708215 Homo sapiens Ras and Rab interactor 1 Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は命令バツフアを有してなるパイプライ
ン処理方式の情報処理装置に関する。
ン処理方式の情報処理装置に関する。
従来、情報処理装置において、命令バツフアを
有し、命令シーケンス制御をパイプライン方式で
制御する場合、オペランド論理アドレスレジスタ
と命令バツフア補充用（命令先取り用）アドレス
レジスタをセレクタで選択し、共通の物理アドレ
ス生成回路にて物理アドレスを生成して、共通の
メモリ（主メモリ又はバツフアメモリ）のアクセ
スにより、実行ステージにオペランドデータを、
又、命令バツフアに命令語をそれぞれ選択的に送
付している。従つて命令バツフアへの命令語の補
充（先取り）が行なわれる際命令バツフアより取
出した命令のその実行に必要な実行ステージまで
の所定の処理及びその伝達（以下これを単に命令
フエツチと呼ぶ）動作は止められている。
有し、命令シーケンス制御をパイプライン方式で
制御する場合、オペランド論理アドレスレジスタ
と命令バツフア補充用（命令先取り用）アドレス
レジスタをセレクタで選択し、共通の物理アドレ
ス生成回路にて物理アドレスを生成して、共通の
メモリ（主メモリ又はバツフアメモリ）のアクセ
スにより、実行ステージにオペランドデータを、
又、命令バツフアに命令語をそれぞれ選択的に送
付している。従つて命令バツフアへの命令語の補
充（先取り）が行なわれる際命令バツフアより取
出した命令のその実行に必要な実行ステージまで
の所定の処理及びその伝達（以下これを単に命令
フエツチと呼ぶ）動作は止められている。
第１図はこの際の従来のメモリアクセス機構の
構成を示すブロツク図であり、第２図はその動作
状態を示す図である。第１図において、１１は主
メモリ又はバツフアメモリより先取りされた命令
を複数語貯える命令バツフア（以下Ｉ−BUFと
称す）であり、１２はこのＩ−BUF１１の命令
取出し位置を示すポインタ（以下IBPと称す）で
ある。１３ａはＩ−BUF１１より取出された命
令語のうち、オペランドアドレスを貯えるレジス
タ（以下RIAと称す）、１３ｂは命令コードを貯
えるレジスタ（以下RINと称す）である。１４
はIBP１２の内容からＩ−BUF１１へ命令を取
込むべき状態（空状態）を検出するＩ−BUFエ
ンプテイ検出回路（以下IBEと称す）であり、こ
こでは検出時において“１”を出力するものとす
る。１５はRIN１３ｂの内容をデコードし、オ
ペランドのメモリアクセス等、命令フエツチのた
めの各種コントロール信号を出力するデコード回
路であり、１６はRIA１３ａの内容からオペラン
ド論理アドレスを生成する論理アドレス生成回路
である。１７は論理アドレス生成回路１６で生成
されたオペランドアドレスを貯えるレジスタ（以
下RALと称す）であり、１８はＩ−BUF１１へ
補充すべき命令の読出しアドレス（論理アドレ
ス）を貯えるレジスタ（以下RBLと称す）であ
る。１９はRAL１７又はRBL１８の何れか一方
のアドレスを選択的に出力するセレクタ、２０は
このセレクタ１９で選択されたアドレスから実ア
ドレスを得るための物理アドレス生成回路、２１
はこの物理アドレス生成回路２０より得られるア
ドレスを貯えるレジスタ（以下RAPと称す）、２
２は主メモリ（又はバツフアメモリ）、２３は実
行ステージである。２４，２５，２６はIBE１４
の検出信号を順次次段へ伝えるためのフラグレジ
スタであり、以下２４をIBC0、２５をIBC1、２
６をIBC2と呼称する。２７はIBE１４がＩ−
BUF１１へ命令を取込むべき状態を検出した際
（“１”出力時）に、デコード回路１５より得られ
る命令実行指示信号の出力を禁止するゲート、２
８，２９はこのゲート２７の出力を順次次段へ伝
えるためのフラグレジスタであり、以下２８を
C1、２９をC2と呼称する。３０，３１はRIN１
３ｂに貯えられた命令コードを順次次段へ伝える
ためのレジスタであり、以下３０をIL、３１を
IPと呼称する。
構成を示すブロツク図であり、第２図はその動作
状態を示す図である。第１図において、１１は主
メモリ又はバツフアメモリより先取りされた命令
を複数語貯える命令バツフア（以下Ｉ−BUFと
称す）であり、１２はこのＩ−BUF１１の命令
取出し位置を示すポインタ（以下IBPと称す）で
ある。１３ａはＩ−BUF１１より取出された命
令語のうち、オペランドアドレスを貯えるレジス
タ（以下RIAと称す）、１３ｂは命令コードを貯
えるレジスタ（以下RINと称す）である。１４
はIBP１２の内容からＩ−BUF１１へ命令を取
込むべき状態（空状態）を検出するＩ−BUFエ
ンプテイ検出回路（以下IBEと称す）であり、こ
こでは検出時において“１”を出力するものとす
る。１５はRIN１３ｂの内容をデコードし、オ
ペランドのメモリアクセス等、命令フエツチのた
めの各種コントロール信号を出力するデコード回
路であり、１６はRIA１３ａの内容からオペラン
ド論理アドレスを生成する論理アドレス生成回路
である。１７は論理アドレス生成回路１６で生成
されたオペランドアドレスを貯えるレジスタ（以
下RALと称す）であり、１８はＩ−BUF１１へ
補充すべき命令の読出しアドレス（論理アドレ
ス）を貯えるレジスタ（以下RBLと称す）であ
る。１９はRAL１７又はRBL１８の何れか一方
のアドレスを選択的に出力するセレクタ、２０は
このセレクタ１９で選択されたアドレスから実ア
ドレスを得るための物理アドレス生成回路、２１
はこの物理アドレス生成回路２０より得られるア
ドレスを貯えるレジスタ（以下RAPと称す）、２
２は主メモリ（又はバツフアメモリ）、２３は実
行ステージである。２４，２５，２６はIBE１４
の検出信号を順次次段へ伝えるためのフラグレジ
スタであり、以下２４をIBC0、２５をIBC1、２
６をIBC2と呼称する。２７はIBE１４がＩ−
BUF１１へ命令を取込むべき状態を検出した際
（“１”出力時）に、デコード回路１５より得られ
る命令実行指示信号の出力を禁止するゲート、２
８，２９はこのゲート２７の出力を順次次段へ伝
えるためのフラグレジスタであり、以下２８を
C1、２９をC2と呼称する。３０，３１はRIN１
３ｂに貯えられた命令コードを順次次段へ伝える
ためのレジスタであり、以下３０をIL、３１を
IPと呼称する。
第１図に示すメモリアクセス機構において、Ｉ
−BUF１１より命令語が取出されると、この命
令語のオペランド部のデータがRIA１３ａにラツ
チされ、論理アドレス生成回路１６に与えられる
とともに、命令コードがRIN１３ｂにラツチさ
れ、デコード回路１５に与えられる。更にこの際
はIBP１２が更新され、その内容がIBE１４で調
べられる。ここでIBE１４がＩ−BUF１１への
命令の取込みの必要を検出しなければ、すなわち
検出出力が“０”であれば、デコード回路１５よ
り出力される命令実行指示信号（“１”）がゲート
２７より出力され、次の動作ステツプでC1 ２
８がセツト状態になるとともに、論理アドレス生
成回路１６で生成されたオペランドアドレスが
RAL１７にラツチされ、セレクタ１９で選択さ
れた後、物理アドレス生成回路２０に与えられ
る。更にこの際はRIN１３ｂに貯えられた命令
コードがIL３０に転送される。又、上記IBP１２
の更新後において、IBE１４がＩ−BUP１１へ
命令を取込むべく（先取りすべく）“１”レベル
の検出信号を出力した際は、ゲート２７が閉じら
れて、デコード回路１５より得られる命令実行指
示信号の出力が禁止され、次の動作ステツプで
C1２８がリセツト状態を維持し、かつRAL１７
へのオペランドアドレスの入力、及びIL３０へ
の命令コードの入力が共に禁止されるとともに、
セレクタ１９がRAL１７に代つてRBL１８を選
択し、命令先取りアドレスが物理アドレス生成回
路２０に与えられる。このように、IBE１４によ
るＩ−BUF１１への命令の取込みの要、不要の
判定結果に基づいて、セレクタ１９がRAL１７
又はRBL１８の何れか一方を選択し、その選択
したアドレスを物理アドレス生成回路２０に供給
する。而してセレクタ１９よりRAL１７が選択
され、物理アドレス生成回路２０よりオペランド
アドレスが生成された際は、以後の動作ステツプ
にて、上記オペランドアドレスがRAP２１にラ
ツチされた後、主メモリ（又はバツフアメモリ）
２２に与えられ、主メモリ（又はバツフアメモ
リ）２２より読出されたオペランドデータが実行
ステージ２３に与えられるとともに、IL３０の
内容すなわち命令コードがIP３１に移された後、
実行ステージ２３に与えられ、更にC1２８の内
容すなわち命令の実行を指示する信号“１”が
C2２９へ移された後、実行ステージ２３に与え
られて、実行ステージ２３に命令の実行許可を与
える。又、セレクタ１９よりRBL１８が選択さ
れ、物理アドレス生成回路２０より先取りすべき
命令のメモリアドレスが生成された際は、以後の
動作ステツプにて、上記メモリアドレスがRAP
２１にラツチされた後、主メモリ（又はバツフア
メモリ）２２に与えられるとともに、IBC0２４
に貯えられたＩ−BUF１１のエンプテイ状態を
示す検出信号“１”がIBC1２５，IBC2２６を経
た後、メモリアクセス許可信号として主メモリ
（又はバツフアメモリ）２２に与えられ、主メモ
リ（又はバツフアメモリ）２２より読出された命
令語がＩ−BUF１１に取込まれる。更にこの際
は、RIN１３からIL３０への命令コードの転送
が待たされ、又、デコード回路１５からC1２８
への命令実行指示信号の転送もゲート２７によつ
て禁止される。従つて命令先取り処理の際は、実
行ステージに、命令の実行を許可する信号が与え
られず、新たな命令の処理に入ることが禁止され
る。すなわち、命令の先取り処理が行なわれる際
は、実行ステージ２３における新たな命令の実行
処理が待たされる。
−BUF１１より命令語が取出されると、この命
令語のオペランド部のデータがRIA１３ａにラツ
チされ、論理アドレス生成回路１６に与えられる
とともに、命令コードがRIN１３ｂにラツチさ
れ、デコード回路１５に与えられる。更にこの際
はIBP１２が更新され、その内容がIBE１４で調
べられる。ここでIBE１４がＩ−BUF１１への
命令の取込みの必要を検出しなければ、すなわち
検出出力が“０”であれば、デコード回路１５よ
り出力される命令実行指示信号（“１”）がゲート
２７より出力され、次の動作ステツプでC1 ２
８がセツト状態になるとともに、論理アドレス生
成回路１６で生成されたオペランドアドレスが
RAL１７にラツチされ、セレクタ１９で選択さ
れた後、物理アドレス生成回路２０に与えられ
る。更にこの際はRIN１３ｂに貯えられた命令
コードがIL３０に転送される。又、上記IBP１２
の更新後において、IBE１４がＩ−BUP１１へ
命令を取込むべく（先取りすべく）“１”レベル
の検出信号を出力した際は、ゲート２７が閉じら
れて、デコード回路１５より得られる命令実行指
示信号の出力が禁止され、次の動作ステツプで
C1２８がリセツト状態を維持し、かつRAL１７
へのオペランドアドレスの入力、及びIL３０へ
の命令コードの入力が共に禁止されるとともに、
セレクタ１９がRAL１７に代つてRBL１８を選
択し、命令先取りアドレスが物理アドレス生成回
路２０に与えられる。このように、IBE１４によ
るＩ−BUF１１への命令の取込みの要、不要の
判定結果に基づいて、セレクタ１９がRAL１７
又はRBL１８の何れか一方を選択し、その選択
したアドレスを物理アドレス生成回路２０に供給
する。而してセレクタ１９よりRAL１７が選択
され、物理アドレス生成回路２０よりオペランド
アドレスが生成された際は、以後の動作ステツプ
にて、上記オペランドアドレスがRAP２１にラ
ツチされた後、主メモリ（又はバツフアメモリ）
２２に与えられ、主メモリ（又はバツフアメモ
リ）２２より読出されたオペランドデータが実行
ステージ２３に与えられるとともに、IL３０の
内容すなわち命令コードがIP３１に移された後、
実行ステージ２３に与えられ、更にC1２８の内
容すなわち命令の実行を指示する信号“１”が
C2２９へ移された後、実行ステージ２３に与え
られて、実行ステージ２３に命令の実行許可を与
える。又、セレクタ１９よりRBL１８が選択さ
れ、物理アドレス生成回路２０より先取りすべき
命令のメモリアドレスが生成された際は、以後の
動作ステツプにて、上記メモリアドレスがRAP
２１にラツチされた後、主メモリ（又はバツフア
メモリ）２２に与えられるとともに、IBC0２４
に貯えられたＩ−BUF１１のエンプテイ状態を
示す検出信号“１”がIBC1２５，IBC2２６を経
た後、メモリアクセス許可信号として主メモリ
（又はバツフアメモリ）２２に与えられ、主メモ
リ（又はバツフアメモリ）２２より読出された命
令語がＩ−BUF１１に取込まれる。更にこの際
は、RIN１３からIL３０への命令コードの転送
が待たされ、又、デコード回路１５からC1２８
への命令実行指示信号の転送もゲート２７によつ
て禁止される。従つて命令先取り処理の際は、実
行ステージに、命令の実行を許可する信号が与え
られず、新たな命令の処理に入ることが禁止され
る。すなわち、命令の先取り処理が行なわれる際
は、実行ステージ２３における新たな命令の実行
処理が待たされる。
上述の如く、従来では、オペランド論理アドレ
スレジスタ（RAL１７）と命令バツフア補充用
（命令先取り用）アドレスレジスタ（RBL１８）
の何れか一方をセレクタ１９で選択し、共通の物
理アドレス生成回路２０にて物理アドレスを生成
して、共通の主メモリ（又はバツフアメモリ）２
２のアクセスにより、実行ステージ２３にオペラ
ンドデータを、又、命令バツフア１１に命令語を
それぞれ選択的に送付している。このため命令バ
ツフアの補充処理が行なわれる際、前述した命令
フエツチ動作は止められていた。
スレジスタ（RAL１７）と命令バツフア補充用
（命令先取り用）アドレスレジスタ（RBL１８）
の何れか一方をセレクタ１９で選択し、共通の物
理アドレス生成回路２０にて物理アドレスを生成
して、共通の主メモリ（又はバツフアメモリ）２
２のアクセスにより、実行ステージ２３にオペラ
ンドデータを、又、命令バツフア１１に命令語を
それぞれ選択的に送付している。このため命令バ
ツフアの補充処理が行なわれる際、前述した命令
フエツチ動作は止められていた。
しかしながら命令フエツチには、レジスタ間演
算やイミデエツト演算のようにメモリアクセスの
ない命令もあり、従来では、この場合においても
命令フエツチ動作が止められていた。すなわち、
従来では、実行すべき命令がメモリアクセスを必
要とするか否かに拘らず、第２図に示す如く、命
令Ａの後、命令Ｂを実行しようとした際に、命令
バツフア補充処理Ｉが行なわれると、命令Ａの実
行が終つても直ちに命令Ｂを実行することができ
ず、命令Ｂの実行が待たされていた。
算やイミデエツト演算のようにメモリアクセスの
ない命令もあり、従来では、この場合においても
命令フエツチ動作が止められていた。すなわち、
従来では、実行すべき命令がメモリアクセスを必
要とするか否かに拘らず、第２図に示す如く、命
令Ａの後、命令Ｂを実行しようとした際に、命令
バツフア補充処理Ｉが行なわれると、命令Ａの実
行が終つても直ちに命令Ｂを実行することができ
ず、命令Ｂの実行が待たされていた。
本発明は上記実情に鑑みなされたもので、メモ
リアクセスを伴わない命令フエツチを命令バツフ
ア補充処理と並列に行なわせることができ、これ
によつて、パイプライン処理を効率良く実行で
き、演算処理速度を向上せしめることのできる命
令先取り方式を提供することを目的とする。
リアクセスを伴わない命令フエツチを命令バツフ
ア補充処理と並列に行なわせることができ、これ
によつて、パイプライン処理を効率良く実行で
き、演算処理速度を向上せしめることのできる命
令先取り方式を提供することを目的とする。
以下図面を参照して本発明の一実施例を説明す
る。第３図は本発明の一実施例を示す回路ブロツ
ク図である。図中、１０１は主メモリ又はバツフ
アメモリより先取りされた命令を複数語貯える命
令バツフア（以下Ｉ−BUFと称す）であり、１
０２はこのＩ−BUF１０１の命令取出し位置を
示すポインタ（以下IBPと称す）である。１０３
ａはＩ−BUF１１より取出された命令語のうち
オペランド部のアドレスデータを貯えるレジスタ
（以下RIAと称す）、１０３ｂは命令コードを貯え
るレジスタ（以下RINと称す）である。１０４
はIBP１０２の内容及びＩ−BUF１０１より取
出される命令語のレングス（例えば２バイト命令
14バイト命令）からＩ−BUF１０１へ命令を取
込むべき状態（空状態）を検出するＩ−BUFエ
ンプテイ検出回路（以下IBEと称す）であり、こ
こでは検出時において“１”を出力するものとす
る。１０５はRIN１０３ａの内容（命令コード）
をデコードし、オペランドのメモリアクセス等、
命令フエツチのための各種コントロール信号を出
力するデコード回路である。DAはこのデコード
回路１０５より出力されるコントロール信号の一
種であり、実行すべき命令がメモリアクセスを伴
うか否かを示すもので、ここではメモリアクセス
を伴わない命令の際に“１”、又、メモリアクセ
スを伴う命令の際に“１”となるものとする。１
０６はRIA１０３ａの内容からオペランド論理ア
ドレスを生成する論理アドレス生成回路である。
１０７は論理アドレス生成回路１０６で生成され
たオペランドアドレスを貯えるレジスタ（以下
RALと称す）であり、１０８はＩ−BUF１０１
へ補充すべき命令の読出しアドレスを貯えるレジ
スタ（以下RBLと称す）である。１０９はRAL
１０７又はRBL１０８の何れか一方のアドレス
を選択するセレクタ、１１０はこのセレクタ１０
９で選択されたアドレスを物理アドレスに変換し
出力する物理アドレス生成回路である。１１１は
この物理アドレス生成回路１１０より得られるメ
モリアクセス用のアドレスを貯えるレジスタ（以
下RAPと称す）、１１２は主メモリ（又はバツフ
アレジスタ）、１１３は実行ステージである。１
１４，１１５，１１６はIBE１０４の検出信号を
順次次段へ伝えるためのフラグレジスタであり、
以下１１４をIBC0、１１５をIBC1、１１６を
IBC2と称す。１１７はIBC0１１４の出力を反転
するインバータ、１１８はデコード回路１０５の
DA信号を反転するインバータである。１１９は
インバータ１１７，１１８の出力を受けて命令実
行指示信号（“１”）を得るオアゲート、１２０，
１２１はこのオアゲート１１９より出力される
“１”レベルの命令実行信号を順次次段へ伝える
ためのフラグレジスタであり、以下１２０をC1、
１２１をC2と称す。１２２はデコード回路１０
５より得られるDA信号とインバータ１１７の出
力信号とを受けて命令補充処理以外のメモリアク
セスを指示する“１”レベルの信号を得るアンド
ゲート、１２３，１２４はこのアンドゲート１２
２の出力信号を順次次段へ伝えるためのフラグレ
ジスタであり、以下１２３をRW1、１２４を
RW2と称す。１２５，１２６はRIN１０３ｂに
貯えられた命令コードを順次次段へ伝えるための
レジスタであり、以下１２５をIL、１２６をIP
と称す。
る。第３図は本発明の一実施例を示す回路ブロツ
ク図である。図中、１０１は主メモリ又はバツフ
アメモリより先取りされた命令を複数語貯える命
令バツフア（以下Ｉ−BUFと称す）であり、１
０２はこのＩ−BUF１０１の命令取出し位置を
示すポインタ（以下IBPと称す）である。１０３
ａはＩ−BUF１１より取出された命令語のうち
オペランド部のアドレスデータを貯えるレジスタ
（以下RIAと称す）、１０３ｂは命令コードを貯え
るレジスタ（以下RINと称す）である。１０４
はIBP１０２の内容及びＩ−BUF１０１より取
出される命令語のレングス（例えば２バイト命令
14バイト命令）からＩ−BUF１０１へ命令を取
込むべき状態（空状態）を検出するＩ−BUFエ
ンプテイ検出回路（以下IBEと称す）であり、こ
こでは検出時において“１”を出力するものとす
る。１０５はRIN１０３ａの内容（命令コード）
をデコードし、オペランドのメモリアクセス等、
命令フエツチのための各種コントロール信号を出
力するデコード回路である。DAはこのデコード
回路１０５より出力されるコントロール信号の一
種であり、実行すべき命令がメモリアクセスを伴
うか否かを示すもので、ここではメモリアクセス
を伴わない命令の際に“１”、又、メモリアクセ
スを伴う命令の際に“１”となるものとする。１
０６はRIA１０３ａの内容からオペランド論理ア
ドレスを生成する論理アドレス生成回路である。
１０７は論理アドレス生成回路１０６で生成され
たオペランドアドレスを貯えるレジスタ（以下
RALと称す）であり、１０８はＩ−BUF１０１
へ補充すべき命令の読出しアドレスを貯えるレジ
スタ（以下RBLと称す）である。１０９はRAL
１０７又はRBL１０８の何れか一方のアドレス
を選択するセレクタ、１１０はこのセレクタ１０
９で選択されたアドレスを物理アドレスに変換し
出力する物理アドレス生成回路である。１１１は
この物理アドレス生成回路１１０より得られるメ
モリアクセス用のアドレスを貯えるレジスタ（以
下RAPと称す）、１１２は主メモリ（又はバツフ
アレジスタ）、１１３は実行ステージである。１
１４，１１５，１１６はIBE１０４の検出信号を
順次次段へ伝えるためのフラグレジスタであり、
以下１１４をIBC0、１１５をIBC1、１１６を
IBC2と称す。１１７はIBC0１１４の出力を反転
するインバータ、１１８はデコード回路１０５の
DA信号を反転するインバータである。１１９は
インバータ１１７，１１８の出力を受けて命令実
行指示信号（“１”）を得るオアゲート、１２０，
１２１はこのオアゲート１１９より出力される
“１”レベルの命令実行信号を順次次段へ伝える
ためのフラグレジスタであり、以下１２０をC1、
１２１をC2と称す。１２２はデコード回路１０
５より得られるDA信号とインバータ１１７の出
力信号とを受けて命令補充処理以外のメモリアク
セスを指示する“１”レベルの信号を得るアンド
ゲート、１２３，１２４はこのアンドゲート１２
２の出力信号を順次次段へ伝えるためのフラグレ
ジスタであり、以下１２３をRW1、１２４を
RW2と称す。１２５，１２６はRIN１０３ｂに
貯えられた命令コードを順次次段へ伝えるための
レジスタであり、以下１２５をIL、１２６をIP
と称す。
第４図ａ，ｂは上記第３図の構成における一実
施例の動作を説明するための図であり、同図ａは
命令補充（先取り）処理が行なわれる際にメモリ
アクセスを伴う命令フエツチが行なわれる場合の
動作状態を示し、同図ｂは命令補充処理が行なわ
れる際にメモリアクセスを伴わない命令フエツチ
が行なわれる場合の動作状態を示している。
施例の動作を説明するための図であり、同図ａは
命令補充（先取り）処理が行なわれる際にメモリ
アクセスを伴う命令フエツチが行なわれる場合の
動作状態を示し、同図ｂは命令補充処理が行なわ
れる際にメモリアクセスを伴わない命令フエツチ
が行なわれる場合の動作状態を示している。
ここで第４図ａ，ｂを参照して一実施例の動作
を説明する。先ず第４図ａを参照して、命令補充
処理が行なわれる際にメモリアクセスを伴う命令
フエツチが行なわれる場合の動作を説明する。こ
の場合は、先ず動作ステツプT1において、Ｉ−
BUF１０１より命令語が取出され、RIA１０３
ａ，RIN１０３ｂにラツチされる際、IBP１０２
が更新されるが、ここでIBE１０３がＩ−BUF
１０１のエンプテイ状態を検出し、“１”レベル
の検出信号を出力する。これによりIBC0１１４
がセツト状態すなわち“１”となる。次に動作ス
テツプT2においては、RIN１０３ｂの内容（命
令コード）に従いデコード回路１０５より、メモ
リアクセスを伴う命令であることを示す“１”レ
ベルのDA信号が出力されるが、この際IBC0１１
４がセツト状態すなわち“１”出力状態であるた
め、オアゲート１１９の出力が“０”で、C1１
２０がリセツト（“０”）状態であり、かつアンド
ゲート１２２が閉じられてRW1１２３もリセツ
ト（“０”）状態となつている。又、この際は、
RIA１０３ａの内容に従い論理アドレス生成回路
１０６より得られるオペランド論理アドレスの
RAL１０７への供給、並びにRIN１０３ｂに貯
えられた命令コードのIL１２５への供給が共に
禁止され、1T分ホールドされる。更にこの動作
ステツプT2の終了時においてIBC0１１４の“１”
はIBC1１１５に移され、IBE１０４の出力、及
びIBC0１１４は共に“０”となる。次の動作ス
テツプT3ではC1１２０が“０”、IBC1１１５が
“１”で、RBL１０８に貯えられた先取りすべき
命令のアドレスがセレクタ１０９により選択され
て物理アドレス生成回路１１０に供給される。こ
の物理アドレス生成回路１１０で生成された先取
りすべき命令のメモリアドレスはRAP１１１に
ラツチされ、その際RBL１０８が更新される。
又、論理アドレス生成回路１０６で生成されたオ
ペランド論理アドレスがRAL１０７に送られる
とともに、RIN１０３ｂに貯えられていた命令
コードがIL１２５に移される。更に、上述した
如く動作ステツプT2の終了時点でのIBE１０４
の出力及びIBC0１１４の内容が共に“０”とな
つており、又、デコード回路１０５からはRIN
１０３ｂに貯えられている命令コードに従つて
“１”レベルのDA信号が出力されていることか
ら、インバータ１１７、オアゲート１１９、及び
アンドゲート１２２の各出力が“１”となつてい
る。これにより、動作ステツプT3の終了時点に
おいてC1１２０が“１”になるとともに、それ
までC1１２０に貯えられていた“０”がC2１２
１に移される。又、IBC1１１５が“０”になる
とともに、それまでIBC1１１５に貯えられてい
た“１”がIBC2１１６に移される。更にRW1１
２３は“０”から“１”に変わり、RW2１２４
は“０”となる。次の動作ステツプT4ではIBC2
１１６がセツト（“１”）状態にあり、その信号が
命令先取りのメモリアクセス信号として主メモリ
（又はバツフアメモリ）１１２に与えられ、これ
によつてRAP１１１にラツチされている物理ア
ドレスに対応するデータ（命令語）が主メモリ
（又はバツフアメモリ）１１２より読出される。
この主メモリ（又はバツフアメモリ）１１２より
読出されたデータすなわち先取りされた命令語は
Ｉ−BUF１０１に取込まれる。すなわち、Ｉ−
BUF１０１への命令補充処理が行なわれる。こ
れと同時にセレクタ１０９がRAL１０７を選択
し、RAL１０７にラツチされている命令のオペ
ランド論理アドレスが物理アドレス生成回路１１
０に送られてオペランド物理アドレスが生成され
る。この動作ステツプT4においては、C1１２１
が“０”となつていて、命令の実行を許可しな
い、すなわち命令の実行を禁止するフラグ内容と
なつており、従つて実行ステージ１１３は、前の
命令(A)の処理が終つても次の動作ステツプT5で
次の命令(B)を処理することが許可されず、命令(B)
の処理が1T分待されることになる。又、動作ス
テツプT4の終了時点において、物理アドレス生
成回路１１０で生成されたオペランド物理アドレ
スがRAP１１１にラツチされるとともに、C1１
２０の“１”がC2１２１に移され、IBC1１１５
の“０”がIBC2１１６に移され、RW1１２３の
“１”がRW2１２４に移され、IL１２５の命令コ
ードがIP１２６に移される。次の動作ステツプ
T5においては、RW2１２４の“１”によるメモ
リアクセス信号、及びRAP１１１に貯えられた
オペランド物理アドレスに従つてオペランドのフ
エツチが行なわれ、主メモリ（又はバツフアメモ
リ）１１２より、RAP１１１のオペランドアド
レスに対応するデータ（オペランドデータ）が読
出される。この際、C2１２１が命令実行許可を
示す“１”となつているため、次の動作ステツプ
T6に対し、実行ステージ１１３に命令処理の起
動がかけられる。次の動作ステツプT6では実行
ステージ１１３が前の動作ステツプT5でC2１２
１に貯えられていた命令の実行許可を示す“１”
のフラグ情報を受け、又、IP１２６の命令コー
ド、及び主メモリ（又はバツフアメモリ）１１２
より取出されたオペランドデータを受けて命令の
処理を開始する。
を説明する。先ず第４図ａを参照して、命令補充
処理が行なわれる際にメモリアクセスを伴う命令
フエツチが行なわれる場合の動作を説明する。こ
の場合は、先ず動作ステツプT1において、Ｉ−
BUF１０１より命令語が取出され、RIA１０３
ａ，RIN１０３ｂにラツチされる際、IBP１０２
が更新されるが、ここでIBE１０３がＩ−BUF
１０１のエンプテイ状態を検出し、“１”レベル
の検出信号を出力する。これによりIBC0１１４
がセツト状態すなわち“１”となる。次に動作ス
テツプT2においては、RIN１０３ｂの内容（命
令コード）に従いデコード回路１０５より、メモ
リアクセスを伴う命令であることを示す“１”レ
ベルのDA信号が出力されるが、この際IBC0１１
４がセツト状態すなわち“１”出力状態であるた
め、オアゲート１１９の出力が“０”で、C1１
２０がリセツト（“０”）状態であり、かつアンド
ゲート１２２が閉じられてRW1１２３もリセツ
ト（“０”）状態となつている。又、この際は、
RIA１０３ａの内容に従い論理アドレス生成回路
１０６より得られるオペランド論理アドレスの
RAL１０７への供給、並びにRIN１０３ｂに貯
えられた命令コードのIL１２５への供給が共に
禁止され、1T分ホールドされる。更にこの動作
ステツプT2の終了時においてIBC0１１４の“１”
はIBC1１１５に移され、IBE１０４の出力、及
びIBC0１１４は共に“０”となる。次の動作ス
テツプT3ではC1１２０が“０”、IBC1１１５が
“１”で、RBL１０８に貯えられた先取りすべき
命令のアドレスがセレクタ１０９により選択され
て物理アドレス生成回路１１０に供給される。こ
の物理アドレス生成回路１１０で生成された先取
りすべき命令のメモリアドレスはRAP１１１に
ラツチされ、その際RBL１０８が更新される。
又、論理アドレス生成回路１０６で生成されたオ
ペランド論理アドレスがRAL１０７に送られる
とともに、RIN１０３ｂに貯えられていた命令
コードがIL１２５に移される。更に、上述した
如く動作ステツプT2の終了時点でのIBE１０４
の出力及びIBC0１１４の内容が共に“０”とな
つており、又、デコード回路１０５からはRIN
１０３ｂに貯えられている命令コードに従つて
“１”レベルのDA信号が出力されていることか
ら、インバータ１１７、オアゲート１１９、及び
アンドゲート１２２の各出力が“１”となつてい
る。これにより、動作ステツプT3の終了時点に
おいてC1１２０が“１”になるとともに、それ
までC1１２０に貯えられていた“０”がC2１２
１に移される。又、IBC1１１５が“０”になる
とともに、それまでIBC1１１５に貯えられてい
た“１”がIBC2１１６に移される。更にRW1１
２３は“０”から“１”に変わり、RW2１２４
は“０”となる。次の動作ステツプT4ではIBC2
１１６がセツト（“１”）状態にあり、その信号が
命令先取りのメモリアクセス信号として主メモリ
（又はバツフアメモリ）１１２に与えられ、これ
によつてRAP１１１にラツチされている物理ア
ドレスに対応するデータ（命令語）が主メモリ
（又はバツフアメモリ）１１２より読出される。
この主メモリ（又はバツフアメモリ）１１２より
読出されたデータすなわち先取りされた命令語は
Ｉ−BUF１０１に取込まれる。すなわち、Ｉ−
BUF１０１への命令補充処理が行なわれる。こ
れと同時にセレクタ１０９がRAL１０７を選択
し、RAL１０７にラツチされている命令のオペ
ランド論理アドレスが物理アドレス生成回路１１
０に送られてオペランド物理アドレスが生成され
る。この動作ステツプT4においては、C1１２１
が“０”となつていて、命令の実行を許可しな
い、すなわち命令の実行を禁止するフラグ内容と
なつており、従つて実行ステージ１１３は、前の
命令(A)の処理が終つても次の動作ステツプT5で
次の命令(B)を処理することが許可されず、命令(B)
の処理が1T分待されることになる。又、動作ス
テツプT4の終了時点において、物理アドレス生
成回路１１０で生成されたオペランド物理アドレ
スがRAP１１１にラツチされるとともに、C1１
２０の“１”がC2１２１に移され、IBC1１１５
の“０”がIBC2１１６に移され、RW1１２３の
“１”がRW2１２４に移され、IL１２５の命令コ
ードがIP１２６に移される。次の動作ステツプ
T5においては、RW2１２４の“１”によるメモ
リアクセス信号、及びRAP１１１に貯えられた
オペランド物理アドレスに従つてオペランドのフ
エツチが行なわれ、主メモリ（又はバツフアメモ
リ）１１２より、RAP１１１のオペランドアド
レスに対応するデータ（オペランドデータ）が読
出される。この際、C2１２１が命令実行許可を
示す“１”となつているため、次の動作ステツプ
T6に対し、実行ステージ１１３に命令処理の起
動がかけられる。次の動作ステツプT6では実行
ステージ１１３が前の動作ステツプT5でC2１２
１に貯えられていた命令の実行許可を示す“１”
のフラグ情報を受け、又、IP１２６の命令コー
ド、及び主メモリ（又はバツフアメモリ）１１２
より取出されたオペランドデータを受けて命令の
処理を開始する。
次に第４図ｂを参照して、命令補充処理が行な
われる際にメモリアクセスを伴わない命令フエツ
チが行なわれる場合の動作を説明する。この際は
前述の動作ステツプT2において、デコード回路
１０５のDA信号が“０”となり、従つてインバ
ータ１１８の出力が“１”となつて、IL１２５
及びRAL１０７の入力が許可されるとともに、
C1１２０がオアゲート１１９の出力“１”を受
けてセツト（“１”）状態となる。これによつて
RIN１０３ｂの内容（命令コード）は以降の動
作ステツプにおける命令補充処理と並列してIL
１２５，IP１２６に順次伝えられ、C1１２０の
内容（“１”）もC2１２１に伝えられるので、実
行ステージ１１３は動作ステツプT5において待
ち状態とはならず、前の命令(A)の処理に続いて次
の命令(B)の処理を開始できる。この際、RW1１
２３，RW2１２４には“０”が順次伝えられる
ので、命令補充処理を妨げることはない。又、こ
の際のIBC0１１４，IBC1１１５，IBC2１１６の
検出信号の伝達並びにこれに伴う命令の補充処理
は前述した動作例と同様であるため、ここではそ
の説明を省略する。
われる際にメモリアクセスを伴わない命令フエツ
チが行なわれる場合の動作を説明する。この際は
前述の動作ステツプT2において、デコード回路
１０５のDA信号が“０”となり、従つてインバ
ータ１１８の出力が“１”となつて、IL１２５
及びRAL１０７の入力が許可されるとともに、
C1１２０がオアゲート１１９の出力“１”を受
けてセツト（“１”）状態となる。これによつて
RIN１０３ｂの内容（命令コード）は以降の動
作ステツプにおける命令補充処理と並列してIL
１２５，IP１２６に順次伝えられ、C1１２０の
内容（“１”）もC2１２１に伝えられるので、実
行ステージ１１３は動作ステツプT5において待
ち状態とはならず、前の命令(A)の処理に続いて次
の命令(B)の処理を開始できる。この際、RW1１
２３，RW2１２４には“０”が順次伝えられる
ので、命令補充処理を妨げることはない。又、こ
の際のIBC0１１４，IBC1１１５，IBC2１１６の
検出信号の伝達並びにこれに伴う命令の補充処理
は前述した動作例と同様であるため、ここではそ
の説明を省略する。
このように、Ｉ−BUF１０１に命令を補充す
べき状態がIBE１０４で検出された際、Ｉ−
BUF１０１より取出した次に実行すべき命令が
メモリアクセスを伴わないことをデコード回路１
０５のDA信号により検出した場合は、Ｉ−BUF
１０１への命令補充処理によつて実行ステージ１
１３の命令処理を待つことなく、命令補充処理を
命令フエツチとが並列して実行される。
べき状態がIBE１０４で検出された際、Ｉ−
BUF１０１より取出した次に実行すべき命令が
メモリアクセスを伴わないことをデコード回路１
０５のDA信号により検出した場合は、Ｉ−BUF
１０１への命令補充処理によつて実行ステージ１
１３の命令処理を待つことなく、命令補充処理を
命令フエツチとが並列して実行される。
以上詳記したように本発明の命令先取り方式に
よれば、メモリアクセスを伴わない命令フエツチ
を命令バツフア補充処理と並列に行なわせること
ができ、これによつてパイプライン処理を効率良
く実行でき、演算処理速度を向上させることがで
きる。
よれば、メモリアクセスを伴わない命令フエツチ
を命令バツフア補充処理と並列に行なわせること
ができ、これによつてパイプライン処理を効率良
く実行でき、演算処理速度を向上させることがで
きる。
第１図は従来のメモリアクセス機構を示すブロ
ツク図、第２図は上記第１図の構成による命令補
充（先取り）処理、及び命令フエツチ動作を説明
するための動作状態図、第３図は本発明の一実施
例を示すブロツク図、第４図ａ，ｂは上記実施例
の構成による命令補充処理、及び命令フエツチ動
作をそれぞれ説明するための動作状態図である。 １０１……命令バツフア（Ｉ−BUF）、１０２
……ポインタ（IBP）、１０３ａ，１０３ｂ，１
０７，１０８，１１１，１２５，１２６……レジ
スタ、１０４……Ｉ−BUFエンプテイ検出回路
（IBE）、１０５……デコード回路、１０６……論
理アドレス生成回路、１０９……セレクタ、１１
０……物理アドレス生成回路、１１２……主メモ
リ（又はバツフアメモリ）、１１３……実行ステ
ージ、１１４，１１５，１１６，１２０，１２
１，１２３，１２４……フラグレジスタ、１１
７，１１８……インバータ、１１９……オアゲー
ト、１２２……アンドゲート。
ツク図、第２図は上記第１図の構成による命令補
充（先取り）処理、及び命令フエツチ動作を説明
するための動作状態図、第３図は本発明の一実施
例を示すブロツク図、第４図ａ，ｂは上記実施例
の構成による命令補充処理、及び命令フエツチ動
作をそれぞれ説明するための動作状態図である。 １０１……命令バツフア（Ｉ−BUF）、１０２
……ポインタ（IBP）、１０３ａ，１０３ｂ，１
０７，１０８，１１１，１２５，１２６……レジ
スタ、１０４……Ｉ−BUFエンプテイ検出回路
（IBE）、１０５……デコード回路、１０６……論
理アドレス生成回路、１０９……セレクタ、１１
０……物理アドレス生成回路、１１２……主メモ
リ（又はバツフアメモリ）、１１３……実行ステ
ージ、１１４，１１５，１１６，１２０，１２
１，１２３，１２４……フラグレジスタ、１１
７，１１８……インバータ、１１９……オアゲー
ト、１２２……アンドゲート。
Claims (1)
- １ オペランドアドレス、及び命令バツフアへの
先取りアドレスを選択的に入力し、それぞれの物
理アドレスを得るアドレス生成回路を有してなる
メモリアクセス機構により、実行ステージに命令
コード及びオペランドを供給し、前記命令バツフ
アに命令を取込むパイプライン処理方式の情報処
理装置において、実行すべき命令がメモリアクセ
スを必要としないことを検出する第１の検出手段
と、前記命令バツフアへ命令を先取りすべき状態
にあることを検出する第２の検出手段と、この第
２の検出手段にて命令を先取りすべき状態が検出
された際に、前記第１の検出手段でメモリアクセ
スを必要としないことが検出されることにより、
前記実行ステージへ命令を含む情報を供給せしめ
る手段とを有し、前記命令バツフアへ命令を取込
む際に、実行すべき命令がメモリアクセスを伴わ
なければ前記命令バツフアへの命令の取込み処
理、及び前記実行ステージへの命令コードを含む
情報の供給制御を並列して実行せしめることを特
徴とした命令先取り方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147210A JPS5848146A (ja) | 1981-09-18 | 1981-09-18 | 命令先取り方式 |
| US06/415,438 US4561052A (en) | 1981-09-18 | 1982-09-07 | Instruction prefetch system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56147210A JPS5848146A (ja) | 1981-09-18 | 1981-09-18 | 命令先取り方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5848146A JPS5848146A (ja) | 1983-03-22 |
| JPS634208B2 true JPS634208B2 (ja) | 1988-01-28 |
Family
ID=15425050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56147210A Granted JPS5848146A (ja) | 1981-09-18 | 1981-09-18 | 命令先取り方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4561052A (ja) |
| JP (1) | JPS5848146A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4707784A (en) * | 1983-02-28 | 1987-11-17 | Honeywell Bull Inc. | Prioritized secondary use of a cache with simultaneous access |
| US4729093A (en) * | 1984-09-26 | 1988-03-01 | Motorola, Inc. | Microcomputer which prioritizes instruction prefetch requests and data operand requests |
| US4695943A (en) * | 1984-09-27 | 1987-09-22 | Honeywell Information Systems Inc. | Multiprocessor shared pipeline cache memory with split cycle and concurrent utilization |
| US4761731A (en) * | 1985-08-14 | 1988-08-02 | Control Data Corporation | Look-ahead instruction fetch control for a cache memory |
| US4773041A (en) * | 1986-06-02 | 1988-09-20 | Unisys Corporation | System for executing a sequence of operation codes with some codes being executed out of order in a pipeline parallel processor |
| JPS6398737A (ja) * | 1986-10-15 | 1988-04-30 | Mitsubishi Electric Corp | デ−タ処理装置 |
| US4797817A (en) * | 1986-12-10 | 1989-01-10 | Ncr Corporation | Single cycle store operations in a virtual memory |
| JP2583525B2 (ja) * | 1987-09-30 | 1997-02-19 | 健 坂村 | データ処理装置 |
| US4943908A (en) * | 1987-12-02 | 1990-07-24 | International Business Machines Corporation | Multiple branch analyzer for prefetching cache lines |
| JPH01205228A (ja) * | 1988-02-10 | 1989-08-17 | Hitachi Ltd | 命令バツフアシステム |
| JPH0719222B2 (ja) * | 1989-03-30 | 1995-03-06 | 日本電気株式会社 | ストアバッフア |
| US5367657A (en) * | 1992-10-01 | 1994-11-22 | Intel Corporation | Method and apparatus for efficient read prefetching of instruction code data in computer memory subsystems |
| US7085915B1 (en) * | 2000-02-29 | 2006-08-01 | International Business Machines Corporation | Programmable prefetching of instructions for a processor executing a non-procedural program |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE26087E (en) * | 1959-12-30 | 1966-09-20 | Multi-computer system including multiplexed memories. lookahead, and address interleaving features | |
| US3840861A (en) * | 1972-10-30 | 1974-10-08 | Amdahl Corp | Data processing system having an instruction pipeline for concurrently processing a plurality of instructions |
| US3881173A (en) * | 1973-05-14 | 1975-04-29 | Amdahl Corp | Condition code determination and data processing |
| CA1059639A (en) * | 1975-03-26 | 1979-07-31 | Garvin W. Patterson | Instruction look ahead having prefetch concurrency and pipe line features |
| GB1506972A (en) * | 1976-02-06 | 1978-04-12 | Int Computers Ltd | Data processing systems |
| US4062058A (en) * | 1976-02-13 | 1977-12-06 | The United States Of America As Represented By The Secretary Of The Navy | Next address subprocessor |
| US4156925A (en) * | 1976-04-30 | 1979-05-29 | International Business Machines Corporation | Overlapped and interleaved control store with address modifiers |
| GB1527289A (en) * | 1976-08-17 | 1978-10-04 | Int Computers Ltd | Data processing systems |
| US4200927A (en) * | 1978-01-03 | 1980-04-29 | International Business Machines Corporation | Multi-instruction stream branch processing mechanism |
| US4439828A (en) * | 1981-07-27 | 1984-03-27 | International Business Machines Corp. | Instruction substitution mechanism in an instruction handling unit of a data processing system |
-
1981
- 1981-09-18 JP JP56147210A patent/JPS5848146A/ja active Granted
-
1982
- 1982-09-07 US US06/415,438 patent/US4561052A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4561052A (en) | 1985-12-24 |
| JPS5848146A (ja) | 1983-03-22 |
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