JPS6411973B2 - - Google Patents
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- JPS6411973B2 JPS6411973B2 JP10344080A JP10344080A JPS6411973B2 JP S6411973 B2 JPS6411973 B2 JP S6411973B2 JP 10344080 A JP10344080 A JP 10344080A JP 10344080 A JP10344080 A JP 10344080A JP S6411973 B2 JPS6411973 B2 JP S6411973B2
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- 230000010365 information processing Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 5
- 101000685824 Homo sapiens Probable RNA polymerase II nuclear localization protein SLC7A6OS Proteins 0.000 description 10
- 102100023136 Probable RNA polymerase II nuclear localization protein SLC7A6OS Human genes 0.000 description 10
- ZGSXEXBYLJIOGF-BOPNQXPFSA-N iwr-1 Chemical compound C=1C=CC2=CC=CN=C2C=1NC(=O)C(C=C1)=CC=C1N1C(=O)[C@@H]2C(C=C3)CC3[C@@H]2C1=O ZGSXEXBYLJIOGF-BOPNQXPFSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 5
- 238000001514 detection method Methods 0.000 description 5
- 101100074291 Gallus gallus LDB1 gene Proteins 0.000 description 2
- 201000004071 non-specific interstitial pneumonia Diseases 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置に関し、特に、１つまた
は複数の命令バツフアレジスタと、該命令バツフ
アレジスタのどの位置から命令を取り出すべきか
を指示するポインタを有し、該ポインタで指示さ
れた位置から命令を順次取り出して処理を行なう
情報処理装置に関する。
は複数の命令バツフアレジスタと、該命令バツフ
アレジスタのどの位置から命令を取り出すべきか
を指示するポインタを有し、該ポインタで指示さ
れた位置から命令を順次取り出して処理を行なう
情報処理装置に関する。
第１図に代表的な分岐命令の形式を示す。図
中、OPは、命令の動作コードを示し、マスクフ
イールドＭ１は分岐条件を示す。
中、OPは、命令の動作コードを示し、マスクフ
イールドＭ１は分岐条件を示す。
分岐先アドレスは（X2）＋（B2）＋D2の和によ
つて求められる。（ ）は、レジスタの内容を示
す。
つて求められる。（ ）は、レジスタの内容を示
す。
第２図ａは、パイプライン制御方式における従
来の分岐命令の動作を示し、第２図ａのＤ，Ｒ，
Ａ，B1，B2，E1，E2，CK，Ｗは、それぞれパイ
プラインの各ステートを示しており、２サイクル
毎に異なつた命令がパイプラインに入る事がで
き、そして複数の命令を平行処理できるようにさ
れている。
来の分岐命令の動作を示し、第２図ａのＤ，Ｒ，
Ａ，B1，B2，E1，E2，CK，Ｗは、それぞれパイ
プラインの各ステートを示しており、２サイクル
毎に異なつた命令がパイプラインに入る事がで
き、そして複数の命令を平行処理できるようにさ
れている。
Ｄは、命令の解読（デコード）を行なうステー
ト、Ｒはオペランドアドレスを求めるためのイン
デツクス（X2）、ベース（B2）の各レジスタ読
み出しステート、Ａは読み出されたレジスタの内
容から（X2）＋（B2）＋D2の論理演算を行ない、
記憶装置にアクセスするためのアドレスを求める
ステート、B1，B2は、求められたアドレスを使
つて記憶装置にアクセスするステートである。た
だし、分岐命令の場合のB2ステートは、分岐決
定を行なうステートでもある。E1，E2は、求め
られたオペランドデータを使つて演算を行なうス
テート、CKはデータのチエツクを行なうステー
ト、Ｗは各種レジスタに書き込みを行なうステー
トである。
ト、Ｒはオペランドアドレスを求めるためのイン
デツクス（X2）、ベース（B2）の各レジスタ読
み出しステート、Ａは読み出されたレジスタの内
容から（X2）＋（B2）＋D2の論理演算を行ない、
記憶装置にアクセスするためのアドレスを求める
ステート、B1，B2は、求められたアドレスを使
つて記憶装置にアクセスするステートである。た
だし、分岐命令の場合のB2ステートは、分岐決
定を行なうステートでもある。E1，E2は、求め
られたオペランドデータを使つて演算を行なうス
テート、CKはデータのチエツクを行なうステー
ト、Ｗは各種レジスタに書き込みを行なうステー
トである。
従来は、分岐先命令の取り出しを分岐命令の
Ｄ，Ｒ，Ａ，B1，B2のステートの中で行ない、
分岐先命令を命令バツフアに取り込むのがE1ス
テートであるため、第２図ａに示すように分岐命
令と分岐先命令との間隔は５サイクルであつた。
Ｄ，Ｒ，Ａ，B1，B2のステートの中で行ない、
分岐先命令を命令バツフアに取り込むのがE1ス
テートであるため、第２図ａに示すように分岐命
令と分岐先命令との間隔は５サイクルであつた。
本発明は分岐命令の性能を高めるため、命令バ
ツフアの中の命令先頭位置を示す指標を各々の命
令バツフアに対応して持ち、現在の命令位置から
数命令後の命令を解読して、分岐命令であつた場
合、分岐先命令を先取りすることにより、分岐命
令を高速に処理することを目的とする。そして、
そのため本発明は、１つまたは複数の命令バツフ
アレジスタと、該命令バツフアレジスタのどの位
置から命令を取り出すべきかを指示するポインタ
を有し、該ポインタで指示された位置から命令を
順次取り出し、通常、２サイクルにつき１命令ま
たは１サブ命令を処理するよう構成した情報処理
装置において、上記各命令バツフアレジスタ内の
命令の先頭位置を示す命令バツフアレジスタ内命
令位置フラグと、後続命令の先頭位置を示す後続
命令位置フラグをもうけ、命令語を記憶部より読
出すごとに少なくとも該読出された命令語の一部
のビツトのデコード結果と、当該時点の後続命令
位置フラグの値と、すでにセツトされている命令
バツフアレジスタ内命令位置フラグの状況によつ
て新たな命令語中の命令先頭位置を検出し、対応
する命令バツフアレジスタの命令バツフアレジス
タ内命令位置フラグをセツトするとともに、通常
命令が上記ポインタにしたがつて取り出されるサ
イクルの間隙のサイクルで、現取り出し中の命令
の次命令または数命令後の命令を上記ポインタと
上記命令バツフアレジスタ内命令位置フラグの値
によつて求めて先行取り出ししてデコードし、該
先行取り出しした命令が分岐命令の場合は通常パ
スの命令とは１サイクルずれて同一の命令選択、
デコードおよびアドレス計算のためのハードウエ
アを共用しつつ、分岐先命令の先取りを行ない、
さらに上記１サイクルずれて計算された分岐先命
令のアドレスに命令バツフア長を加えて上記分岐
先命令に後続する命令を先取りすることを特徴と
する。
ツフアの中の命令先頭位置を示す指標を各々の命
令バツフアに対応して持ち、現在の命令位置から
数命令後の命令を解読して、分岐命令であつた場
合、分岐先命令を先取りすることにより、分岐命
令を高速に処理することを目的とする。そして、
そのため本発明は、１つまたは複数の命令バツフ
アレジスタと、該命令バツフアレジスタのどの位
置から命令を取り出すべきかを指示するポインタ
を有し、該ポインタで指示された位置から命令を
順次取り出し、通常、２サイクルにつき１命令ま
たは１サブ命令を処理するよう構成した情報処理
装置において、上記各命令バツフアレジスタ内の
命令の先頭位置を示す命令バツフアレジスタ内命
令位置フラグと、後続命令の先頭位置を示す後続
命令位置フラグをもうけ、命令語を記憶部より読
出すごとに少なくとも該読出された命令語の一部
のビツトのデコード結果と、当該時点の後続命令
位置フラグの値と、すでにセツトされている命令
バツフアレジスタ内命令位置フラグの状況によつ
て新たな命令語中の命令先頭位置を検出し、対応
する命令バツフアレジスタの命令バツフアレジス
タ内命令位置フラグをセツトするとともに、通常
命令が上記ポインタにしたがつて取り出されるサ
イクルの間隙のサイクルで、現取り出し中の命令
の次命令または数命令後の命令を上記ポインタと
上記命令バツフアレジスタ内命令位置フラグの値
によつて求めて先行取り出ししてデコードし、該
先行取り出しした命令が分岐命令の場合は通常パ
スの命令とは１サイクルずれて同一の命令選択、
デコードおよびアドレス計算のためのハードウエ
アを共用しつつ、分岐先命令の先取りを行ない、
さらに上記１サイクルずれて計算された分岐先命
令のアドレスに命令バツフア長を加えて上記分岐
先命令に後続する命令を先取りすることを特徴と
する。
以下、本発明を図面により説明する。
第２図ｂは本発明における分岐命令の動作を示
す図であり、図中、分岐先命令の先取りシーケン
スにおけるDPステートは分岐先命令の先取りの
ための分岐命令解読ステート、RPステートは分
岐先命令のアドレスを求めるためのインデツク
ス、ベースレジスタの読み出しステート、ｉはア
ドレス発生ステート、B1，B2は、記憶装置から
の読み出しステートである。第２図ｂに示すよう
に、現在の命令位置が命令０であり、命令０から
数命令後の命令が、分岐命令であつた場合、命令
０の１サイクル後に、分岐命令の先取りのために
DPステートを始める。DPステートで解読された
分岐命令が、分岐しない分岐命令（例えば条件分
岐命令においてマスクがオール“０”の場合）で
ある場合には、RPステートには進まない。それ
以外の場合、PR，ｉ，B1，B2と進め分岐先命令
を先取りしておく。この場合、前後の命令、命令
０〜３には、何等影響を及ぼさない。第３図によ
り後述するように、４つの命令バツフアレジスタ
IWR，IWRC，IBR１，IBR０がもうけられてお
り、この先取り動作以前に取り込んでおいた第３
図の命令バツフアレジスタIWRの内容は、IWRC
に退避させておく。
す図であり、図中、分岐先命令の先取りシーケン
スにおけるDPステートは分岐先命令の先取りの
ための分岐命令解読ステート、RPステートは分
岐先命令のアドレスを求めるためのインデツク
ス、ベースレジスタの読み出しステート、ｉはア
ドレス発生ステート、B1，B2は、記憶装置から
の読み出しステートである。第２図ｂに示すよう
に、現在の命令位置が命令０であり、命令０から
数命令後の命令が、分岐命令であつた場合、命令
０の１サイクル後に、分岐命令の先取りのために
DPステートを始める。DPステートで解読された
分岐命令が、分岐しない分岐命令（例えば条件分
岐命令においてマスクがオール“０”の場合）で
ある場合には、RPステートには進まない。それ
以外の場合、PR，ｉ，B1，B2と進め分岐先命令
を先取りしておく。この場合、前後の命令、命令
０〜３には、何等影響を及ぼさない。第３図によ
り後述するように、４つの命令バツフアレジスタ
IWR，IWRC，IBR１，IBR０がもうけられてお
り、この先取り動作以前に取り込んでおいた第３
図の命令バツフアレジスタIWRの内容は、IWRC
に退避させておく。
続いて先取りした分岐先命令をIWRに取り込
む。従がつて分岐命令に後続する命令は、
IWRC，IBR１，IBR０に入つており、先取りし
た分岐先命令は、IWRに入つている事になる。
む。従がつて分岐命令に後続する命令は、
IWRC，IBR１，IBR０に入つており、先取りし
た分岐先命令は、IWRに入つている事になる。
分岐命令を実行する時、先取りした分岐先命令
が有効であれば（アドレス例外等がなければ、）、
分岐命令の後続命令３の１サイクル後に分岐先命
令を始める。そして分岐命令のB2ステートで処
理装置内の分岐条件とM1フイールドを比較し、
分岐するか否かを決定する。
が有効であれば（アドレス例外等がなければ、）、
分岐命令の後続命令３の１サイクル後に分岐先命
令を始める。そして分岐命令のB2ステートで処
理装置内の分岐条件とM1フイールドを比較し、
分岐するか否かを決定する。
従がつて分岐を判断するB2ステートまでは、
１サイクル毎に命令を実行することになる。B2
ステートで分岐判断が決定すれば、分岐判断に従
がつて分岐先の命令または命令３のいずれかをキ
ヤンセルし、以後残つた片方の命令を続行する。
分岐命令が無条件分岐であれば、分岐命令の２サ
イクル後に、分岐先命令を開始する。先取りした
分岐先命令が無効であれば、第２図ａの動作と同
じになる。
１サイクル毎に命令を実行することになる。B2
ステートで分岐判断が決定すれば、分岐判断に従
がつて分岐先の命令または命令３のいずれかをキ
ヤンセルし、以後残つた片方の命令を続行する。
分岐命令が無条件分岐であれば、分岐命令の２サ
イクル後に、分岐先命令を開始する。先取りした
分岐先命令が無効であれば、第２図ａの動作と同
じになる。
以上述べた分岐先命令の先取り動作を行なうこ
とによつて従来５サイクルかかつていた分岐命令
が３サイクル又は２サイクルに短縮できる。
とによつて従来５サイクルかかつていた分岐命令
が３サイクル又は２サイクルに短縮できる。
さらに、先取りした分岐先命令が、有効である
場合には、分岐命令の分岐先アドレス発生ステー
ト（第２図ｂのＡステート）において分岐命令に
より示される分岐先アドレス（X2）＋（B2）＋D2
にさらに命令バツフア長Ｌを加えて次の命令取り
出しを行なう。実際にはＲステートでD2＋Ｌを
やつておいて、Ａステートで（X2）及び（B2）
と加算する。即ち、本来分岐命令２のＡステート
では分岐先命令のアドレス計算を行なうのに対
し、本発明では分岐先命令は先取りシーケンス
DP，RP，ｉにより既に求まつているので、ここ
では該分岐先命令に続く、さらに次の命令のアド
レス計算を行なうのである。このことは、分岐後
の命令が命令バツフアに大量に入つていることに
なり、命令処理を間断なく行なう事ができる。
場合には、分岐命令の分岐先アドレス発生ステー
ト（第２図ｂのＡステート）において分岐命令に
より示される分岐先アドレス（X2）＋（B2）＋D2
にさらに命令バツフア長Ｌを加えて次の命令取り
出しを行なう。実際にはＲステートでD2＋Ｌを
やつておいて、Ａステートで（X2）及び（B2）
と加算する。即ち、本来分岐命令２のＡステート
では分岐先命令のアドレス計算を行なうのに対
し、本発明では分岐先命令は先取りシーケンス
DP，RP，ｉにより既に求まつているので、ここ
では該分岐先命令に続く、さらに次の命令のアド
レス計算を行なうのである。このことは、分岐後
の命令が命令バツフアに大量に入つていることに
なり、命令処理を間断なく行なう事ができる。
なお、上述の如く分岐命令のＲ及びＡステート
で、D2＋Ｌ＋（X2）＋（B2）を行なう以外に、後
述の如く、先取りシーケンス時に求めたD2＋
（X2）＋（B2）をTARレジスタに保持しておき、
分岐命令のＡステートでは単にその保持した値に
Ｌを加えるのみでもよい（第２図ｃ参照）。
で、D2＋Ｌ＋（X2）＋（B2）を行なう以外に、後
述の如く、先取りシーケンス時に求めたD2＋
（X2）＋（B2）をTARレジスタに保持しておき、
分岐命令のＡステートでは単にその保持した値に
Ｌを加えるのみでもよい（第２図ｃ参照）。
次に、第３図は第２図ｂに示すタイムチヤート
を実行するための本発明による実施例の命令バツ
フア部のブロツク図であり、図中、１〜４は各々
８バイト長の命令バツフアレジスタ、５〜８は４
つの命令バツフアレジスタ内の命令位置を示すフ
ラグ（IPF）で１命令バツフアレジスタに対して
４つのフラグを持つものである。フラグ５が命令
バツフアレジスタIWR１に、フラグ６が命令バ
ツフアレジスタIWRC２にフラグ７が命令バツフ
アレジスタIBR１に、フラグ８が命令バツフアレ
ジスタIBR０にそれぞれ対応する。９は次に記憶
装置から読出してくる８バイトに対して命令の先
頭位置を予想するフラグ（NEXT IPF）である。
１０〜１２は４つの命令バツフアレジスタのどの
位置から命令を取り出すかを指示するポインタ
（NSIP）であり、このポインタは１つの命令を
パイプラインに入れるたびに、さらに次の命令を
選択するために移行していく。１３は後続命令先
頭位置検出回路、１４は命令位置検出回路、１５
は命令選択発生回路、１６はセレクタ、１８は命
令レジスタ、１７はデコーダである。
を実行するための本発明による実施例の命令バツ
フア部のブロツク図であり、図中、１〜４は各々
８バイト長の命令バツフアレジスタ、５〜８は４
つの命令バツフアレジスタ内の命令位置を示すフ
ラグ（IPF）で１命令バツフアレジスタに対して
４つのフラグを持つものである。フラグ５が命令
バツフアレジスタIWR１に、フラグ６が命令バ
ツフアレジスタIWRC２にフラグ７が命令バツフ
アレジスタIBR１に、フラグ８が命令バツフアレ
ジスタIBR０にそれぞれ対応する。９は次に記憶
装置から読出してくる８バイトに対して命令の先
頭位置を予想するフラグ（NEXT IPF）である。
１０〜１２は４つの命令バツフアレジスタのどの
位置から命令を取り出すかを指示するポインタ
（NSIP）であり、このポインタは１つの命令を
パイプラインに入れるたびに、さらに次の命令を
選択するために移行していく。１３は後続命令先
頭位置検出回路、１４は命令位置検出回路、１５
は命令選択発生回路、１６はセレクタ、１８は命
令レジスタ、１７はデコーダである。
まず、記憶装置からIWR１に入力された８バ
イトのデータを２バイト単位に区切り、各２バイ
トの先頭の２ビツトとNEXT IPF９の値とを命
令位置検出回路１４に入力し命令の位置を検出
し、IPF５のip１２〜ip１５にセツトする。この
場合、NEXT IPF９は最初Ｎ１２のポインタが
セツトされている。２バイト単位で区切つたの
は、命令の最小長が２バイトであるためであり、
各２バイトの先頭の２ビツトを識別するのは各命
令中の先頭位置にあるOPコードの最初の２ビツ
トにより命令長が識別されるためである。このよ
うにして、例えば、IWR１に２バイト長の命令
が４個入力されれば、ip１２〜ip１５はすべて
“１”となり、IWR１に４バイト長の命令が２個
入力されればip１２とjp１４が“１”となり、
IWR１に２バイト長の命令が１個と６バイト長
の命令が１個入力されればip１２とip１３が
“１”となる。
イトのデータを２バイト単位に区切り、各２バイ
トの先頭の２ビツトとNEXT IPF９の値とを命
令位置検出回路１４に入力し命令の位置を検出
し、IPF５のip１２〜ip１５にセツトする。この
場合、NEXT IPF９は最初Ｎ１２のポインタが
セツトされている。２バイト単位で区切つたの
は、命令の最小長が２バイトであるためであり、
各２バイトの先頭の２ビツトを識別するのは各命
令中の先頭位置にあるOPコードの最初の２ビツ
トにより命令長が識別されるためである。このよ
うにして、例えば、IWR１に２バイト長の命令
が４個入力されれば、ip１２〜ip１５はすべて
“１”となり、IWR１に４バイト長の命令が２個
入力されればip１２とjp１４が“１”となり、
IWR１に２バイト長の命令が１個と６バイト長
の命令が１個入力されればip１２とip１３が
“１”となる。
NEXT IPF９は次にIWR１に読出してくる命
令の先頭位置を示すものであり、IPF５内のip１
２〜ip１５と現在のIWR１の上記各２ビツトに
よつて作成される。例えば、IPF５内のip１４が
“１”、ip１５が“０”で、かつ、ip１４に対応す
るIWR１内の２ビツトが当該命令が６バイト長
であることを示しているとき、後続命令先頭位置
検出回路１３の制御により、NEXT IPF９にお
いてはＮ１３が“１”にセツトされる。つまり、
この例ではIWR１に、ip１４に対応する位置か
ら４バイト分の命令が入力されているが、残りの
２バイトは次の記憶装置からの読出しでip１２に
対応する位置にセツトされるとともに、その次の
命令はip１３に対応する位置から始まることを示
している。IPF５内のip１２〜ip１５は、IWR１
の内容がIWRC２およびIBR１，IBR０とシフト
するのに同期して、IPF６，IPF７，IPF８へシ
フトしていく。したがつて、IPF５〜８は４つの
命令バツフアレジスタ内のそれぞれの命令位置を
示していることになる。
令の先頭位置を示すものであり、IPF５内のip１
２〜ip１５と現在のIWR１の上記各２ビツトに
よつて作成される。例えば、IPF５内のip１４が
“１”、ip１５が“０”で、かつ、ip１４に対応す
るIWR１内の２ビツトが当該命令が６バイト長
であることを示しているとき、後続命令先頭位置
検出回路１３の制御により、NEXT IPF９にお
いてはＮ１３が“１”にセツトされる。つまり、
この例ではIWR１に、ip１４に対応する位置か
ら４バイト分の命令が入力されているが、残りの
２バイトは次の記憶装置からの読出しでip１２に
対応する位置にセツトされるとともに、その次の
命令はip１３に対応する位置から始まることを示
している。IPF５内のip１２〜ip１５は、IWR１
の内容がIWRC２およびIBR１，IBR０とシフト
するのに同期して、IPF６，IPF７，IPF８へシ
フトしていく。したがつて、IPF５〜８は４つの
命令バツフアレジスタ内のそれぞれの命令位置を
示していることになる。
通常、命令を実行する場合には、実行すべき命
令はNSIP１０〜１２に示される命令バツフアレ
ジスタIWR，IWRC，IBR１，IBR０のいずれか
の位置からセレクタ１６を通して選択される。セ
レクタ１６はNSIP１０〜１２を入力とする命令
選択発生回路１５により制御される。この選択動
作は２サイクル毎に行なわれ、選択された命令は
順次パイプラインに入れられ、第２図ｂ図示のＤ
ステートより処理が開始される。
令はNSIP１０〜１２に示される命令バツフアレ
ジスタIWR，IWRC，IBR１，IBR０のいずれか
の位置からセレクタ１６を通して選択される。セ
レクタ１６はNSIP１０〜１２を入力とする命令
選択発生回路１５により制御される。この選択動
作は２サイクル毎に行なわれ、選択された命令は
順次パイプラインに入れられ、第２図ｂ図示のＤ
ステートより処理が開始される。
一方、分岐先命令を先取りする場合において
は、NSIP１０〜１２とともにIPF５〜８の内容
を命令選択発生回路１５に入力し、セレクタ１６
を通して命令バツフアから命令を選択し、デコー
ダ１７に入力し、分岐可能な命令かどうかを解析
する。そして、分岐可能な命令であつた場合、２
サイクルの間隙をぬつて、第２図ｂ図示のDPス
テートより命令デコードを始め、分岐先アドレス
を計算して記憶装置に対して命令取り出しを行な
う。これらの動作を行なうことにより分岐先命令
の先取りを高速に行なうことが可能となる。
は、NSIP１０〜１２とともにIPF５〜８の内容
を命令選択発生回路１５に入力し、セレクタ１６
を通して命令バツフアから命令を選択し、デコー
ダ１７に入力し、分岐可能な命令かどうかを解析
する。そして、分岐可能な命令であつた場合、２
サイクルの間隙をぬつて、第２図ｂ図示のDPス
テートより命令デコードを始め、分岐先アドレス
を計算して記憶装置に対して命令取り出しを行な
う。これらの動作を行なうことにより分岐先命令
の先取りを高速に行なうことが可能となる。
次に、第４図は、本発明による実施例の命令バ
ツフア部と実効アドレス計算部のブロツク図であ
り、命令を命令バツフアに取込んでから実行アド
レスを求めるまでを図示したものである。第４図
においては、第３図において図示した各種ポイン
タ、フラグ等を省略している。第４図において、
第３図と同一番号のものは同一物、２０はパイプ
ライン、２１はデコーダ、２２は汎用レジスタ、
２３はインデツクスレジスタ（XR）、２４はベ
ースレジスタ（BR）、２５はデイスプレースメ
ントレジスタ（DR）、２６はアドレス計算加算
器、２７は実効アドレスレジスタ、２８は先取ア
ドレスレジスタ（TAR）、２９はセレクタであ
る。第１図に示す命令のOP部は命令レジスタ１
８内のＡ０に入り、以下同様にＭ１はＡ１に、Ｘ
２はＡ２に、Ｂ２はＡ３に、Ｄ２はＡ４に入る。
Ｘ２，Ｂ２で示されるレジスタを各々汎用レジス
タ２２から読み出し、それぞれXR２３，BR２
４に入力し、またＤ２は直接Ａ４からDR２５に
入力し、アドレス計算加算器２６により加算する
ことにより、実効アドレスが得られる。アドレス
計算加算器２６から出力された実効アドレスは記
憶装置へ送られ、命令の先行読出しが行なわれ
る。
ツフア部と実効アドレス計算部のブロツク図であ
り、命令を命令バツフアに取込んでから実行アド
レスを求めるまでを図示したものである。第４図
においては、第３図において図示した各種ポイン
タ、フラグ等を省略している。第４図において、
第３図と同一番号のものは同一物、２０はパイプ
ライン、２１はデコーダ、２２は汎用レジスタ、
２３はインデツクスレジスタ（XR）、２４はベ
ースレジスタ（BR）、２５はデイスプレースメ
ントレジスタ（DR）、２６はアドレス計算加算
器、２７は実効アドレスレジスタ、２８は先取ア
ドレスレジスタ（TAR）、２９はセレクタであ
る。第１図に示す命令のOP部は命令レジスタ１
８内のＡ０に入り、以下同様にＭ１はＡ１に、Ｘ
２はＡ２に、Ｂ２はＡ３に、Ｄ２はＡ４に入る。
Ｘ２，Ｂ２で示されるレジスタを各々汎用レジス
タ２２から読み出し、それぞれXR２３，BR２
４に入力し、またＤ２は直接Ａ４からDR２５に
入力し、アドレス計算加算器２６により加算する
ことにより、実効アドレスが得られる。アドレス
計算加算器２６から出力された実効アドレスは記
憶装置へ送られ、命令の先行読出しが行なわれ
る。
また先取りシーケンスDP，RP，ｉで求めた分
岐先アドレスはTARレジスタ２８に保持され、
分岐命令２のＡステートにおいてセレクタ２９を
介してアドレス計算加算器２６に与えられ、また
所定値（今の場合一回の先取りバイト量８バイ
ト）がDR２５を介して与えられ、分岐先命令に
後続する命令を先取りする。
岐先アドレスはTARレジスタ２８に保持され、
分岐命令２のＡステートにおいてセレクタ２９を
介してアドレス計算加算器２６に与えられ、また
所定値（今の場合一回の先取りバイト量８バイ
ト）がDR２５を介して与えられ、分岐先命令に
後続する命令を先取りする。
また、第２図ｃにおいて、EAG出力でメモリ
アクセスした命令が命令バツフアレジスタ中に入
つて使用できるようになるまでには３サイクル必
要である。従つて分岐命令２のＡステートで得た
分岐先命令に後続する命令アドレスに対応してそ
の命令が実行可能になるのは分岐先命令３のＢ１
ステート以後である。しかし、前述の如く命令バ
ツフアレジスタは８バイト構成であり、分岐先命
令３が２バイト長あればそれに続く命令は同一の
命令バツフアレジスタ中に入つている。故に該後
続命令は第２図ｃの命令４に示す如く、分岐先命
令３の２サイクル後に直ちに実行可能である。ま
た、もしも分岐先命令３が４バイト長または６バ
イト長であるとすると、その後続命令は次の８バ
イトを取つてくる必要がある。しかし一般に４バ
イト長または６バイト長の命令は複数フロー（１
フローとはＤ，Ｒ，Ａ……Ｗの一連の流れをい
う）の実行を必要とするため、第２図ｃの命令４
の代りに命令３の第２フローが行なわれることに
なる。従つて該分岐先命令に続く命令の先取りに
は充分余裕がある。
アクセスした命令が命令バツフアレジスタ中に入
つて使用できるようになるまでには３サイクル必
要である。従つて分岐命令２のＡステートで得た
分岐先命令に後続する命令アドレスに対応してそ
の命令が実行可能になるのは分岐先命令３のＢ１
ステート以後である。しかし、前述の如く命令バ
ツフアレジスタは８バイト構成であり、分岐先命
令３が２バイト長あればそれに続く命令は同一の
命令バツフアレジスタ中に入つている。故に該後
続命令は第２図ｃの命令４に示す如く、分岐先命
令３の２サイクル後に直ちに実行可能である。ま
た、もしも分岐先命令３が４バイト長または６バ
イト長であるとすると、その後続命令は次の８バ
イトを取つてくる必要がある。しかし一般に４バ
イト長または６バイト長の命令は複数フロー（１
フローとはＤ，Ｒ，Ａ……Ｗの一連の流れをい
う）の実行を必要とするため、第２図ｃの命令４
の代りに命令３の第２フローが行なわれることに
なる。従つて該分岐先命令に続く命令の先取りに
は充分余裕がある。
上記したように、本発明によれば、命令バツフ
ア内の現在の命令位置から数命令後の命令を解続
して分岐命令であつた場合には、分岐先命令を先
取りし、さらに該分岐先命令に後続する命令の先
取りも行なうようにしたので、従来方式と比較し
て分岐命令を高速に処理することができ、情報処
理装置の性能向上を計ることができる。
ア内の現在の命令位置から数命令後の命令を解続
して分岐命令であつた場合には、分岐先命令を先
取りし、さらに該分岐先命令に後続する命令の先
取りも行なうようにしたので、従来方式と比較し
て分岐命令を高速に処理することができ、情報処
理装置の性能向上を計ることができる。
第１図は分岐命令の形式を示す図、第２図ａは
従来の分岐命令の動作を示す図、第２図ｂ，ｃは
本発明における分岐命令の動作を示す図、第３図
は本発明による実施例の命令バツフア部のブロツ
ク図、第４図は本発明による実施例の命令バツフ
ア部と実効アドレス計算部のブロツク図である。 第３図において、１〜４は命令バツフアレジス
タ、５〜８は命令バツフアレジスタ内の命令位置
を示すフラグ、９は次に読出してくる命令の先頭
位置を予想するフラグ、１０〜１２は命令バツフ
アレジスタのどの位置から命令を取り出すかを指
示するポインタ、１３は後続命令先頭位置検出回
路、１４は命令位置検出回路、１５は命令選択発
生回路、１６はセレクタ、１８は命令レジスタ、
１７はデコーダ、２６はアドレス計算加算器、２
８は先取りアドレス保持レジスタである。
従来の分岐命令の動作を示す図、第２図ｂ，ｃは
本発明における分岐命令の動作を示す図、第３図
は本発明による実施例の命令バツフア部のブロツ
ク図、第４図は本発明による実施例の命令バツフ
ア部と実効アドレス計算部のブロツク図である。 第３図において、１〜４は命令バツフアレジス
タ、５〜８は命令バツフアレジスタ内の命令位置
を示すフラグ、９は次に読出してくる命令の先頭
位置を予想するフラグ、１０〜１２は命令バツフ
アレジスタのどの位置から命令を取り出すかを指
示するポインタ、１３は後続命令先頭位置検出回
路、１４は命令位置検出回路、１５は命令選択発
生回路、１６はセレクタ、１８は命令レジスタ、
１７はデコーダ、２６はアドレス計算加算器、２
８は先取りアドレス保持レジスタである。
Claims (1)
- 【特許請求の範囲】 １ １つまたは複数の命令バツフアレジスタと、
該命令バツフアレジスタのどの位置から命令を取
り出すべきかを指示するポインタを有し、該ポイ
ンタで指示された位置から命令を順次取り出し、
通常、２サイクルにつき１命令または１サブ命令
を処理するよう構成した情報処理装置において、 上記各命令バツフアレジスタ内の命令の先頭位
置を示す命令バツフアレジスタ内命令位置フラグ
と、後続命令の先頭位置を示す後続命令位置フラ
グをもうけ、命令語を記憶部より読出すごとに少
なくとも該読出された命令語の一部のビツトのデ
コード結果と、当該時点の後続命令位置フラグの
値と、すでにセツトされている命令バツフアレジ
スタ内命令位置フラグの状況によつて新たな命令
語中の命令先頭位置を検出し、対応する命令バツ
フアレジスタの命令バツフアレジスタ内命令位置
フラグをセツトするとともに、通常命令が上記ポ
インタにしたがつて取り出されるサイクルの間隙
のサイクルで、現取り出し中の命令の次命令また
は数命令後の命令を上記ポインタと上記命令バツ
フアレジスタ内命令位置フラグの値によつて求め
て先行取り出ししてデコードし、該先行取り出し
した命令が分岐命令の場合は通常パスの命令とは
１サイクルずれて同一の命令選択、デコードおよ
びアドレス計算のためのハードウエアを共用しつ
つ、分岐先命令の先取りを行ない、 さらに上記１サイクルずれて計算された分岐先
命令のアドレスに命令バツフア長を加えて上記分
岐先命令に後続する命令を先取りすることを特徴
とする命令先取りを行なう情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344080A JPS5729152A (en) | 1980-07-28 | 1980-07-28 | Information processor prefetching instruction |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10344080A JPS5729152A (en) | 1980-07-28 | 1980-07-28 | Information processor prefetching instruction |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5729152A JPS5729152A (en) | 1982-02-17 |
| JPS6411973B2 true JPS6411973B2 (ja) | 1989-02-28 |
Family
ID=14354088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10344080A Granted JPS5729152A (en) | 1980-07-28 | 1980-07-28 | Information processor prefetching instruction |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5729152A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0239081B1 (en) * | 1986-03-26 | 1995-09-06 | Hitachi, Ltd. | Pipelined data processor capable of decoding and executing plural instructions in parallel |
| KR940000968B1 (ko) * | 1989-08-28 | 1994-02-07 | 니뽄 덴끼 가부시끼가이샤 | 마이크로프로세서 |
| JPH0784782A (ja) * | 1993-09-09 | 1995-03-31 | Nec Corp | 情報処理装置 |
-
1980
- 1980-07-28 JP JP10344080A patent/JPS5729152A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5729152A (en) | 1982-02-17 |
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