JPS61273637A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPS61273637A JPS61273637A JP11548385A JP11548385A JPS61273637A JP S61273637 A JPS61273637 A JP S61273637A JP 11548385 A JP11548385 A JP 11548385A JP 11548385 A JP11548385 A JP 11548385A JP S61273637 A JPS61273637 A JP S61273637A
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- Japan
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- instruction
- branch
- circuit
- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置の分岐命令の実行に関し、特に
計数分岐命令の高速化に関する。
計数分岐命令の高速化に関する。
情報処理装置は一般にその命令の実行過程に基づいて第
４図に示すように、 Ａ ニアドレス展開回路部 ＯＭニオペラントメモリアクセス回路部Ｅ ：演算実行
回路部 ＩＭ：命令フェッチメモリアクセス回路部から構成され
る。
４図に示すように、 Ａ ニアドレス展開回路部 ＯＭニオペラントメモリアクセス回路部Ｅ ：演算実行
回路部 ＩＭ：命令フェッチメモリアクセス回路部から構成され
る。
すなわち命令フェッチメモリアクセス回路部■Ｍから取
出された命令は、信号線１旧を介してアドレス展開回路
部Ａに導かれる。アドレス展開回路部へにおいてその命
令のデコードを行うと同時にオペランドのアドレス展開
を行い、得られたアドレスを信号線１０２を介してオペ
ランドメモリアクセス回路部ＯＭに導く。更にそのアド
レスでオペランドメモリアクセス回路部ＯＭからオペラ
ンドを取出し、信号線１０３を介して演算実行回路部Ｅ
に導き、その命令の動作指示に従い演算実行が行われる
。演算実行の結果は信号線１０４を介してオペランドメ
モリアクセス回路部ＯＭ内にあるメモリに格納されるか
もしくは信号線１０５を介してアドレス展開回路部Ａ内
にあるレジスタに格納されて、その命令の実行過程が終
了する。
出された命令は、信号線１旧を介してアドレス展開回路
部Ａに導かれる。アドレス展開回路部へにおいてその命
令のデコードを行うと同時にオペランドのアドレス展開
を行い、得られたアドレスを信号線１０２を介してオペ
ランドメモリアクセス回路部ＯＭに導く。更にそのアド
レスでオペランドメモリアクセス回路部ＯＭからオペラ
ンドを取出し、信号線１０３を介して演算実行回路部Ｅ
に導き、その命令の動作指示に従い演算実行が行われる
。演算実行の結果は信号線１０４を介してオペランドメ
モリアクセス回路部ＯＭ内にあるメモリに格納されるか
もしくは信号線１０５を介してアドレス展開回路部Ａ内
にあるレジスタに格納されて、その命令の実行過程が終
了する。
以上の命令の実行過程は、第５図で示すように複数の命
令（Ｔ、〜１４）が逐次実行するように制御され各命令
が見掛は上ＩＴ（１マシンサイクル）実行することによ
って各命令の高速化が図られており、これはパイプライ
ン制御と呼ばれ従来より行われている。なお、第５図に
おいて、ＩＭ、Δ。
令（Ｔ、〜１４）が逐次実行するように制御され各命令
が見掛は上ＩＴ（１マシンサイクル）実行することによ
って各命令の高速化が図られており、これはパイプライ
ン制御と呼ばれ従来より行われている。なお、第５図に
おいて、ＩＭ、Δ。
ＯＭ、Ｅは、それぞれ命令フェッチメモリアクセス回路
部、アドレス展開回路部、オペランドメモリアクセス回
路部、演算実行回路部における処理を表すものとする。
部、アドレス展開回路部、オペランドメモリアクセス回
路部、演算実行回路部における処理を表すものとする。
以上のような情報処理装置において分岐命令の実行は一
般に以下のように行われる。
般に以下のように行われる。
第５図において命令Ｉ４が分岐命令としたならば、マシ
ンサイクルＴ５においてアドレス展開が行われ、その分
岐先アドレスが求められる。この分岐先アドレスは第１
図の信号線１０６を介して命令フェッチメモリアクセス
回路部ＩＭに導かれ、マシンサイクルＴ６において分岐
先命令Ｊ、がフェッチされる。一方１分岐不成立側の命
令Ｉ５はマシンサイクルＴ５において命令フェッチされ
、マシンサイクルＴ６においてアドレス展開される１分
岐命令Ｉ４が命令■３の演算結果による条件分岐命令と
したならば、マシンサイクルＴ６における命令Ｉ３の演
算結果からマシンサイクルＴ７において、命令Ｉ５のオ
ペランドメモリアクセスか又は命令Ｉ６（図示せず）の
アドレス展開かが選択され、一方が選択されたならば他
方はキャンセルされる。
ンサイクルＴ５においてアドレス展開が行われ、その分
岐先アドレスが求められる。この分岐先アドレスは第１
図の信号線１０６を介して命令フェッチメモリアクセス
回路部ＩＭに導かれ、マシンサイクルＴ６において分岐
先命令Ｊ、がフェッチされる。一方１分岐不成立側の命
令Ｉ５はマシンサイクルＴ５において命令フェッチされ
、マシンサイクルＴ６においてアドレス展開される１分
岐命令Ｉ４が命令■３の演算結果による条件分岐命令と
したならば、マシンサイクルＴ６における命令Ｉ３の演
算結果からマシンサイクルＴ７において、命令Ｉ５のオ
ペランドメモリアクセスか又は命令Ｉ６（図示せず）の
アドレス展開かが選択され、一方が選択されたならば他
方はキャンセルされる。
このようにして分岐命令Ｉ４は、分岐が成立したならば
２Ｔ（２マシンサイクル）、不成立ならばＩＴ（１マシ
ンサイクル）で実行することができる。なお第５図は、
分岐命令■、が成立した場合のタイムチャートを示して
いる。
２Ｔ（２マシンサイクル）、不成立ならばＩＴ（１マシ
ンサイクル）で実行することができる。なお第５図は、
分岐命令■、が成立した場合のタイムチャートを示して
いる。
次に第６図に示されるような計数分岐命令の実行を考え
る。第６図において、ＯＰはオペコード、Ｒはレジスタ
値、Ｘはアドレス計算の為のインデックス値、Ｂはアド
レス計算の為のベース値、Ｄはディスプレースメントを
それぞれ示している。
る。第６図において、ＯＰはオペコード、Ｒはレジスタ
値、Ｘはアドレス計算の為のインデックス値、Ｂはアド
レス計算の為のベース値、Ｄはディスプレースメントを
それぞれ示している。
計数分岐命令は命令語のＲで示されるレジスタの値（Ｒ
）から” １ ”減算されその値が゛０パでないならば
分岐先アドレス” （Ｘ） ＋ （Ｂ） ＋Ｄ”に分岐
し、” ０ ”ならば分岐不成立となる命令である。
）から” １ ”減算されその値が゛０パでないならば
分岐先アドレス” （Ｘ） ＋ （Ｂ） ＋Ｄ”に分岐
し、” ０ ”ならば分岐不成立となる命令である。
従来より前記計数分岐命令は、パイプライン制御による
情報処理装置においては、（Ｒｉｌの演算を含む為に第
７図のように実行されていた。
情報処理装置においては、（Ｒｉｌの演算を含む為に第
７図のように実行されていた。
すなわち第７図において、■２の計数分岐命令はマシン
サイクルＴ３においてアドレス展開“（Ｘ）＋（Ｂ）＋
Ｄ”の計算より分岐先アドレスが求められ、その分岐先
アドレスでマシンサイクルＴ、において分岐先命令Ｊ１
がフェッチされる１次にマシンザイ クルＴ５において
計数分岐命令Ｉ２の演算（Ｒ）−１が実行され、その結
果からマシンサイクルＴ６において分岐先命令Ｊ１のア
ドレス展開が実行開始されていた。
サイクルＴ３においてアドレス展開“（Ｘ）＋（Ｂ）＋
Ｄ”の計算より分岐先アドレスが求められ、その分岐先
アドレスでマシンサイクルＴ、において分岐先命令Ｊ１
がフェッチされる１次にマシンザイ クルＴ５において
計数分岐命令Ｉ２の演算（Ｒ）−１が実行され、その結
果からマシンサイクルＴ６において分岐先命令Ｊ１のア
ドレス展開が実行開始されていた。
すなわち従来は演算実行回路部Ｅで（Ｒｈｌの演算を行
っていた為、その結果待ちの時間が存在し、分岐命令の
実行時間として少なくとも分岐命令のとき３Ｔ、不成立
のとき２Ｔのマシンサイクルを要していた。更にこの場
合（Ｒｉｌの演算結果による分岐の判定が、命令フェッ
チメモリアクセスより後で行われていた為に、分岐判定
以前に余分のメモリアクセスを行う恐れがあり、この為
にオーバヘッドが生じていた。又、分岐不成立側の性能
を上げる為には第７図のマシンサイクルＴ５において命
令Ｉ、の命令フェッチメモリアクセスを発行する必要が
あるが、このメモリアクセスは分岐判定以前に行う為に
キャンセルされる可能性があり、分岐成立となった場合
この無駄なメモリアクセスを発行する為のオーバヘッド
が生じていた。
っていた為、その結果待ちの時間が存在し、分岐命令の
実行時間として少なくとも分岐命令のとき３Ｔ、不成立
のとき２Ｔのマシンサイクルを要していた。更にこの場
合（Ｒｉｌの演算結果による分岐の判定が、命令フェッ
チメモリアクセスより後で行われていた為に、分岐判定
以前に余分のメモリアクセスを行う恐れがあり、この為
にオーバヘッドが生じていた。又、分岐不成立側の性能
を上げる為には第７図のマシンサイクルＴ５において命
令Ｉ、の命令フェッチメモリアクセスを発行する必要が
あるが、このメモリアクセスは分岐判定以前に行う為に
キャンセルされる可能性があり、分岐成立となった場合
この無駄なメモリアクセスを発行する為のオーバヘッド
が生じていた。
本発明の目的は、上記欠点を改善した情報処理装置を提
供することにある。
供することにある。
本発明は、命令の実行におけるアドレス展開。
メモリアクセス及び演算実行を、アドレス展開回路部、
メモリアクセス回路部及び演算実行回路部でパイプライ
ン実行する情報処理装置において、前記アドレス展開回
路部に計数分岐命令の計数値を格納するレジスタを読出
す手段と、この手段からの出力に基づいて計数分岐命令
の分岐判定を行う手段と、この手段からの出力に基づい
て前記計数分岐命令の分岐成立時はその分岐先アドレス
による命令フェッチを実行し分岐不成立時は分岐先アド
レスによる命令フェッチを抑止して命令先取りを続行す
るように制御する手段とを備えることを特徴としている
。
メモリアクセス回路部及び演算実行回路部でパイプライ
ン実行する情報処理装置において、前記アドレス展開回
路部に計数分岐命令の計数値を格納するレジスタを読出
す手段と、この手段からの出力に基づいて計数分岐命令
の分岐判定を行う手段と、この手段からの出力に基づい
て前記計数分岐命令の分岐成立時はその分岐先アドレス
による命令フェッチを実行し分岐不成立時は分岐先アド
レスによる命令フェッチを抑止して命令先取りを続行す
るように制御する手段とを備えることを特徴としている
。
第１図は本発明の一実施例を示す図であり、第４図にお
けるアドレス展開回路部Ａと命令フェッチメモリアクセ
ス回路部ＩＭの詳細を示すブロック図である。アドレス
展開回路部Ａは、命令フェッチメモリアドレス回路部Ｉ
Ｍから信号線１旧を介して取出される命令を格納する命
令レジスタ１を備えており、この命令レジスタは、オペ
コード部ＯＰ、演算レジスタ指定部Ｒ１インデックス指
定部Ｘ−ベース指定部Ｂ１ディスプレースメント部りか
ら成る。命令フェッチメモリアクセス回路部ＴＭから信
号線１０１を介して取出された命令は命令レジスタ１に
正しく整列されてセットされる。
けるアドレス展開回路部Ａと命令フェッチメモリアクセ
ス回路部ＩＭの詳細を示すブロック図である。アドレス
展開回路部Ａは、命令フェッチメモリアドレス回路部Ｉ
Ｍから信号線１旧を介して取出される命令を格納する命
令レジスタ１を備えており、この命令レジスタは、オペ
コード部ＯＰ、演算レジスタ指定部Ｒ１インデックス指
定部Ｘ−ベース指定部Ｂ１ディスプレースメント部りか
ら成る。命令フェッチメモリアクセス回路部ＴＭから信
号線１０１を介して取出された命令は命令レジスタ１に
正しく整列されてセットされる。
アドレス展開回路部Ａは、更に、演算実行回路部Ｅから
信号線１０５を介してセットされるジェネラルレジスタ
群（以下、ＧＲ群という）２及びベースレジスタ群（以
下、ＢＲ群という）３を備えており、アドレス計算の為
のインデックス値及びベース値は命令レジスタ１のイン
デックス指定部Ｘ及びベース指定部Ｂから信号線１０８
及び１０９によってＧＲ群２及びＢＲ群３から信号線１
１０及び信号線１１１に読出される。読出されたインデ
ックス値。
信号線１０５を介してセットされるジェネラルレジスタ
群（以下、ＧＲ群という）２及びベースレジスタ群（以
下、ＢＲ群という）３を備えており、アドレス計算の為
のインデックス値及びベース値は命令レジスタ１のイン
デックス指定部Ｘ及びベース指定部Ｂから信号線１０８
及び１０９によってＧＲ群２及びＢＲ群３から信号線１
１０及び信号線１１１に読出される。読出されたインデ
ックス値。
ベース値、及び命令レジスタ１のディスプレースメント
部りから信号線１１２を介して読出されたディスプレー
スメントは、アドレス加算回路４に人力され、この加算
回路において（Ｘ） ＋ （Ｂ） 十りのアドレス計算
が行われる。アドレス加算回路４の出力は信号線１０２
及び１０６を介してそれぞれオペランドメモリアクセス
回路部ＯＭ、命令フェッチメモリアクセス回路部ＩＭに
導かれる。
部りから信号線１１２を介して読出されたディスプレー
スメントは、アドレス加算回路４に人力され、この加算
回路において（Ｘ） ＋ （Ｂ） 十りのアドレス計算
が行われる。アドレス加算回路４の出力は信号線１０２
及び１０６を介してそれぞれオペランドメモリアクセス
回路部ＯＭ、命令フェッチメモリアクセス回路部ＩＭに
導かれる。
更にＧＲ群２は命令レジスターの演算レジスタ指定部Ｒ
から信号線１０７を介しその値を信号線１１３に読出せ
るように構成され、計数分岐命令分岐判定回路５に導か
れる。計数分岐命令分岐判定回路５は、命令レジスター
に計数分岐命令がセットされたときそれを認識する命令
デコード回路６からの信号線１１４上の計数分岐命令及
び信号線１１５上の分岐命令と、信号線１１３上の出力
とを人力として、命令レジスターの演算レジスタ指定部
Ｒで指示されるレジスタの値（Ｒ）が１”でないとき、
信号線１１８を介してフリップフロップ７をセットする
機能を有する。
から信号線１０７を介しその値を信号線１１３に読出せ
るように構成され、計数分岐命令分岐判定回路５に導か
れる。計数分岐命令分岐判定回路５は、命令レジスター
に計数分岐命令がセットされたときそれを認識する命令
デコード回路６からの信号線１１４上の計数分岐命令及
び信号線１１５上の分岐命令と、信号線１１３上の出力
とを人力として、命令レジスターの演算レジスタ指定部
Ｒで指示されるレジスタの値（Ｒ）が１”でないとき、
信号線１１８を介してフリップフロップ７をセットする
機能を有する。
第２図に計数分岐命令分岐判定回路５の一例である論理
回路を示す。この論理回路は、レジスタ値（Ｒ）が信号
線１１３を介して入力される“１″′′検出１２、デコ
ード回路６からの信号線１１４を介して計数分岐命令が
人力されるＴ／Ｃ出力ゲート１３、デコード回路６から
の信号線１１５を介して分岐命令が人力されるＮＡＮＤ
ゲー［４、及びその他のＮＡＮＤゲーＨ５，１６とから
構成されている。
回路を示す。この論理回路は、レジスタ値（Ｒ）が信号
線１１３を介して入力される“１″′′検出１２、デコ
ード回路６からの信号線１１４を介して計数分岐命令が
人力されるＴ／Ｃ出力ゲート１３、デコード回路６から
の信号線１１５を介して分岐命令が人力されるＮＡＮＤ
ゲー［４、及びその他のＮＡＮＤゲーＨ５，１６とから
構成されている。
命令フェッチメモリアクセス回路部ＩＭは、アドレス加
算回路４の出力から得られる分岐先アドレスを保持する
分岐先アドレスレジスタ８と命令先取りの為の命令アド
レスを先行して保持し、随時カウントアツプされる先行
アドレスレジスタ９を備えている。先行アドレスレジス
タ９の出力と分岐先アドレスレジスタ８の出力は選択回
路１０に導かれ、この選択回路１０はフリップフロップ
７からの信号線１１６上の出力によって切替えられる。
算回路４の出力から得られる分岐先アドレスを保持する
分岐先アドレスレジスタ８と命令先取りの為の命令アド
レスを先行して保持し、随時カウントアツプされる先行
アドレスレジスタ９を備えている。先行アドレスレジス
タ９の出力と分岐先アドレスレジスタ８の出力は選択回
路１０に導かれ、この選択回路１０はフリップフロップ
７からの信号線１１６上の出力によって切替えられる。
命令フェッチメモリアドレス回路部ＩＭは、更に、アド
レス変換を高速に行わせしめる為のアドレス変換テーブ
ル等の機能と命令語のメモリの写しとしての命令キャッ
シュメモリ機能等とからなる高速メモリアクセス回路１
１を備えており、この高速メモリアクセス回路１１は選
択回路１０からの信号線１１７上の出力でアクセスされ
、その出力は命令フェッチメモリアクセス回路部ＩＭの
出力として信号線１旧上に送出される。
レス変換を高速に行わせしめる為のアドレス変換テーブ
ル等の機能と命令語のメモリの写しとしての命令キャッ
シュメモリ機能等とからなる高速メモリアクセス回路１
１を備えており、この高速メモリアクセス回路１１は選
択回路１０からの信号線１１７上の出力でアクセスされ
、その出力は命令フェッチメモリアクセス回路部ＩＭの
出力として信号線１旧上に送出される。
以上のように構成された情報処理装置における計数分岐
命令の実行を第３図のタイムチャートを参照して説明す
る。
命令の実行を第３図のタイムチャートを参照して説明す
る。
第３図において命令Ｉ２が計数分岐命令であるとしたな
らば、マシンサイクルＴ３においてアドレス展開が行わ
れその分岐先アドレスが求められる。このとき同時に命
令レジスタ１の演算レジスタ指定部Ｒで指示されるレジ
スタの内容が読出され、計数分岐命令分岐判定回路５で
その値が調べられる。すなわち、命令レジスタ１の演算
レジスタ指定部Ｒで指示されるレジスタの値（Ｒ）が“
１″でないならば、第２図の回路に従ってフリップフロ
ップ７をセットするセット信号が生成され、信号線１１
８上に出力される。次にマシンサイクルＴ４において分
岐先アドレスレジスタ８にマシンサイクルＴ３で求めら
れた計数分岐命令の分岐先アドレスがセットされると同
時に、先行アドレスレジスタ９において分岐不成立側の
先行命令Ｉ４のアドレスが保持される。このとき信号線
１１８上の前記セット信号でセットされたフリップフロ
ップ１の値がｔｒ １ ｍならばアドレス展開中の後続
命令Ｉ３がキャンセルされると同時に選択回路１０にお
いて分岐先アドレスレジスタ８が選択され１選択回路１
０からの信号線１１７上の出力によって高速メモリアク
セス回路１１にアクセスされる。次にマシンサイクルＴ
５において分岐先命令Ｊ、が命令レジスタ１にセットさ
れ、この分岐先命令のアドレス展開が開始される。以上
のようにして本実施例における計数分岐命令の分岐成立
時の実行時間は、２Ｔ（２マシンサイクル）の時間で完
了する。
らば、マシンサイクルＴ３においてアドレス展開が行わ
れその分岐先アドレスが求められる。このとき同時に命
令レジスタ１の演算レジスタ指定部Ｒで指示されるレジ
スタの内容が読出され、計数分岐命令分岐判定回路５で
その値が調べられる。すなわち、命令レジスタ１の演算
レジスタ指定部Ｒで指示されるレジスタの値（Ｒ）が“
１″でないならば、第２図の回路に従ってフリップフロ
ップ７をセットするセット信号が生成され、信号線１１
８上に出力される。次にマシンサイクルＴ４において分
岐先アドレスレジスタ８にマシンサイクルＴ３で求めら
れた計数分岐命令の分岐先アドレスがセットされると同
時に、先行アドレスレジスタ９において分岐不成立側の
先行命令Ｉ４のアドレスが保持される。このとき信号線
１１８上の前記セット信号でセットされたフリップフロ
ップ１の値がｔｒ １ ｍならばアドレス展開中の後続
命令Ｉ３がキャンセルされると同時に選択回路１０にお
いて分岐先アドレスレジスタ８が選択され１選択回路１
０からの信号線１１７上の出力によって高速メモリアク
セス回路１１にアクセスされる。次にマシンサイクルＴ
５において分岐先命令Ｊ、が命令レジスタ１にセットさ
れ、この分岐先命令のアドレス展開が開始される。以上
のようにして本実施例における計数分岐命令の分岐成立
時の実行時間は、２Ｔ（２マシンサイクル）の時間で完
了する。
又、分岐不成立時においては、マシンサイクルＴ４にお
いてアドレス展開中の後続命令■３のアドレス展開を有
効とし、更にフリップフロップ７がこのときセットされ
ない為に選択回路１０は先行アドレスレジスタ９が選択
され、この時間において命令Ｉ３に後続する先行命令Ｉ
、が高速メモリアクセス回路からフェッチされる。次に
マシンサイクルＴ５において命令■３はオペランドフェ
ッチアクセス回路部でオペランドフェッチを行い、命令
Ｉ４は命令レジスタ１に命令語がセットされてアドレス
展開が開始される。以上のように本実施例における計数
分岐命令の分岐不成立時の場合はパイプラインの乱れを
生ずることなく ＩＴ （１マシンサイクル〉実行で完
了する。
いてアドレス展開中の後続命令■３のアドレス展開を有
効とし、更にフリップフロップ７がこのときセットされ
ない為に選択回路１０は先行アドレスレジスタ９が選択
され、この時間において命令Ｉ３に後続する先行命令Ｉ
、が高速メモリアクセス回路からフェッチされる。次に
マシンサイクルＴ５において命令■３はオペランドフェ
ッチアクセス回路部でオペランドフェッチを行い、命令
Ｉ４は命令レジスタ１に命令語がセットされてアドレス
展開が開始される。以上のように本実施例における計数
分岐命令の分岐不成立時の場合はパイプラインの乱れを
生ずることなく ＩＴ （１マシンサイクル〉実行で完
了する。
以上、本発明の一実施例を説明したが、本発明はこの実
施例にのみ限定されるものではなく本発明の範囲内で種
々の変形、変更が可能なことはもちろんである。
施例にのみ限定されるものではなく本発明の範囲内で種
々の変形、変更が可能なことはもちろんである。
以上説明したように本発明は計数分岐命令の実行におい
て、計数分岐命令のアドレス展開フェーズにその分岐判
定を行わせしめることによって計数分岐命令の高速実行
を可能にするとともに、無駄なメモリアクセスを行わな
いように制御することによってこれによるオーバヘッド
を抑えることができる効果がある。
て、計数分岐命令のアドレス展開フェーズにその分岐判
定を行わせしめることによって計数分岐命令の高速実行
を可能にするとともに、無駄なメモリアクセスを行わな
いように制御することによってこれによるオーバヘッド
を抑えることができる効果がある。
第１図は本発明の一実施例であって、アドレス展開回路
部と命令フェッチメモリアクセス回路部の詳細を示すブ
ロック図、 第２図は第１図における計数分岐命令分岐判定回路の詳
細を示す図、 第３図は本実施例における計数分岐命令の実行の状態を
示すタイムチャート、 第４図は従来の一般的な情報処理装置にふける機能ブロ
ック図、 第５図は情報処理装置における命令のパイプライン制御
の状態を示すタイムチャート、第６図は計数分岐命令の
命令形成を示す図、第７図は情報処理装置において計数
分岐命令の従来の実行の状態を示すタイムチャートであ
る。 Ａ・・・・・・アドレス展開回路部 ＯＭ・・・オペランドメモリアクセス回路部ＩＭ・・・
命令フェッチメモリアクセス回路部Ｅ・・・・・・演算
実行回路部 １・・・・・・・・・・・・命令レジスタ２・・・・・
・・・・・・・ジェネラルレジスタ群３・・・・・・・
・・・・・ペースレジスタ群４・・・・・・・・・・・
・アドレス加算回路５・・・・・・・・・・・・計数分
岐命令分岐判定回路６・・・・・・・・・・・命令デコ
ード回路７・・・・・・・・・・・・フリップフロップ
８−・・・・・・・・・分岐先アドレスレジスタ９・・
・・・・・・・・・・先行アドレスレジスタ１０・・・
・・・・・・・・・選択回路１１・・・・・・・・・・
・・高速メモリアクセス回路１２・・・・・・・・・・
・・“１″検出路１３・・・・・・・・・・・・Ｔ／Ｃ
出力ゲート１４〜１６・・・・・・ＮＡＮＤゲート代理
人 弁理士 岩 佐 義 幸 争 ＋ Ｎ ｌ’ｆｌ ＋ … −Ｎ
ｆｆｌ−Ｈ１−Ｉ ＨＨｈ ｂ ）−） ＬＬ ヤ 労 ＋−ｖ＋４１１１１ ＋ ＠ ｍ ＋ −Ｎい ＨＩ−１１−ＩＨｈＩ−） 第７図
部と命令フェッチメモリアクセス回路部の詳細を示すブ
ロック図、 第２図は第１図における計数分岐命令分岐判定回路の詳
細を示す図、 第３図は本実施例における計数分岐命令の実行の状態を
示すタイムチャート、 第４図は従来の一般的な情報処理装置にふける機能ブロ
ック図、 第５図は情報処理装置における命令のパイプライン制御
の状態を示すタイムチャート、第６図は計数分岐命令の
命令形成を示す図、第７図は情報処理装置において計数
分岐命令の従来の実行の状態を示すタイムチャートであ
る。 Ａ・・・・・・アドレス展開回路部 ＯＭ・・・オペランドメモリアクセス回路部ＩＭ・・・
命令フェッチメモリアクセス回路部Ｅ・・・・・・演算
実行回路部 １・・・・・・・・・・・・命令レジスタ２・・・・・
・・・・・・・ジェネラルレジスタ群３・・・・・・・
・・・・・ペースレジスタ群４・・・・・・・・・・・
・アドレス加算回路５・・・・・・・・・・・・計数分
岐命令分岐判定回路６・・・・・・・・・・・命令デコ
ード回路７・・・・・・・・・・・・フリップフロップ
８−・・・・・・・・・分岐先アドレスレジスタ９・・
・・・・・・・・・・先行アドレスレジスタ１０・・・
・・・・・・・・・選択回路１１・・・・・・・・・・
・・高速メモリアクセス回路１２・・・・・・・・・・
・・“１″検出路１３・・・・・・・・・・・・Ｔ／Ｃ
出力ゲート１４〜１６・・・・・・ＮＡＮＤゲート代理
人 弁理士 岩 佐 義 幸 争 ＋ Ｎ ｌ’ｆｌ ＋ … −Ｎ
ｆｆｌ−Ｈ１−Ｉ ＨＨｈ ｂ ）−） ＬＬ ヤ 労 ＋−ｖ＋４１１１１ ＋ ＠ ｍ ＋ −Ｎい ＨＩ−１１−ＩＨｈＩ−） 第７図
Claims (1)
- （１）命令の実行におけるアドレス展開、メモリアクセ
ス及び演算実行を、アドレス展開回路部、メモリアクセ
ス回路部及び演算実行回路部でパイプライン実行する情
報処理装置において、 前記アドレス展開回路部に計数分岐命令の計数値を格納
するレジスタを読出す手段と、この手段からの出力に基
づいて計数分岐命令の分岐判定を行う手段と、この手段
からの出力に基づいて前記計数分岐命令の分岐成立時は
その分岐先アドレスによる命令フェッチを実行し分岐不
成立時は分岐先アドレスによる命令フェッチを抑止して
命令先取りを続行するように制御する手段とを備えるこ
とを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11548385A JPS61273637A (ja) | 1985-05-30 | 1985-05-30 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11548385A JPS61273637A (ja) | 1985-05-30 | 1985-05-30 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61273637A true JPS61273637A (ja) | 1986-12-03 |
Family
ID=14663635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11548385A Pending JPS61273637A (ja) | 1985-05-30 | 1985-05-30 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61273637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882701A (en) * | 1985-08-22 | 1989-11-21 | Nec Corporation | Lookahead program loop controller with register and memory for storing number of loop times for branch on count instructions |
| JPH02168324A (ja) * | 1988-12-22 | 1990-06-28 | Nec Corp | 情報処理装置 |
-
1985
- 1985-05-30 JP JP11548385A patent/JPS61273637A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4882701A (en) * | 1985-08-22 | 1989-11-21 | Nec Corporation | Lookahead program loop controller with register and memory for storing number of loop times for branch on count instructions |
| JPH02168324A (ja) * | 1988-12-22 | 1990-06-28 | Nec Corp | 情報処理装置 |
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