JP2597744B2 - 分岐制御方法 - Google Patents
分岐制御方法Info
- Publication number
- JP2597744B2 JP2597744B2 JP2251042A JP25104290A JP2597744B2 JP 2597744 B2 JP2597744 B2 JP 2597744B2 JP 2251042 A JP2251042 A JP 2251042A JP 25104290 A JP25104290 A JP 25104290A JP 2597744 B2 JP2597744 B2 JP 2597744B2
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- JP
- Japan
- Prior art keywords
- instruction
- branch
- value
- stage
- register
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- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】 〔概要〕 パイプライン処理を行なう計算機で分岐命令の実行を
制御する分岐制御方法に関し、 先行する命令の影響で生じる分岐命令の遅延を最小に
抑え処理速度の低下を防止することを目的とし、 各命令を複数のステージに分け、複数の命令をステー
ジを異ならせて実行するパイプライン処理の計算機で特
定の汎用レジスタの値を判定して所定値以外のとき分岐
を成立させる分岐命令を制御する分岐制御方法におい
て、該分岐命令の判定を行なうステージで、該分岐命令
に先行する命令で演算されて該特定の汎用レジスタに格
納しようとする値の最下位ビットが該所定値の最下位ビ
ットと異なるとき分岐を成立させ、同一のとき該分岐命
令に先行する命令で該特定の汎用レジスタの値が確立す
るまで該特定の汎用レジスタの値の判定を待つよう構成
する。
制御する分岐制御方法に関し、 先行する命令の影響で生じる分岐命令の遅延を最小に
抑え処理速度の低下を防止することを目的とし、 各命令を複数のステージに分け、複数の命令をステー
ジを異ならせて実行するパイプライン処理の計算機で特
定の汎用レジスタの値を判定して所定値以外のとき分岐
を成立させる分岐命令を制御する分岐制御方法におい
て、該分岐命令の判定を行なうステージで、該分岐命令
に先行する命令で演算されて該特定の汎用レジスタに格
納しようとする値の最下位ビットが該所定値の最下位ビ
ットと異なるとき分岐を成立させ、同一のとき該分岐命
令に先行する命令で該特定の汎用レジスタの値が確立す
るまで該特定の汎用レジスタの値の判定を待つよう構成
する。
本発明は分岐制御方法に関し、パイプライン処理を行
なう計算機で分岐命令の実行を制御する分岐制御方法に
関する。
なう計算機で分岐命令の実行を制御する分岐制御方法に
関する。
従来より、各命令をＤステージ（命令のデコード）,A
ステージ（メモリのアドレス計算）,Bステージ（メモリ
のフェッチ）,Eステージ（演算）,Wステージ（結果の格
納）の５つのステージに分け、各命令のステージをずら
して並列処理するパイプライン処理の計算機がある。
ステージ（メモリのアドレス計算）,Bステージ（メモリ
のフェッチ）,Eステージ（演算）,Wステージ（結果の格
納）の５つのステージに分け、各命令のステージをずら
して並列処理するパイプライン処理の計算機がある。
従来から計算機の命令としてブランチ・オン・カウン
ト（BCT）等の分岐命令がある。このBCT命令は第１オペ
ランドの指示する汎用レジスタの内容から「１」を減じ
た結果が零でなければ指定したアドレスへ分岐し、零で
あれば分岐しないという命令である。
ト（BCT）等の分岐命令がある。このBCT命令は第１オペ
ランドの指示する汎用レジスタの内容から「１」を減じ
た結果が零でなければ指定したアドレスへ分岐し、零で
あれば分岐しないという命令である。
このBCT命令の直前に第３図（Ａ），（Ｂ）に示す如
く加算（ADD）命令があり、BCT命令で使用する汎用レジ
スタをADD命令で書換える場合がある。
く加算（ADD）命令があり、BCT命令で使用する汎用レジ
スタをADD命令で書換える場合がある。
ADD命令はＤステージで命令デコードを行ない、Ａス
テージでメモリのアドレス計算を行ない、Ｂステージで
第１オペランドより数値を読み、Ｅステージでメモリを
フェッチして演算を行ない、Ｗステージで演算結果を汎
用レジスタGR1に格納する。BCT命令はＤステージで命令
デコードを行ない、Ａステージで分岐先アドレスの計算
を行ない、Ｂステージで汎用レジスタGR1をフェッチし
てその内容が「１」であるかの分岐の判定を行なうと共
にメモリより分岐先の命令をフェッチし、Ｅステージで
汎用レジスタGR1の値から「１」を減算し、Ｗステージ
で演算結果を汎用レジスタGR1に格納する。
テージでメモリのアドレス計算を行ない、Ｂステージで
第１オペランドより数値を読み、Ｅステージでメモリを
フェッチして演算を行ない、Ｗステージで演算結果を汎
用レジスタGR1に格納する。BCT命令はＤステージで命令
デコードを行ない、Ａステージで分岐先アドレスの計算
を行ない、Ｂステージで汎用レジスタGR1をフェッチし
てその内容が「１」であるかの分岐の判定を行なうと共
にメモリより分岐先の命令をフェッチし、Ｅステージで
汎用レジスタGR1の値から「１」を減算し、Ｗステージ
で演算結果を汎用レジスタGR1に格納する。
従来においては、第３図（Ａ）のADD命令で汎用レジ
スタGR1の値が書換えられるために、同図（Ｂ）の如くB
CT命令を実行すればBCT命令で参照する汎用レジスタGR1
の値がADD命令による書換え前の値となる。このためADD
命令による汎用レジスタGR1の書換えが済むまでBCT命令
の実行を待たせ、BCT命令を同図（Ｃ）の如く２サイク
ル遅延させて実行している。
スタGR1の値が書換えられるために、同図（Ｂ）の如くB
CT命令を実行すればBCT命令で参照する汎用レジスタGR1
の値がADD命令による書換え前の値となる。このためADD
命令による汎用レジスタGR1の書換えが済むまでBCT命令
の実行を待たせ、BCT命令を同図（Ｃ）の如く２サイク
ル遅延させて実行している。
つまり、ADD命令に続くBCT命令の実行に、通常の５サ
イクルより長い７サイクルを要し、処理速度が遅くなる
という問題があった。
イクルより長い７サイクルを要し、処理速度が遅くなる
という問題があった。
本発明は上記の点に鑑みなされたもので、先行する命
令の影響で生じる分岐命令の遅延を最小に抑え処理速度
の低下を防止する分岐制御方法を提供することを目的と
する。
令の影響で生じる分岐命令の遅延を最小に抑え処理速度
の低下を防止する分岐制御方法を提供することを目的と
する。
本発明の分岐制御方法は、 名命令を複数のステージに分け、複数の命令をステー
ジを異ならせて実行するパイプライン処理の計算機で特
定の汎用レジスタの値を判定して所定値以外のとき分岐
を成立させる分岐命令を制御する分岐制御方法におい
て、 分岐命令の判定を行なうステージで、分岐命令に先行
する命令で演算されて特定の汎用レジスタに格納しよう
とする値の最下位ビットが所定値の最下位ビットと異な
るとき分岐を成立させ、同一のとき分岐命令に先行する
命令で特定の汎用レジスタの値が確立するまで特定の汎
用レジスタの値の判定を待つ。
ジを異ならせて実行するパイプライン処理の計算機で特
定の汎用レジスタの値を判定して所定値以外のとき分岐
を成立させる分岐命令を制御する分岐制御方法におい
て、 分岐命令の判定を行なうステージで、分岐命令に先行
する命令で演算されて特定の汎用レジスタに格納しよう
とする値の最下位ビットが所定値の最下位ビットと異な
るとき分岐を成立させ、同一のとき分岐命令に先行する
命令で特定の汎用レジスタの値が確立するまで特定の汎
用レジスタの値の判定を待つ。
本発明においては、分岐命令の判定を行なうステージ
で、特定の汎用レジスタの値が分岐命令に先行する命令
によって書換えられる場合も、この特定の汎用レジスタ
に格納しようとする値の最下位ビットは、上記判定のス
テージの初期に確定しているため、この最下位ビットが
所定値の最下位ビットと異なるときは分岐が成立し、先
行する命令によって特定の汎用レジスタの値が書換えら
れるのを待つ必要がなく、この場合分岐命令の遅延がな
くなり、それだけ処理速度の低下を防止できる。
で、特定の汎用レジスタの値が分岐命令に先行する命令
によって書換えられる場合も、この特定の汎用レジスタ
に格納しようとする値の最下位ビットは、上記判定のス
テージの初期に確定しているため、この最下位ビットが
所定値の最下位ビットと異なるときは分岐が成立し、先
行する命令によって特定の汎用レジスタの値が書換えら
れるのを待つ必要がなく、この場合分岐命令の遅延がな
くなり、それだけ処理速度の低下を防止できる。
第１図は本発明方法の一実施例のパイプラインの処理
構成図を示す。
構成図を示す。
同図中、命令バッファ10より読出された命令又は分岐
によりメモリ11から読出された命令がセレクタ12で選択
される。
によりメモリ11から読出された命令がセレクタ12で選択
される。
セレクタ12で選択された命令がBCT命令13であると
き、Ｄステージでは命令コードのデコードが行なわれる
と共に、第１オペランドのレジスタ番号R1がレジスタ14
に格納され、また以降のオペランドのレジスタ番号X,B
夫々で指示される汎用レジスタ15の内容XX,BBが読出さ
れる。
き、Ｄステージでは命令コードのデコードが行なわれる
と共に、第１オペランドのレジスタ番号R1がレジスタ14
に格納され、また以降のオペランドのレジスタ番号X,B
夫々で指示される汎用レジスタ15の内容XX,BBが読出さ
れる。
ＡステージではBCT命令13の即値データD2と汎用レジ
スタ15のレジスタ番号X,Bで指示され読出された内容XX,
BB夫々とが加算器20で加算され分岐先アドレスが生成さ
れ、レジスタ21に格納される。
スタ15のレジスタ番号X,Bで指示され読出された内容XX,
BB夫々とが加算器20で加算され分岐先アドレスが生成さ
れ、レジスタ21に格納される。
Ｂステージではレジスタ14に格納されているレジスタ
番号R1によって指示される汎用レジスタ15の内容が分岐
判定回路22に供給されて後述の如く分岐の判定が行なわ
れる。これと共にレジスタ21の分岐先行アドレスによっ
てメモリ11より命令が読出され（フェッチ）、セレクタ
12に供給される。
番号R1によって指示される汎用レジスタ15の内容が分岐
判定回路22に供給されて後述の如く分岐の判定が行なわ
れる。これと共にレジスタ21の分岐先行アドレスによっ
てメモリ11より命令が読出され（フェッチ）、セレクタ
12に供給される。
Ｅステージでは汎用レジスタ15のレジスタ番号R1から
読出された内容AAが加算器23で「−１」を加算されその
演算結果CCがレジスタ24に供給される。
読出された内容AAが加算器23で「−１」を加算されその
演算結果CCがレジスタ24に供給される。
Ｗステージでは分岐判定回路22よりの指示によって上
記演算結果がレジスタ24に格納され、更にレジスタ24か
ら汎用レジスタ15のレジスタ番号R1に格納される。
記演算結果がレジスタ24に格納され、更にレジスタ24か
ら汎用レジスタ15のレジスタ番号R1に格納される。
第２図は分岐判定回路22の構成図を示す。
同図中、コンパレータ31はBCT命令Ｂステージでの汎
用レジスタ15のレジスタ番号R1の内容GR1（＃Ｂ）と、
Ｅステージでの内容GR1（＃Ｅ）とを比較し、B,Eステー
ジで内容が同一のとき値‘1'の一致信号をアンド回路32
に供給する。アンド回路32は端子33からBCT命令のＥス
テージで汎用レジスタ15に書込みがあるとき上記一致信
号を取出してアンド回路34及びオア回路35に供給する。
アンド回路34はＥステージで演算回路（ALU）50の演算
結果の最下位ビットが‘1'のときに一致信号を供給され
ると‘1'の遅延信号を生成してオア回路40に供給する。
用レジスタ15のレジスタ番号R1の内容GR1（＃Ｂ）と、
Ｅステージでの内容GR1（＃Ｅ）とを比較し、B,Eステー
ジで内容が同一のとき値‘1'の一致信号をアンド回路32
に供給する。アンド回路32は端子33からBCT命令のＥス
テージで汎用レジスタ15に書込みがあるとき上記一致信
号を取出してアンド回路34及びオア回路35に供給する。
アンド回路34はＥステージで演算回路（ALU）50の演算
結果の最下位ビットが‘1'のときに一致信号を供給され
ると‘1'の遅延信号を生成してオア回路40に供給する。
つまり、BCT命令のＢステージと同一サイクルである
例えばADD命令等の先行する命令のＥステージにおい
て、ALU50から出力され、その後レジスタ24を介して汎
用レジスタ15に格納される値の最下位ビットが‘1'であ
り、かつ汎用レジスタ15のレジスタ番号R1の内容がBCT
命令のＢ、Ｅステージ間で変化しているとき遅延信号が
生成される。ALU50の演算は最下位ビットから計算を行
なっているため、この先行する命令のＥステージの初期
に演算結果の最下位ビットは確定している。
例えばADD命令等の先行する命令のＥステージにおい
て、ALU50から出力され、その後レジスタ24を介して汎
用レジスタ15に格納される値の最下位ビットが‘1'であ
り、かつ汎用レジスタ15のレジスタ番号R1の内容がBCT
命令のＢ、Ｅステージ間で変化しているとき遅延信号が
生成される。ALU50の演算は最下位ビットから計算を行
なっているため、この先行する命令のＥステージの初期
に演算結果の最下位ビットは確定している。
また、コンパレータ36はBCT命令Ｂステージでの汎用
レジスタ15のレジスタ番号R1の内容GR1（＃Ｂ）と、Ｗ
ステージでの内容GR1（＃Ｗ）とを比較し、B,Wステージ
で内容が同一のとき値‘1'の一致信号をアンド回路37に
供給する。アンド回路37は端子38からBCT命令のＷステ
ージで汎用レジスタ15に書込みがあるとき上記一致信号
を取出してアンド回路39及びオア回路35に供給する。ア
ンド回路39はＷステージでレジスタ24に格納された演算
結果の最下位‘1'のときに一致信号を供給されると‘1'
の遅延信号を生成してオア回路40に供給する。
レジスタ15のレジスタ番号R1の内容GR1（＃Ｂ）と、Ｗ
ステージでの内容GR1（＃Ｗ）とを比較し、B,Wステージ
で内容が同一のとき値‘1'の一致信号をアンド回路37に
供給する。アンド回路37は端子38からBCT命令のＷステ
ージで汎用レジスタ15に書込みがあるとき上記一致信号
を取出してアンド回路39及びオア回路35に供給する。ア
ンド回路39はＷステージでレジスタ24に格納された演算
結果の最下位‘1'のときに一致信号を供給されると‘1'
の遅延信号を生成してオア回路40に供給する。
つまり、BCT命令のＥステージと同一サイクルである
例えばADD命令等の先行する命令のＷステージにおい
て、レジスタ24より汎用レジスタ15に格納される値の最
下位ビットが‘1'であり、かつ汎用レジスタ15のレジス
タ番号R1の内容がBCT命令のＢ、Ｗステージ間で変化し
ているとき遅延信号が生成される。
例えばADD命令等の先行する命令のＷステージにおい
て、レジスタ24より汎用レジスタ15に格納される値の最
下位ビットが‘1'であり、かつ汎用レジスタ15のレジス
タ番号R1の内容がBCT命令のＢ、Ｗステージ間で変化し
ているとき遅延信号が生成される。
コンパレータ42は汎用レジスタ15のレジスタ番号R1の
内容を「１」と比較し、不一致のとき分岐信号を生成し
アンド回路43に供給する。アンド回路43はオア回路35を
介して一致信号を供給されてないときにのみ分岐信号を
取出して制御回路44に供給する。
内容を「１」と比較し、不一致のとき分岐信号を生成し
アンド回路43に供給する。アンド回路43はオア回路35を
介して一致信号を供給されてないときにのみ分岐信号を
取出して制御回路44に供給する。
制御回路44はオア回路40より遅延信号が供給されてい
るときは分岐信号及び格納指示信号を２サイクル遅延
し、遅延信号が供給されなければ分岐信号及び格納指示
信号を遅延を行なわずに端子45よりセレクタ12,レジス
タ24に供給する。
るときは分岐信号及び格納指示信号を２サイクル遅延
し、遅延信号が供給されなければ分岐信号及び格納指示
信号を遅延を行なわずに端子45よりセレクタ12,レジス
タ24に供給する。
このように、BCT命令の判定を行なうＢステージで、
汎用レジスタ15のレジスタ番号R1の値が分岐命令に先行
する加算命令によって書換えられる場合も、この汎用レ
ジスタ15のレジスタ番号R1に格納しようとする値の最下
位ビットは、上記判定のステージの初期に確定している
ため、この最下位ビットが所定値の最下位ビットと異な
るときは分岐が成立し、先行する命令によって汎用レジ
スタ15のレジスタ番号R1の値が書換えられるのを待つ必
要がなく、この場合分岐命令の遅延がなくなり、それだ
け処理速度の低下を防止できる。
汎用レジスタ15のレジスタ番号R1の値が分岐命令に先行
する加算命令によって書換えられる場合も、この汎用レ
ジスタ15のレジスタ番号R1に格納しようとする値の最下
位ビットは、上記判定のステージの初期に確定している
ため、この最下位ビットが所定値の最下位ビットと異な
るときは分岐が成立し、先行する命令によって汎用レジ
スタ15のレジスタ番号R1の値が書換えられるのを待つ必
要がなく、この場合分岐命令の遅延がなくなり、それだ
け処理速度の低下を防止できる。
上述の如く、本発明の分岐制御方法によれば、先行す
る命令の影響で生じる分岐命令の遅延を最小に抑え処理
速度の低下を防止でき、実用上きわめて有用である。
る命令の影響で生じる分岐命令の遅延を最小に抑え処理
速度の低下を防止でき、実用上きわめて有用である。
第１図は本発明方法の一実施例のパイプライン処理構成
図、 第２図は分岐判定回路の構成図、 第３図はパイプライン処理のタイミングチャートであ
る。 図において、 11はメモリ、 12はセレクタ、 13はBCT命令、 14,21,24はレジスタ、 15は汎用レジスタ を示す。
図、 第２図は分岐判定回路の構成図、 第３図はパイプライン処理のタイミングチャートであ
る。 図において、 11はメモリ、 12はセレクタ、 13はBCT命令、 14,21,24はレジスタ、 15は汎用レジスタ を示す。
Claims (1)
- 【請求項１】名命令を複数のステージに分け、複数の命
令をステージを異ならせて実行するパイプライン処理の
計算機で特定の汎用レジスタの値を判定して所定値以外
のとき分岐を成立させる分岐命令を制御する分岐制御方
法において、 該分岐命令の判定を行なうステージで、該分岐命令に先
行する命令で演算されて該特定の汎用レジスタに格納し
ようとする値の最下位ビットが該所定値の最下位ビット
と異なるとき分岐を成立させ、同一のとき該分岐命令に
先行する命令で該特定の汎用レジスタの値が確立するま
で該特定の汎用レジスタの値の判定を待つことを特徴と
する分岐制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251042A JP2597744B2 (ja) | 1990-09-20 | 1990-09-20 | 分岐制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2251042A JP2597744B2 (ja) | 1990-09-20 | 1990-09-20 | 分岐制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04130536A JPH04130536A (ja) | 1992-05-01 |
| JP2597744B2 true JP2597744B2 (ja) | 1997-04-09 |
Family
ID=17216752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2251042A Expired - Lifetime JP2597744B2 (ja) | 1990-09-20 | 1990-09-20 | 分岐制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2597744B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61246841A (ja) * | 1985-04-24 | 1986-11-04 | Hitachi Ltd | 情報処理装置 |
| JPH0223421A (ja) * | 1988-07-13 | 1990-01-25 | Toshiba Corp | 演算処理装置 |
| JPH02148140A (ja) * | 1988-11-29 | 1990-06-07 | Hitachi Ltd | 情報処理装置における条件分岐制御方式 |
-
1990
- 1990-09-20 JP JP2251042A patent/JP2597744B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04130536A (ja) | 1992-05-01 |
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