JPH0223421A

JPH0223421A - 演算処理装置

Info

Publication number: JPH0223421A
Application number: JP17438388A
Authority: JP
Inventors: Koichi Yaguchi; 矢口　宏一
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-07-13
Filing date: 1988-07-13
Publication date: 1990-01-25

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ディジタルデータのｈＯ算処理を行う演算処
理装置に関する。

（従来の技術）加数（ａｄｄｅｎｄ）　、被加数（ａｕｇｅｎｄ）　、
桁上げ（Ｃａｒｒｙ）を示す３人力を受けて、和と桁上
げの２出力を出すディジタル加算器（単に「加算器」と
いう）を複数個カスケード接続することで、所望ビット
データの加算処理が可能となる。

第３図は、４ビツト＋４ビツトの計算を行い得る加算器
を４個カスケード接続することで、１６ビツト＋１６ビ
ツトの計算を可能とする従来の演算処理装置を示してい
る。

１０．１１．１２．１３は加算器であり、Ａは加数人力
、Ｂは被加数入力、Ｃｉｎは格上げ入力、（：ｏｕｔは
桁上げ出力、Ｓは和出力である。加数及び被加数はいず
れも１６ビツトであるが、４ビツト毎に分割されて加算
器１０，１１，１２，１３に入力される。ｃｏｕｔとＣ
ｉｎとが接続されており、（ただし、加算器１０のＣｉ
ｎは接地、加算器１３のＣｏｕｔは開放）、下位の加算
器より上位の加算器に対して順に桁上げが行われるよう
になっている。

（発明が解決しようとする課題）しかし、従来装置においては、下位の加算器からの桁上
げがあるため、下位の加算器の出力が確定しないと上位
の加算器の計算結果が確定せず、従って、１６ビツト＋
１６ビツトの計算に時間がかかるという欠点がおる。加
算回数が１回の場合はともかくとして、数百乃至数千回
の加算処理を連続的に行わなければならない場合（画像
データ処理においてこのような場合が多い）においては
、全体の処理時間に大きく影響することになり、上記加
算処理時間の短縮は極めて重要となる。

そこで本発明は上記の欠点を除去するもので、その目的
とするところは、多数回の加算処理を連続的に行う場合
の処理時間の短縮を図った演算処理装置を提供すること
にある。

［発明の構成］（課題を解決するための手段）本発明は、ｍ及びｎを正の整数としたとき（ただしｍ＜
ｎ）、ｍビットデータの加算を行う加算器を複数個組合
わせることでｎビットデータの加算処理を行い得るよう
にした演算処理装置において、システムクロックのタイ
ミングで加ＩＨａ理の中間データを保持することにより
、加算のパイプライン処理の実行を可能とするパイプラ
インレジスタを上記加算器間に配置したものでおる。

（作　用）上記構成によれば、加算処理の中間データを保持するこ
とで、加算のパイプライン処理が可能となる。このため
、下位の加算器は、上位の加算器の計算結果の確定を待
つことなく、次の入力データの加算処理を開始すること
ができ、全体として無駄時間が減少する。これにより、
多数回の加算処理実行に要する時間の短縮を図ることが
できる。

（実施例）以下、本発明を実施例により具体的に説明する。

第１図は本発明の一実施例を示している。

１０．１１，１２．１３は加算器であり、いずれも第３
図のそれと同様のものが適用される。そして、加算器１
０と加算器１１との間、加算器１１と加算器１２との間
、加算器１２と加算器１３との間、加算器１３の出力側
には、パイプラインレジスタ１４．’１５，１６．１７
が設けられている。このパイプラインレジスタ１４乃至
１７はシステムクロック（ＣＫ）の入力タイミングで入
力データを保持する。

加数Ａ及び被加数Ｂは全体として１６ビツトであり、Ａ
３乃至ＡＯ及びＢ３乃至ＢＯは加算器１０に入力され、
Ａ７乃至Ａ４及びＢ７乃至Ｂ４はパイプラインレジスタ
１４を介して加算器１１に入力され、Ａ１１乃至Ａ８及
びＢ１１乃至Ｂ８はパイプラインレジスタ１４．１５を
介して加算器１２に入力され、Ａ１５乃至Ａ１２及びＢ
１５乃至Ｂ１２はパイプラインレジスタ１４，１５゜１
６を介して加算器１３に入力されるようになっている。

また、加算器１０のＣｏｕｔ　　（桁上げ出力）はパイ
プラインレジスタ１４を介して加算器１１に入力され、
この加算器１１のＣｏｕｔはパイプラインレジスタ１５
を介して加算器１２に入力され、この加算器１２のＣｏ
ｕｔはパイプラインレジスタ１６を介して加算器１３に
入力されるようになっている。更に、加算器１０の和出
力（Ｓ）はパイプラインレジスタ１４．１５．１６を介
して外部に出力され、加算器１１の和出力はパイプライ
ンレジスタ１５，１６．１７を介して外部に出力され、
加算器１２の和出力はパイプラインレジスタ１６．１７
を介して外部に出力され、加算器１３の和出力はパイプ
ラインレジスタ１７を介して外部に出力されるようにな
っている。

次に、第２図のタイミング図をも参照しながら、上記構
成の作用について説明する。

第２図においてＤｎはｎ（ｎは正の整数）番Ｈに取込ま
れたデータ（加数、被加数）を表している。このＤｎに
ついての１６ビツト加算は、加算器１０，１１．１２．
１３により４ビツトづつ行われる。すなわち、ＳＴＩに
おいてＡ３乃至ＡＯとＢ３乃至ＢＯの加算が加算器１０
によって行われ、ＳＴ２においてＡ７乃至Ａ４とＢ７乃
至Ｂ４の加算が加算器１１によって行われ、ＳＴ３にお
いてＡ１１乃至へ８と８１１乃至Ｂ８との加算が加算器
１２によって行われ、ＳＴ４においてＡ１５乃至Ａ１２
とＢ１５乃至Ｂ１２との加算が加算器１３によって行わ
れる。従って、［）ｎについての１６ビツト加算処理の
みに注目すれば、この場合の処理時間Ｔは従来装置のそ
れと何ら変わらない。しかし、本実施例装置では、各加
算器１０．１１．１２．１３間にパイプラインレジスタ
１４，１５．１６を設け、各加算器の和出力及び桁上げ
出力をシステムクロック（ＧＫ）の入力タイミングで保
持するようにしているので、当該Ｄ（ｎ）についての最
終結果を待たずに、次に取込まれるデータすなわちＤ　
（ｎ＋１）についての加算を下位の加算器より順に開始
することができる。例えばＳＴ２においてＤ　（ｎ）に
ついての加算が行われている時にＳＴＩではＤ（ｎ＋１
）についての加算が行われているし、ＳＴ３においてＤ
　（ｒｌ）についての加算が行われている時にＳＴ２で
はＤ（ｎ＋１）についての加算が、また、ＳＴ１ではＤ
（ｎ＋２）の加算がそれぞれ行われているし、ＳＴ４に
おいてＤ（ｎ）についての加算が行われている時にＳＴ
３ではＤ（ｎ＋１）についての加算が、また、ＳＴ２で
はＤ　（ｎ＋２）についての加算が、更にＳＴＩではＤ
（ｎ＋３）’についての加算がそれぞれ行われている。

このようにして加算のパイプライン処理が行われるので
ある。

従って、本実施例装置において、多数回の１６ビツト加
算を連続的に行う場合の処理時間は第３図の従来装置の
場合に比して１／４に短縮される。

尚、本発明は上記実施例に限定されない。

例えば上記実施例では、１６ビツト＋１６ビツトの計算
を行うものについて説明したが、これ以外の加算例えば
８ビツト＋８ビツトあるいは３２ビツト＋３２ビツト等
の計算を行う場合にも本発明を適用できる。また、４ビ
ツト以外の加算器を用いてもよい。更に、パイプライン
レジスタ１７は、加算処理の最終結果を保持するもので
おり、他のパイプラインレジスタ１４，１５．１６のよ
うに中間データを保持するものではないので、省略する
こともできる。故に、本発明におけるパイプラインレジ
スタに相当するのは、第１図において１４，１５．１６
で示すレジスタとなる。

［発明の効果］以上詳述したように本発明によれば、多数回の加算処理
を連続的に行う場合の処理時間の短縮を図ることができ
る。

【図面の簡単な説明】

第１図は本発明に係る演算処理装置の一実施例のブロッ
ク図、第２図は本実施例装置の動作タイミング図、第３
図は従来装置のブロック図でおる。１０．１１，１２．１３・・・加算器、１４．１５．１
６・・・パイプラインレジスタ。

Claims

【特許請求の範囲】

ｍ及びｎを正の整数としたとき（ただしｍ＜ｎ）、ｍビ
ットデータの加算を行う加算器を複数個組合わせること
でｎビットデータの加算処理を行い得るようにした演算
処理装置において、システムクロックのタイミングで加
算処理の中間データを保持することにより、加算のパイ
プライン処理の実行を可能とするパイプラインレジスタ
を上記加算器間に配置したことを特徴とする演算処理装
置。