JPH07104775B2

JPH07104775B2 - 演算装置

Info

Publication number: JPH07104775B2
Application number: JP61141136A
Authority: JP
Inventors: 良平加藤; 淳長谷部
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1986-06-17
Filing date: 1986-06-17
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPS62297932A

Description

【発明の詳細な説明】以下の順序でこの発明を説明する。

Ａ産業上の利用分野Ｂ発明の概要Ｃ従来の技術Ｄ発明が解決しようとする問題点Ｅ問題点を解決するための手段Ｆ作用Ｇ実施例 G₁ 演算装置の構成の説明（第１図，第２図，第３図） G₂ 演算例の説明 G₃ 単精度と倍精度の切換部の構成の説明（第４図）Ｈ発明の効果Ａ産業上の利用分野この発明は例えば画像データ等のデジタル処理に用いら
れる演算装置に関する。

Ｂ発明の概要この発明はｎビット用の加減算論理演算器（以下ALUと
略称する）を２個設け、これら２個のALU間に、互いに
一部の情報の送受信を行なうためのラインを接続し、１
個のALUによるｎビット（単精度）の論理演算と、２個
のALUを用いた2nビット（倍精度）の論理演算ができる
ようにしたもので、ソフト的に倍精度の演算を行なうの
に比して高速演算ができるものである。

Ｃ従来の技術ビデオ画像処理システムが種々提案されている（例えば
電子通信学会論文誌85/4Vol.J68−D No.4、特開昭58−2
15813号公報参照）。

第５図はこのビデオ画像処理装置の一例を示すものであ
る。

一般にこの種の処理装置は同図に示すように入出力部
（１）と、入力画像メモリ（2A）と出力画像メモリ（2
B）とからなるメモリ部（２）と、データ処理部（３）
とから構成されている。

入出力部（１）は、例えばビデオカメラ（４）よりのビ
デオ信号をA/D変換してデジタル画像データとし、これ
を入力画像メモリ（2A）に書き込み、また、出力画像メ
モリ（2B）より処理された画像データを読み出し、これ
をD/A変換してアナログビデオ信号に戻し、これを例え
ばVTR（５）に記録したり、モニタ受像機（６）に供給
してビデオ画像をモニタできるようにする。

メモリ部（２）への書き込み及び読み出しは画像のまと
まり、すなわち１フィールドあるいは１フレーム単位で
なされる。このため入力画像メモリ（2A）及び出力画像
メモリ（2B）の各々は１フィールドあるいは１フレーム
分の画像データ分の容量を有するメモリを複数枚有す
る。

データ処理部（３）はプロセッサを有し、そのプログラ
ムに従って入力画像メモリ（2A）にストアされた画像デ
ータを読み出してこれに種々の加工処理を加え、その処
理後のデータを出力画像メモリ（2B）に書き込む処理を
行う。

データ処理部（３）のプロセッサは１枚あるいは複数枚
のプロセッサからなっており、そのマイクロプログラム
メモリの内容であるマイクロプログラムは、より処理の
幅を広げる場合には交換できるらにされている。この場
合、プログラム供給部（一般にはホストのコンピュー
タ）（７）よりそのマイクロプログラムが各プロセッサ
に供給され、ユーザのプログラム交換要求によりマイク
ロプログラムが交換されるようにされている。

ところで、上述のデータ処理部に用いられるマイクロプ
ログラムで制御されるデジタルプロセッサは、第６図に
示すように、マイクロプログラムがストアされ、マイク
ロインストラクションを出力する制御部（11）と、この
マイクロインストラクションに従って演算が実行される
演算部（12）とからなる。そして、入力デジタルデータ
が演算部（12）に供給される。そして、この演算部（1
2）の情報の一部が制御部（11）に与えられて、演算情
報がプログラムに反映されるとともに演算結果がこの演
算部（12）より出力デジタルデータとして得られる。

Ｄ発明が解決しようとする問題点ところで、上記のようにマイクロプログラムで制御され
るプロセッサで行なわれる演算では、一般に固定少数点
表示のデータを扱うが、このような固定小数点演算を行
なうデジタル回路においては、データバスのビット数の
２倍の精度で演算する（以下、これを倍精度演算とい
う）ことはソフト的に可能である。

例えば、ｎビットのデータバスに対し2nビットの倍精度
加算を行なうときは、2nビットを上位ｎビットと下位ｎ
ビットに分け、上位同志の加算を行なうとともに下位同
志の加算を行ない、桁上げを上位同志の加算結果に加算
するようにするが、各データの正負の符号の処理等がや
っかいであり、非常に時間がかかる欠点がある。すなわ
ち、符号桁はMSBであるが、下位同志の加算を行なうと
きにもこの符号桁が必要となり、実際の演算ではこの符
号桁を下位の部分に負荷して行なう必要がある。この場
合、符号桁はｎビット分シフトして下位の部分につけな
ければならず、それだけでｎステップ必要になり、演算
処理速度が著しく低下してしまうのである。

この発明はこの点に鑑み、演算部のハードウエアを工夫
することにより、倍精度演算も高速に行えるようにした
ものである。

Ｅ問題点を解決するための手段この発明は、２個のｎビットデータ用の加減算論理演算
器（312X）、（312Y）と、これら２個の加減算論理演算
器（312X）、（312Y）間に設けられ、桁上げ用のキャリ
ーの受け渡し、または加算または減算に応じた値の供給
を行う第１のラインと、各加減算論理演算器（312X）、
（312Y）に設けられたメモリ（21）において上記ｎビッ
トデータの桁方向のシフトを行う手段（350）と、上記
２個の加減算論理演算器（312X）、（312Y）の一方を上
位桁用とし、他方を下位桁用として用いるとき上記上位
桁用の加減算論理演算器（312X）より上記下位桁用の加
減算論理演算器（312Y）に対して正負の符号の情報を送
る第２のラインと、上記第１のライン中に設けられ、単
精度と倍精度の切換モード信号に応じて、上記単精度の
ときは加算または減算に応じた値を上記各加減算論理演
算器（312X）、（312Y）に供給し、上記倍精度のときは
上記下位桁用の加減算論理演算器（312Y）よりのキャリ
ーを上記上位桁用の加減算器（312X）に供給する選択器
（350）とを有し、上記選択器（350）により上記倍精度
の演算モードが選択されたときに、上記各加減算論理演
算器（312X）、（312Y）に設けられた上記メモリ（21）
において夫々上記ｎビットデータを１ビットだけ左にシ
フトした後に加算演算を行い、その後、上記各加減算論
理演算器（312X）、（312Y）に設けられた上記メモリ
（21）において夫々演算後の上記ｎビットデータを１ビ
ットだけ右にシフトし、上記第２のラインを介して上記
上位桁用の加減算論理演算器（312X）から上記正負の符
号情報を上記下位桁用の加減算論理演算器（312Y）内の
データの最上位ビットとして上記下位桁用の加減算論理
演算器（312Y）に供給するものである。

Ｆ作用２個の加減算論理演算器の一方が上位桁用、他方が下位
桁用とされ、両者間に結合ラインが設けられ、桁上げ信
号や正負の符号の情報の伝送がなされる。したがって、
１個の加減算論理演算器で扱うビット数の２倍のビット
数の、つまり倍精度の演算が可能になる。

しかも、桁上げ信号や正負の符号は特に設けた接続ライ
ンを介して直接的に送られるので、演算速度はソフトウ
エアのみで倍精度演算を行なう従来より速くなるもので
ある。

Ｇ実施例 G₁ 演算装置の構成の説明第１図はこの発明装置の一例のブロック図で、この例は
16ビット毎のデータ演算系を２系統設け、汎用性を有す
るプロセッサとした場合で、全体として32ビット（後述
のように符号桁を除くと実質的には30ビット）のデータ
演算が可能なようにされている。

すなわち、第１図において、（301X）は第１の演算系、
（301Y）は第２の演算系で、これ演算系（301X）及び
（301Y）は全く同じ構造を有するので、第１の演算系
（301X）と第２の演算系（301Y）の対応する部分には同
一番号を付与するとともにこの番号にサフィックスX,Y
を付与して示す。

すなわち、第１の演算系（301X）は乗算器（311X）と、
ALU（312X）と、係数メモリ（313X）と、データメモリ
（314X）と、複数個のレジスタ（321X）〜（328X）と、
トライステートバッファ（331X）〜（333X）とからな
る。

レジスタ（321X）〜（328X）の出力をイネーブルとする
かどうかやデータを取り込むかどうか、また、乗算器
（311X）を働かせるかどうか等は、制御部よりのマイク
ロインストラクションによる。

また、トライステートバッファ（331X）〜（333X）もマ
イクロインストラクションにより制御される。

そして、この第１の演算系（301X）では入力データはレ
ジスタ（321X）に供給され、レジスタ（328X）より出力
データが取り出される。

係数メモリ（313X）にはcosθ,sinθ等の係数データが
ストアされており、制御部よりのアドレスあるいは制御
部よりのインストラクションが例えば補助演算部に供給
されて得られたアドレス信号がレジスタ（341XY）を通
じてこの係数メモリ（313X）に供給されて、適宜、信号
値計算に必要な係数がこれより読み出される。

データメモリ（314X）は必要に応じて生成した出力デー
タをストアしておくもので、制御部あるいは補助演算部
よりのアドレス信号が（342XY）を通じてこのデータメ
モリ（314X）に供給されて、適宜、データが読み出され
るものである。

第２の演算系（301Y）も同様に構成され、入力データは
レジスタ（321Y）に供給され、レジスタ（328Y）より出
力データが取り出される。そして、係数メモリ（313Y）
にはレジスタ（341XY）を通じて制御部あるいは補助演
算部よりアドレスが、データメモリ（314Y）にはレジス
タ（342XY）を通じて制御部あるいは補助演算部よりア
ドレスが、それぞれ供給される。

この場合、第１及び第２の演算系（301X）及び（301Y）
はともに16ビットのデータを処理できるようにされ、両
者で合わせて32ビットのデータ処理ができるようにされ
ている。そして、第１及び第２の演算系（301X）及び
（301Y）のどちらを用いてもよいように汎用性を有する
ようにされており、しかも、ALU（312X）の出力がレジ
スタ（323Y）に、ALU（312Y）の出力がレジスタ（323
X）に、それぞれ供給され、また、レジスタ（327X）の
出力がレジスタ（324Y）及び乗算器（311Y）に、レジス
タ（327Y）の出力がレジスタ（324X）及び乗算器（311
X）に、それぞれ供給され、演算部（301X）と（301Y）
間で互いに情報の授受がなされるようにされている。

また、ALU（312X）と（312Y）とは結合部（350）を介し
て結合されており、この結合部（350）に所定のセレク
ト信号が供給されることによりそれぞれのALU（312X）
及び（312Y）が16ビットのALUとしてのみ働く単精度
と、２個のALU（312X）及び（312Y）が一体となって32
ビットのALUとして働く倍精度とに切り換え可能となっ
ている。

そして、この例では、ALU（312X）及び（312Y）は例え
ばAMD社のマイクロプロセッサAm2901（４ビット）を４
個並べたものを１つの単位として16ビットのALUとして
構成している。そして、このALUは例えば16ビットのデ
ータを16個記憶可能なRAMを内蔵するとともに、その各1
6ビットのデータは数値的に1/2倍,2倍というように桁方
向にシフトできるようにされている。

すなわち、ALU（312X）及び（312Y）は概略的に第２図
に示すように、16ビットのシフトレジスタ（21）と、16
ビットのデータを16個ストアできるRAM（22）と、ALU機
能部（23）とからなっている。そして、シフトレジスタ
（21）よりの16ビットデータはRAM（22）のＢアドレス
（これは読み出し／書き込みアドレスとなる）により書
き込まれる。RAM（22）にはＡアドレス（これは読み出
し専用）も供給され、ＡアドレスによるＡ出力とＢアド
レスによるＢ出力とがこのRAM（22）よりは得られる。

これらＡ出力とＢ出力とはALU機能部（23）に供給され
て加算（減算）がなされる。

シフトレジスタ（21）のLSB側端子RAM 0と、MSB側端子R
AM15とに与えられる値により、このシフトレジスタ（2
1）は右方向（２倍），左方向（1/2倍）にシフトできる
ようにされている。

また、ALU機能部（23）のCIはキャリーイン、つまり下
位よりの桁上げ信号の入力端,COはキャリーアウト、つ
まり桁上げ信号の出力端である。

上述したシフトレジスタ（23）の桁方向のシフトを用い
て倍精度演算が良好にできるうよにされる。

第２図はこのALU（312X）及び（312Y）をそれぞれ16ビ
ット単精度として用いる場合、第３図は32ビット倍精度
として用いる場合の構成図で、結合部（350）によって
それぞれの構成に切り換えられる。

ここで、ALUを１個づつ単独で使う場合、つまり16ビッ
ト単精度で使う場合には、第２図に示すように、キャリ
ーインの端子CIには、加算を行なう場合には「０」、減
算を行なう場合には「１」が供給され、キャリーアウト
の端子COは遊端とされる。

また、RAM 0には左シフト（数値的には２倍）のときは
「０」が入力され、右シフト（数値的には1/2倍）のと
きは遊端とされる。RAM15は左シフトのときは遊端とさ
れ、右シフトのときはシフトする16ビットのデータのMS
Bの値が供給される。

次に、倍精度の場合には２つのALU（312X）（312Y）を
第３図のように、例えばALU（312X）を上位16ビット
用、ALU（312Y）を下位16ビット用として、ALU（312Y）
の端子COとALU（312X）の端子CIとを接続し、ALU（312
Y）の端子RAM15とALU（312X）の端子RAM 0とを接続す
る。そして、他の端子は単精度の場合と同様にALU（312
Y）の端子CIには加算のときは「０」、減算のときは
「１」を入力し、RAM 0は右シフトならば遊端とし、左
シフトならば「０」を入力させる。また、ALU（312X）
の端子COは遊端とするとともにRAM15は右シフトならばM
SBの値を入力し、左シフトならば遊端とする。

このように接続すれば２個のALU（312X）及び（312Y）
により32ビットのALUが構成される。

この倍精度のALUとして用いる場合、第１図においてト
ライステートバッファ（351）が出力イネーブルとされ
て、上位16ビットの演算用のALU（312X）より、その最
上位ビットMSBの符号ビットが下位16ビット用のALU（31
2Y）の出力に付加されるようにされるものである。

G₂ 演算例の説明以上の２つのALU（312X）及び（312Y）を用いた倍精度
演算の例を以下説明しよう。

先ず、加減算の場合について説明する。

今、32ビットのある数の上位16ビットをA,下位16ビット
をa,また、別の数の上位16ビットをB,下位16ビットをｂ
とし、（Aa）＋（Bb）＝（Cc）を求める場合を考える。この場合、A,Bだけでなく、a,b
も16ビットのデータの頭（MSB）に１ビットの符号桁を
もつ。したがって、正味の有効桁は30ビットである。つ
まり、倍精度の場合には、単精度の場合と互換を図るた
めに下位桁の16ビットの頭をMSBとし、上位桁の15ビッ
トと下位桁の15ビットで演算を行うのである。なお、第
１図において、係数メモリ（313X）（313Y）及びデータ
メモリ（314X）（314Y）のデータも頭に１ビットの符号
桁を有する。

この場合、前述もしたようにALU（312X）を含む第１の
系（301X）は上位16ビットを受け持ち、ALU（312Y）を
含む第２の系（301Y）は下位16ビットを受け持つように
される。以下に上記の加減算の実行手順を示す。

ａをALU（312Y）内で左に１ビットシフトしてａ′
とするｂを同様にALU（312Y）内で左に１ビットシフトし
てｂ′とする。

この左に１ビットシフトするため、第３図に示すように
ALU（312Y）のRAM 0に「０」を与える。

ALU（312Y）でａ′＋ｂ′を計算してｃ′とする。

と同時にALU（312X）でＡ＋Ｂを計算し、の
ａ′＋ｂ′の計算時に得た桁上りを加え、その結果をＣ
とする。

ALU（312X）の端子RAM15に、上位16ビットデータの
MSBを与え右へ１ビットシフトする。すると、ALU（312
Y）においてもで求められたｃ′が右に１ビットずら
されて、元のビット位置に戻される。そして、この15ビ
ットのｃ′に対してALU（312X）の上位16ビットのMSBの
符号ビットがバッファ（351）を介して下位のMSBのビッ
トとして供給され、下位16ビットの符号ビットとされ
る。

次に倍精度の掛算について説明する。

ここでは、符号を含めて30ビットの数ｘとｙの掛算を考
える。今、数ｘ及びｙの桁をxi及びyiと示すことにし
（ｉ＝1,…30）、数x,yの符号をxs,ysとする。

ここで、 xs x₁ x₂…x₁₅からなる上位16ビットの数をT, xs x₁₆ x₁₇…x₃₀からなる下位16ビットの数をt, ys y₁ y₂…y₁₅からなる上位16ビットの数をC, ys Y₁₆ y₁₇…y₃₀からなる下位16ビットの数をc, として、これらの数Ｔをデータメモリ（314X）に、数ｔ
をデータメモリ（314Y）に、数Ｃを（313X）に、数ｃを
（313Y）ストアしておき、以下のような手順で計算が実
行される。なお、この計算手順は実際の計算ステップ数
やその順番を示したものではない。

ｃ×Ｔを乗算器（311Y）で計算し、その上位16ビッ
トをALU（312Y）のRAMのデータストア位置M1に入れる。

この場合、乗算器（311X）及び（311Y）の出力は次のよ
うな形となっている。

この例の場合、絶対値が１より小さい数だけを扱ってい
るから2⁰桁は符号桁に等しい。

なお、ｃ×T,C×t,C×Ｔの符号は全て等しいことに注意
すべきである。

Ｃ×ｔを乗算器（311X）で計算し、その上位16ビッ
トをALU（312Y）のRAMのデータストア位置M2に入れる。

ALU（312Y）のストア位置M1とM2のデータ値を加え
て改めてストア位置M1に入れ、そのキャリーをALU（312
X）のRAMのデータストア位置MAに入れる。

ここで、ｃ×ＴやＣ×ｔの上位16ビットというのは次の
ような意味をもっている。

符号桁、符号桁、2^-16桁，2^-17桁，…2^-29桁ｃ×ＴとＣ
×ｔが同符号であることに注意すると、ｃ×ＴとＣ×ｔ
を加えると次のようになる。

これによりALU（312X）のストア位置MAには次の値がは
いる。

0000000000000000（ｘｙが同符号） 0000000000000001（〃異〃） ALU（312X）で０−（ストア位置MAの値）を計算
し、このALU（312X）のRAMのストア位置MBに入れる。

ストア位置MBに次の値がはいる。

0000000000000000（ｘｙが同符号） 1111111111111111（〃異〃） ALU（312Y）で、そのストア位置M1の内容を２倍し
て改めてストア位置M1に入れる。

Ｃ×Ｔを乗算器（311X）で計算し、その上位16ビッ
トをALU（312X）のRAMのストア位置M2に入れ、下位16ビ
ットをALU（312Y）のRAMのストア位置M3に入れる。

ALU（312Y）でストア位置M1とM3の内容を加えて改
めてストア位置M3に入れ、一方、ALU（312X）でストア
位置M2とMBと、ALU（312Y）からのキャリーを加え、改
めてストア位置M2に入れる。

ここでにおいてALU（312Y）のストア位置M1の内容を
２倍しているので、それは次のような形をしている。

2^-15桁，2^-16桁，2^-17桁，…2^-29桁，2^-30桁但し2^-30桁は意味がない。

さて、ステップは次のようなことを行なっていること
になる。

（ALU（312Y）のストア位置M1の、2^-i桁をαｉとかく
（ｉ＝15,…,30）と、）32ビットのビットスライスで、
Ｃ×Ｔに次の数を加える 0000000000000000α₁₅α₁₆α₁₇…α₂₉α₃₀ （ｘｙが同符号） 1111111111111111α₁₅α₁₆α₁₇…α₂₉α₃₀ （〃異〃） ALU（312X）のストア位置M2とALU（312Y）のストア
位置M3をつなぎ合わせ全体を２倍する。つまり、RAMシ
フトにより左に１ビットシフトする。

ALU（312Y）のストア位置M3の内容を1/2する。つま
り、１ビット右にシフトする。

ｘ×ｙ＝ｚとすると、ALU（312X）のストア位置M2の
内容をそのまま出力すればz_s z₁ z₂…z₁₅が得られ
る。ただし、z_sは数ｚの符号，z_iはｚの2^-i桁である。

一方、ALU（312Y）のストア位置M3のうち上位１ビット
だけをALU（312X）のストア位置M2の上位１ビットで置
き換えて出力したものがz_s z₁₆…z₂₉ z₃₀である。た
だし、最後のビットz₃₀は意味がない。

以上のようにして、ｘ×ｙの倍精度計算が実行される。
なお、こうして得られたｚの有効数字は28桁である。

G₃ 単精度と倍精度の切換部の構成の説明第４図はALU（312X）及び（312Y）間の結合部（350）の
部分の構成の一実施例である。

すなわち、ALU（312X）の端子RAM 0とALU（312Y）の端
子RAM15との間はトライステートバッファ（31）及び（3
2）を介して結合される。

また、ALU（312X）及び（312Y）の端子RAM15と最上位ビ
ットMSBが得られる端子との間にはそれぞれトライステ
ートバッファ（33）及び（34）が設けられる。

また、ALU（312X）及び（312Y）の端子RAM 0とアース間
にはトライステートバッファ（35）及び（36）が設けら
れる。

さらに、ALU（312Y）の端子COよりの桁上げ信号はトラ
イステートバッファ（31）を介してALU（312X）の端子C
Iに供給される。また、ALU（312X）の端子CIには、入力
端（39）より加算なら「０」、減算なら「１」がトライ
ステートバッファ（38）を介して供給され、ALU（312
Y）の端子CIには、入力端（40）より加算なら「０」、
減算なら「１」が、そのまま供給される。

そして、入力端子（41）より倍精度のときは「０」、単
精度のときは「１」となるセレクト信号SAがトライステ
ートバッファ（31）（32）及び（37）のアウトプットイ
ネーブル端子に供給される。また、この信号SAがインバ
ータ（44）を介して極性反転された信号▲▼がトラ
イステートバッファ（38）のアウトプットイネーブル端
子に供給されるとともにオアゲート（45）を介してトラ
イステートバッファ（35）、さらにオアゲート（47）を
介してトライステートバッファ（34）のそれぞれアウト
プットイネーブル端子に供給される。

また、入力端子（42）よりALU（312X）においては右シ
フトをしたいときに「０」となり、他のときは「１」と
なるセレクト信号SBがトライステートバッファ（33）の
アウトプットイネーブル端子に供給されるとともに、こ
のセレクト信号SBがインバータ（46）により反転された
信号▲▼がオアゲート（45）を介してトライステー
トバッファ（35）のアウトプットイネーブル端子に供給
される。

さらに入力端子（43）よりALU（312Y）において右シフ
トをしたいときには「０」となり、他のときは「１」と
なるセレクト信号SCがオアゲート（47）を介してトライ
ステートバッファ（34）に供給されるとともに、この信
号SCがインバータ（48）により反転された信号▲▼
がトライステートバッファ（36）のアウトプットイネー
ブル端子に供給される。

以上のような構成であるので、単精度の場合でセレクト
信号SAが「１」のときは、トライステートバッファ（3
1）（32）及び（37）はオフであって、ALU（312X）及び
（312Y）間は切り離される。

また、このとき、トライステートバッファ（38）がオン
であり、端子（39）よりの加減算に応じたデータがALU
（312X）の端子CIに供給される。

また、トライステートバッファ（34）及び（35）もオン
可能となり、それぞれ、入力端子（43）よりのセレクト
信号SCが「０」（ALU（312Y）は右シフト）のとき、ま
た入力端子（42）よりのセレクト信号SBが「１」（ALU
（312X）は左シフト）のときのみオンとなる。

信号SBが「０」のときはバッファ（33）がオンとなり、
ALU（312X）は右シフトであり、このときバッファ（3
5）はオフでRAM 0はあきとなる。

信号SCが「０」のときはバッファ（34）がオンとなり、
ALU（312X）は右シフトであり、このときバッファ（3
6）はオフでRAM 0はあきとなる。

以上によりALU（312X）及び（312Y）はそれぞれ16ビッ
ト単精度のALUとして働く。

次に、セレクト信号SAが「０」になると、バッファ（3
1）（32）及び（37）がオンとなり、ALU（312X）及び
（312Y）間は接続されて第３図の状態と同様になる。す
なわち、ALU（312Y）のRAM15とALU（312X）のRAM 0間は
バッファ（31）（32）を介してバスが形成されるととも
にALU（312Y）のCOとALU（312X）のCI間が導通となる。

このときはバッファ（34）（35）及び（38）はすべてオ
フとなるものである。

以上によりALU（312X）及び（312Y）は、前述した32ビ
ット倍精度のALUとして働く。

Ｈ発明の効果この発明によれば、２つのALUを用いて、２系統の単精
度演算と１系統の倍精度演算のどちらもできるものであ
る。

この場合、倍精度演算は２つのALU間をハード的にライ
ンで接続して行なうものであるから、ソフト的に行なう
場合に比べて処理速度が早くなるものである。

また、倍精度演算を行うときに、上位桁及び下位桁の各
MSBを符号桁とし、加算を行うときには、加算演算の前
にｎビットデータを１ビットだけ左にシフトすることに
より、下位桁の符号ビットを加算演算の対象から外すこ
とによって、通常の加算演算を行った後に、演算後のｎ
ビットデータを１ビットだけ右にシフトした後に上位桁
の符号ビットを下位桁のMSBとして下位桁に付すように
しているので、上位桁と下位桁に分けて乗算を行うとき
には、下位桁と上位桁の乗算を行うステップが生じる
が、上位桁及び下位桁の両方に符号桁を有しているの
で、乗算回路の一部としても簡単に利用することができ
るといった格別の効果がある。

【図面の簡単な説明】

第１図はこの発明装置の一実施例のブロック図、第２図
及び第３図は単精度、倍精度それぞれの構成を説明する
ためのブロック図、第４図はこの発明装置の要部の一例
のブロック図、第５図は画像処理装置の一例のブロック
図、第６図はデジタルプロセッサの一例の構成図であ
る。（312X）及び（312Y）はそれぞれALU、（22）はALUに内
蔵のRAM、（31）〜（38）はトライステートバッファで
ある。

Claims

【特許請求の範囲】

【請求項１】２個のｎビットデータ用の加減算論理演算
器と、これら２個の加減算論理演算器間に設けられ、桁上げ用
のキャリーの受け渡し、または加算または減算に応じた
値の供給を行う第１のラインと、各加減算論理演算器に設けられたメモリにおいて上記ｎ
ビットデータの桁方向のシフトを行う手段と、上記２個の加減算論理演算器の一方を上位桁用とし、他
方を下位桁用として用いるとき上記上位桁用の加減算論
理演算器より上記下位桁用の加減算論理演算器に対して
正負の符号の情報を送る第２のラインと、上記第１のライン中に設けられ、単精度と倍精度の切換
モード信号に応じて、上記単精度のときは加算または減
算に応じた値を上記各加減算論理演算器に供給し、上記
倍精度のときは上記下位桁用の加減算論理演算器よりの
キャリーを上記上位桁用の加減算器に供給する選択器と
を有し、上記選択器により上記倍精度の演算モードが選択された
ときに、上記各加減算論理演算器に設けられた上記メモ
リにおいて夫々上記ｎビットデータを１ビットだけ左に
シフトした後に加算演算を行い、その後、上記各加減算
論理演算器に設けられた上記メモリにおいて夫々演算後
の上記ｎビットデータを１ビットだけ右にシフトし、上
記第２のラインを介して上記上位桁用の加減算論理演算
器から上記正負の符号情報を上記下位桁用の加減算論理
演算器内のデータの最上位ビットとして上記下位桁用の
加減算論理演算器に供給することを特徴とする演算装
置。