JPS5811652B2 - 演算ユニツト - Google Patents

Description

【発明の詳細な説明】 本発明は、デジタル・コンピュータで使用される演算ユ
ニットに関し、更に具体的には２進数及び２進化１０進
数を加減算するデジタル・データ・プロセッサに関する
。

多くのデジタル・コンピュータ及びデジタル・データ処
理機は、１０進演算及び古典的な２進演算の両者を行う
ことができる。

多くの適用例では、（特にビジネス及び商業計算におい
て）１０進演算を使用する明確な利益がある。

しかし現在市場に出されているデータ・プロセッサにお
いて、１０進演算の効率は、２進演算と比較して非常に
悪い。

本発明の目的は、データ・プロセッサに高速度で１０進
演算を遂行せしめる演算ユニットを提供することである
。

本発明の演算ユニットは、等しい幅のオペランドを使用
した場合、対応する２進演算動作の速度に匹敵する速度
を有する。

本発明の１つの特徴に従って、１０進動作を遂行する速
度は、予めゾーン形式のデータをパック形式へ変換する
ことなく、直接にゾーン形式の１０進データ上で動作し
得る演算ユニットを設けることによって改善される。

この事を十分に評価するためには、データ・プロセッサ
との間でデータの授受を行う現在の多くの入出力装置が
、周知のＥＢＣＤＩＣコードに従ってコード化された８
ビツト２進コード文字形式でデータを授受するように構
成されていることを認識すべきである。

各各のそのような８ビツト文字は、１つの英字、１つの
逆字、又はドル符号、セミコロンの如き記号を表わす。

数字の場合、高順位の４ビツトはゾーン・フィールドと
呼ばれ、低順位の４ビツトはデジット・フィールドと呼
ばれる。

もしデジット・フィールドの４ビツトが８−４−２−１
の２進化１０進形式における１０進数を表わすならば、
ゾーン・フィールドにおける４ビツトのコードは１１１
１である。

各数字について、この８ビツトゾーン・デジット構成を
有する数字データは、ゾーン形式にあると云われる。

以上の説明から分るように、演算を遂行するためには、
４ビツトのデジット・フィールドのみが関係する。

入力装置からの数字データは、通常ゾーン１０進形式で
データ・プロセッサへ来るので、ゾーン１０進数（ゾー
ン形式にある２進化１０進数）を演算ユニットへ与え、
そのようなゾーン１０進数について所望の加減算を行い
、ゾーン１０進数で答を出し、この答について特別の処
理をそれ以上行うことなく出力装置へ送ることが望まし
い。

残念ながら、現在のデータ・プロセッサはこのようなこ
とを行なうことはできない。

演算ユニットにゾーン・フィールド・ビットが存在する
ことは、演算に混乱を生じさせる。

多くのデータ・プロセッサにおいて、演算を遂行する前
にゾーン１０進データがパック１０進形式へ変換される
ことが行われる。

この事は、ゾーン・フィールド・ビットを取り去って、
デジット・フィールド・ビットのみを使用することによ
って達成される。

所望の演算動作を遂行した後、結果のデータはそれが出
力装置へ送られる前にゾーン形式へ戻されねばならない
。

この変換はアンパックと呼ばれる。

パック及びアンパックの手順は時間を消費する。

本発明はこのような必要性を無用ならしめるものである
。

本発明は、ゾーン１０進形式の数字データを有効な入力
として受取り、所望の１０進動作を行い、その結果をゾ
ーン１０進形式で出力する。

過去において、ゾーン１０進データと共に動作し得る演
算ユニットが提案されたことがあった。

この提案の例は、′米国特許第３７５２３９４号に見出
される。

この特許は、演算動作が１バイト（又は８ビツト）借用
（ｂｏｒｒｏｗ）型ルック・アヘッド減算器によって遂
行される演算ユニットを説明する。

ゾーン１０進数を処理する場合、借用ルック・アヘッド
回路は内部的に変更され、ゾーン・フィールド・ビット
のための借用ルック・アヘッド回路が迂回され、最高順
位デジット・フィーリド・ビットのための借用信号が、
全体としての文字又はバイトのための借用信号として使
用される。

多デジット・ゾーン１０進数を加減算する時、連続的な
高順位デジット位置に対する個々のゾーン・デジットが
連続する機械サイクルで加減算され、１つの機械に対す
る文字借用アウト（ｂｏｒｒｏｗ−ｏｕｔ ）が保存さ
れ、次の機械サイクルに対する文字借用イン（ｂｏｒｒ
ｏｗ−ｉｎ）として使用される。

このような場合、ゾーン・フィールド借用ルック・アヘ
ッド借用ルック・アヘッド段階の迂回は、ゾーン・フィ
ールドが計算を混乱させるのを禁止する。

しかし、この事は速度上の犠牲をともなって行われる。

特に、ゾーン・フィールド段階の迂回を可能ならしめる
回路は、１つの文字（即ち、バイト）について２段階の
遅延を生じる。

これに比較して、本発明に従って構成された演算ユニッ
トは、この種の遅延を無用ならしめ、よって多バイト又
は多デジットのゾーン１０進数を処理するのに適したも
のと云える。

更に、本発明は、２つの多デジット・ゾーン１０進数の
全てのデジットをして１つの同一機械サイクルで加減算
ならしめる。

勿論、数字のビット幅は演算ユニットのデータ・フロー
幅を越えないことを条件とする。

本発明の他の特徴に従えば、１０進動作の速度は、プロ
グラム命令が「加算」を命令したにも拘らず「減算」を
遂行する時点（又はその逆）を知るのに必要なハードウ
ェアを組込まれた演算ユニットを設けることによって改
良される。

処理される１０進数は、正の場合もあるし、負の場合も
ある。

その結果、２つの１０進数を加えることは、演算ユニッ
トへ２つの入力遂又はオペランドを与え、単純にその演
算ユニットに「加算」を命令するわけにはいかない。

１０進数は真の大きさの形態（ｔｒｎｅ ｍａｇｎｉ
ｔｕｄｅ ｆｏｒｍ）で与えられ、その符号位置はオペ
ランドが正であるか負であるかを指定する。

従って、もし加算動作が望まれ、１つのオペランドが正
であり、他のオペランドが負であれば、真の大きさの形
態で正しい結果を計算するために、演算ユニットは減算
動作を遂行すべきである。

逆に、異った符号のオペランドについて減算動作が望ま
れるならば、正しい出力を得るためには、演算ユニット
は加算動作を遂行すべきである。

現在の汎用目的データ処理機械の大多遂は、マイクロプ
ログラム式（マイクロコード式）である。

このような機械では、１０進オペランドの符号解釈は実
際の演算ユニット動作に先立ってマイクロコード・ブラ
ンチによってなされ、演算ユニットに入る前に、符号は
マスク・オフされる。

同様に、望まれる結果の符号は、演算ユニットの動作の
後にマイクロコードによって再挿入される。

演算ユニット・ハードウェアは、マイクロプログラム命
令に対して従属的に動作し、符号コードが前もって除去
された後に有効な１０進デジツト・コードのみを与えら
れる。

このように、１０進符号処理機能の各々をマイクロコー
ドで遂行するので、１０進動作の効率は２進動作と比較
して非常に悪くなる。

本発明の顕著な特徴は、演算ユニットそれ自体に正しい
演算動作を自動的に遂行せしめるハードウェア機構を設
けたことであり、かくて従来使用された時間のかかるマ
イクロコード・ステップは不必要となる。

第１図の演算ユニットの説明 第１図は、本発明に従って構成されるデジタル演算ユニ
ットのための構成例を示す。

第１図は、ゾーン１０進形式又はパンク１０進形式にあ
る多デジット２進化１０進数について、演算動作を遂行
する演算ユニット１０を示す。

更に、演算ユニット１０は、２進演算動作及びその他の
通常のデータ処理動作を遂行するためにも用いられる。

演算ユニット１０は、マイクロプログラム式又は非マイ
クロプログラム式であるかを問わず、大型汎用目的デジ
タル・データ処理機械の演算及び論理ユニット（ＡＬＵ
）部分において特に有用である。

１つの例であるが、第１図の機能データ・フロー・ユニ
ット及びデータ・フロー・バスは、４バイト（３２ビツ
ト）のデータ・フロー幅を有用するものと仮定される。

しかし、ここで説明される基本的手法は、これにより大
きい又は小さい幅のデータ・フローについても適用可能
である。

データ・フローの幅が大きくなれば、本発明を使用して
実現される効率の改善はそれだけ大きくなろう。

演算ユニット１０の入側及び８個入力データ・バス１１
，１２へ与えられる数（オペランド）は、ゾーン１０進
、パンク１０進形式、通常の２進形式のいずれにあって
もよい。

１０進形式の性質は４バイト（３２ビツト）の幅を有す
るオペランドについて第２図に示される。

ゾーン１０進形式１３は、一連のＭ個の２進ビツトがＮ
ビットのゾーン・フィールドとＮビットのデジット・フ
ィールドとに交互に分割されている。

本実施例において、Ｍ−３２、Ｎ＝４である。

ゾーン・フィールドは１４ａ、１４ｂ、１４ｃ、１４ｄ
で示され、デジット・フィールドは１５ａ、１５ｂ、１
５ｃ。

１５ｄで示される。

デジットの有意性（ｓｉｇｎｉ−ｆｉｃａｏｃｅ）は右
から左へ増大し、最も有意の（高順位の）デジットは左
にあり、最も有意性の少ない（低順位の）デジットは右
にある。

ゾーン・フィールド１４ｄは、最少有意デジット・フィ
ールド１５ｄに隣接して極性指示の符号フィールドとし
て使用され、その４ビツトのコードは多デジット数が正
であるか負であるかを示す。

ゾーン１０進データの各バイトは８個の２進ビツトより
成り、４個の高順位ビットはゾーン・フィールドであり
、４個の低順位ビットはデジット・フィールドである。

かくて、例えはバイト０はゾーン・フィールド１４ａと
デジット・フィールド１５ａとより成る。

ゾーン１０データの各々の８ビツト・バイトはＥＢＣＤ
ＩＣコードの１つの文字に対応する。

このＥＢＣＤＩＣコードは、データ処理機械との間でデ
ータの授受を行う現在の入出カニニットの大多数によっ
て使用されているものである。

数字データの場合、各々の４ビツト・デジット・フィー
ルドは１つの１０進デジツトを表わし、そのビットは既
知の「８−４−２−Ｉ 」 ２進化１０進コードに従っ
てコード化される。

このコードを以下の表１に示す。

数字データについては、ＥＢＣＤＩＣのゾーン・コード
は１１１１である。

即ち、ゾーン・フィールドの４個のビットの各々は１の
２進値を有する。

１０進オペランドにおいて、符号フィールド１４ｄにつ
いて許される符号コードは表２に示される。

これらのゾーン、デジット、符号コードを使用して、４
デジツトの正の１０進数＋１９７５は、ゾーン１０進形
式では次の如き３２個の２進デジツトで表現される。

ここで、１１１１は＋符号として使用される。

１１１１０００１１１１１１００１１１１１０１１１１
１１１０１０１ 種々の目的のため、ここでは１６進数（ベースは１６）
表現を使用することが適宜である。

１０進数と１６進数の関係、及び１６進デジツトについ
ての４ビツト２進コードは表３に示される。

この１６進表現を使用すれば、ゾーン１０進形式の１０
進数＋１９７５は次の如く表わされる。

ＰＩＦ９Ｆ７Ｆ５ ここで１６進（、ｈｅｘ ）デジットＦは、１１１１の
ゾーン・フィールド・コードを示すために使用される。

この１６進表現は、実際の２進表現よりも使用するのに
容易であり、かつ視覚的であるので、本明細書中で度々
使用することにする。

表１及び３を見れば明らかな如く、デジット０−９につ
いての２進コードは１０進及び１６進のいずれにおいて
も同一である。

表３から分るように、１６進では４ビツトについて生じ
る１及び０の全ての可能な組合せを使用する。

かくて、４ビツト構成は、実際には１６進構成である。

このため、本明細書中、４ビツト・フィールドは１６進
（ｈｅｘａｄｅｃｉｍａｌ又はｈｅｘ）フィールドと呼
ぶことがある。

特に、一般的な表示のため第２図の８個の４ビツト・フ
ィールド位置は、ｈｅＸフィールド０−７として指定さ
れる。

ｈｅｘフィールド０は、最高順位フィールドであり、ｈ
ｅｘフィールド７は最低頭位フィールドである。

２進化１０進数に対するパンク１０進形式は、第２図の
１６で示される。

一連の３２個の２進デジツト（又はビット）は、８個の
４ビツト・フィールドに分割される。

この場合、各々の４ビツト・フィールドは最低順位フィ
ールドを除いてデジット・フィールドである。

即ち、ｈｅｘ７フイールドは、数が正か負かを示すため
に使用される極性表示の符号フィールドである。

各デジット・フィールドは、表１に示される２進化１０
進コードを使用する。

符号フィールドは、表２に示される２進コードを使用す
る。

パック２進化１０進形式の１０進数＋１９７５は、次の
ようになる。

０００００００１ １００１０１１１ ０１０１１１００ ここで、符号コード１１００は正の符号を示すために使
用される。

ｈｅｘ表現を使用すると、これは次のようになる。

１９７５Ｃ ２進表現における４個の最初の七狛は、ｈｅｘ表現にお
ける１つの最初のゼロに対応する。

これらは、ビットの全体の数をバイトの統一的な数に対
応させるために使用される。

現在の大多数のデータ・プロセッサは、バイト単位で動
作し、部分的バイトは許されないからである。

典型的なデータ・プロセッサにおいて、数字データは入
力装置からゾーン１０進形式で受取られる。

そのようなデータは、演算動作を遂行される前に、パン
ク１０進形式に変換される。

この事は。ゾーン・フィールドを除去し、符号フィール
ドの相対的位置を変え、次いで第２図に示される如く隣
接した相互位置に結果のデジット・フィールドと符号フ
ィールドとを並べることにより達成される。

所望の演算動作が遂行された後、結果の数は出力装置へ
転送する適当な形式にするため、ゾーン１０進形式へ変
換される。

第１図の演算ユニット１０の特徴は、データをパック形
式へ最初に変換することなく、直接にゾーン形式の１０
進データ上で動作することである。

もし所望ならば、演算ユニット１０はパック形式の１０
進データ、純粋の２進データのいずれの上でも動作し得
る。

本発明に従って構成された演算ユニットは、演算動作の
結果を表す出力Ｍビット２進ビット・シーケンスを発生
するために、２個のＭビット２進ビット・シーケンスを
算術的に結合する２進演算回路を含む。

第１図の実施例では、この２進演算回路は、２つの入力
ビット・シーケンスの合計を表す出力３２ビツト２進ビ
ツト・シーケンスを発生するため、２つの３２ビツト２
進ビツト・シーケンスを同時に加算するキャリールック
・アヘッド型並列２進加算器２０を含む。

２進加算器２０は、２つの純２進数を加算するのに適し
た直接式形式％ ド構成を有する。

それは、ゾーン１０進数を処理する特別の回路を備えて
いない。

それは、２つの入力側へ与えられた２進ビツト・シーケ
ンスを処理するに当って、あたかもそれらが２つの純２
進数であるかの如く処理し、結果の出力ビット・シーケ
ンスは、純２進ベースで２つの入力ビット・シーケンス
の合計を表わす。

更に演算ユニット１０は、第１の多デジット２進数（オ
ペランド）を受取り、それを２進加算器２０の第１入力
へ与える第１入力回路を含む。

この第１入力回路は、Ａ入力データ・バス１１（これは
、３２個の入力データ・ビットは適合した３２本の導線
を有する。

）、３２段Ａレジスタ２１．３２本導線データ・バス２
２．３２段Ａ入力修正回路２３．３２本導線データ・バ
ス２４（これは、３２ビツト・データ・ビット・シーケ
ンスを２進加算器２０の左側又はＡ個入力へ送る。

）を有する。Ａ入力修正回路２３は、４つの可能な動作
モード又は動作条件を有する。

もし演算ユニット１０が、純２進数を処理しているので
あれば、Ａ入力修正回路２３は、その２進数を修正なし
に加算器２０の左側入力に送るだけである。

もし演算ユニット１０が、ゾーン２進化１０進数を処理
しているのであれば、修正回路２３はその数を修正する
ように働き、ゾーン及び符号フィールドの非ゼロ・ビッ
トをしてゼロの２進値をとらしめる。

この事は、ゾーン及び符号フィールド中の各ビットにゼ
ロの２進値を強制的にとらせることによって達成される
。

デジット・フィールド位置のビットは、；修正されない
。

次いで、結果のビット・シーケンスは加算器２０の左側
入力へ与えられる。

パック１０進数の場合、修正回路２３はその符号フィー
ルド部分のみを修正する。

具体的には、修正回路２３は符号フィールド位置の４ビ
ツトに、強制的にゼ狛の２進値をとらせる。

第４の動作モードは、加算器２０の出力に現われる結果
の数を再補数化（ｒｅｃｏｍｐｌ ｅｍｅｎ ｔ ）す
ることが望まれる場合に使用される再補数化モードであ
る。

この場合、Ａ入力修正回路２３が動作）されて、全ての
３２ビツト出力がゼロ値を有するようにされる。

かくて、再補数化動作をする場合、加算器２０の左側入
力へ与えられる数値はゼロである。

Ａ入力修正回路２３によって与えられる特定の動作モー
ドは、導線（制御線）２６−２８，３０によって与えら
れた外部制御信号によって撰択される。

制御線２９上の転送信号は、Ａレジスタ２１のオペラン
ドをＡ入力修正回路２３及び加算器２０へ通す。

更に演算ユニット１０は、第２の多デジット２進化数を
受取り、それを２進加算器２０の第２（右側）入力へ与
える第２入力回路を含む）この第２入力回路は、３２本
導線Ｂ入カデデー・バス１２．３２段Ｂレジスタ３１．
６４本導線データ・バス３２（Ｂレジスタ３１の３２段
の各々から来る真数及び補数の線）、３２段補数Ｂ入力
修正回路３３．３２本導線データ・バス３４（これは、
Ｂ個入力デークを２進加算器２０の右側又は８個入力へ
送る。

）を含む。補数Ｂ入力修正回路３３は、４つの基本的機
能を遂行する。

それらは、（１）１０進数のためのゾーン乃至符号フィ
ールド修正又は先廻り条件すけ機能、（２）２進及ぎ１
０進数を減算するための補数仕機能、（３）１０進数を
加算するための「＋６」機能、（４）２進数を加算す。

るための１真数」機能である。

ゾーン乃至符号フィールド先廻り条件ずけ機能は、２進
化１０進数の場合に使用され、ゾーン及び符号フィール
ドのゼロビットに１の２進値をとらしめ、次いで結果の
１１１１（ゾーン及び符号。

フィールド）を加算器２０の右側入力へ与える。

ゾーン１０進数の場合、この事は、ゾーン及び符号フィ
ールドの各ビットに１の２進値をとらしめることによっ
て達成される。

パンク１０進数の場合、この事は、符号フィールドの各
ビットに１の。

２進値をとらしめることによって達成される。

補数化機能は、演算ユニット１０をして減算動作をとら
しめるために使用される。

減算は、Ａ個入力オペランドを８個入力オペランドの補
数へ加えることによって遂行される。

２進数については、。ユニット３３がＢレジスタ３１の
オペランドの補数を加算器２０の右側入力へ与える。

１０進オペランドについても同様であるが、そのデジッ
ト・フィールド部分のみについてなされる。

ゾーン及び符号フィールドは、前述した１を強制する先
廻り条件ずけ動作に従う。

「＋６」機能は、１０進数を加算する時に使用される。

かくて、ゾーン又はパック１０進数を加算する時、Ｂ入
力修正回路３３は、デジット・フィールドの各々におけ
る数値が６だけ増加されるように動作する。

これは、２進加算器２０の中でデジット・キャリーを適
当に発生させるためになされ、１０進（ベースは１０）
と１６進（ベースは１６）との数値系の相異により必要
となる。

換言すれば、４ビツト・デジット・フィールドは、加算
器２０の見地からすれば、１６進系であり、入来する１
０進数は１０進系である。

所与のデジット位置において、加数されつつある１０進
デジツト値の１つへ６を加算することによって、そのデ
ジット位置に対する４ビツト加算器部分は、２つの１０
進デジツト値の合計が、１０の１０進値に等しいか又は
それを越える時デジット・フィールド・キャリー・アウ
トを発生する。

勿論この事は、２つの１０進デジツトを加算する時に望
まれる結果である。

１０進数を減算する時には、６を加える必要はない。

何故ならば、補数化動作は、正しいデジット・キャリー
・アウトを発生するに当って、２つの数値系の相異を自
動的に考慮に入れるからである。

具体的には、ユニット３３の補数動作は、各科の４ビツ
ト・デジット・フィールドの１５の補数をとる。

１０進デジツトについては、この事は９の補数をとり６
を加えることに等しい。

「真数」機能は、２進数を加算する時に使用される。

この場合、ユニット３３はＢレジスタ３１のオペランド
が真の（修正されない）形式で加算器２０の右側入力へ
与えられるようにする。

かくて、２進数を加算する時、ユニット３３は８個入力
オペランドを修正なしに加算器２０の右側入力へ与える
。

２進数を減算する時、ユニット３３は８個入力オペラン
ドの補数を加算器２０へ与える。

・／−ン１０進数を加算する時、ユニット３３は６を各
デジット・フィールドへ加え、同時時にゾーン及び符号
フィールドの各ビットに１の２進値をとらしめる。

ゾーン１０進数を減算する時、ユニット３３はデジット
・フィールドを補数化し、同時にゾーン及び符号フィー
ルドの各ビットに１の２進値をとらしめる。

パック１０進数を加算する時、ユニット３３は６を各デ
ジット・フィールドへ加え、同時に符号フィールドの各
ビットに１の２進値をとらしめる。

パック１０進数を減算する時、ユニット３３は各デジッ
ト・フィールドを補数化し、同時に符号フィールドの各
ビットに１の２進値をとらしめる。

ユニット３３で遂行される特定の動作は、部分的には制
御線２６−２８によって与えられる外部制御信号によっ
て決定される。

制御線３６上の転送信号は、Ｂレジスフ３１に含まれる
オペランドについて、修正ユニット３３の選択された動
作を開始する。

前記の説明から、ゾーン１０進数について演算動作をす
る場合、ゾーン及び符号フィールド・ビットは、数が加
算器２０へ与えられる前に先廻り条件ずけをされること
が分る。

具体的には、Ａ個入力オペランドのゾーン及び符号フィ
ールド・ビットは、全て２進のゼロ値へ設定され、８個
入力オペランドのゾーン及び符号フィールド・ビットは
全て２進の１値へ設定される。

この先廻り条件ずけは、加算器２０内で加算を遂行する
間にデジット・キャリーがゾーン及び符号フィールドを
正しく伝播することを可能ならしめる。

この結果、加算器２０によって発生された出力ビット・
シーケンスのデジット・フィールドは、もしゾーン及び
符号フィールドが最初存在していなかった場合に有する
のと同一の値を有する。

パック１０進数については、符号フィールドの先廻り条
件ずけが与えられ、加算器２０で加算が遂行される間、
符号フィールドを通って外部キャリー・イン信号の正し
い伝播が行われる。

更に演算ユニット１０は、それによって正しい演算動作
が遂行されるようにするため、１０進数を処理する時、
ユニット３３の真・補数・プラス６回路を自動的に制御
するために使用される符号処理回路を含む。

この符号処理回路は、符号処理器４０を含む。

符号処理器４０は、処理されつつある２つの１０進数の
符号フィールド、及び制御線４１によって外部選択信号
に応答し、出力線４２の上に加減算制御信号を発生する
。

この信号は、補数化動作を選択的に能動化するためにユ
ニット３３へ与えられる。

制御線４１上の外部選択信号は、以後「動作要求」信号
と呼ばれる。

この信号は、加算が要求される時に正を示す値を与え、
減算が要求される時、負を示す値を与える。

本実症例において、正又は加算指示の値は、制御線４１
上の２進Ｏレベルによって表わされ、負又は減算指示の
値は、制御線４１上の２進ルベルによって表わされる。

Ａ個入力オペランドのための１０進符号フィールドは、
８本導線データ・バス４４によって、符号処理器４０へ
利用可能とされる。

データ・バス４４は、Ａ−レジスフ２１からｈｅｘ ６
フイ一ルド位置の４ビツトと、ｈｅｘ７フイールド位置
の４ビツトを受取る。

８個入力オペランドのための１０進符号フィールドは、
８本導線データ・バス４５によって符号処理器４０へ利
用可能とされる。

データ・バス４５は、Ｂレジスフ３１からｈｅｘ ６フ
イ一ルド位置の４ビツトと、ｈｅＸ７フイールド位置の
４ビツトとを受取る。

第２図に示される如く、ゾーン１０進符号フィールドは
ｈｅｘ６フイールド位置にあり、パンク１０進符号フィ
ールドはｈｅｘ７フイールド位置にある。

所望の加減算制御信号を出力線４２上に発生するために
、符号処理器４０によって遂行される論理は表４に要約
される。

左方の「動作要求１欄にある「＋」及び「−」の符号は
、制御線４１上の外部選択信号用である。

加算を要求する「＋」符号は、制御線４１上の２進Ｏレ
ベルの発生を示し、減算を要求する「−」符号は制御線
４１上の２進ルベルの発生を示す。

右方の「実行される動作」の欄は、加減算制御信号出力
線４２上に発生される結果信号の状態を示す。

右方欄の十符号は加算を示し、本実施例では出力線４２
上の２進Ｏレベルの発生を示す。

右方欄の一符号は減算を示し、出力線４２上の２進ルベ
ルの発生を示す。

表３で示されるように、符号処理器４０はユニット３３
の補数回路を操作して、３つの入力極性因子偶数個が負
である時、又は負がない時、演算ユニット１０にＡ及び
Ｂ入力オペランドの加数を行わせ、３つの入力極性因子
の奇数個が負である時、ユニット１０にＡ及びＢ入力オ
ペランドの減算を行わせる。

更に、符号処理器４０は、第２出力線４６上に符号制御
信号を発生するための符号制御回路を含む。

この符号制御信号は、１０進数を処理している時に、演
算ユニット１０によって発生された最終出力の数の符号
フィールドを適当な極性に設定するために使用される。

更に演算ユニット１０は、２進加算器２０の出力へ接続
された出力修生回路（出力訂正回路）５０を含む。

この回路は、２進加算器２０によって発生された３２ビ
ツト出力２進ビツト・シーケンスを受取り、ゾーン１０
進数を処理している時には、ゾーン及び符号フィールド
位置が正しいゾーン及び符号コード値を有するように出
力２進ビツト・シーケンスを発生する。

本実症例において各ゾーン・フィールド位置のビットに
１の２進値を強制することによって達成される。

同時に、符号フィールド位置のビットは、符号コードを
示す極性をとるように強制される。

この強制は、制復線４６上の符号制御信号の助けをかり
て達成される。

パック１０進数又はオペランドを処理する時、出力訂正
器５０はパンク１０進符号フィールド位置のビットに適
当な符号コード値をとらしめる。

この強制動作は、制御線４６上の符号制御信号に依存す
る。

ゾーン又はパック１０進数と共に動作する時、この符号
制御信号は、Ａレジスフ２１のＡ入力オペランドの符号
フィールドによって示されるのと同一の極性を示すため
出力数の符号フィールドを設定する。

このため、適当な出力符号コードの１つが使用される。

２進加算器２０によって発生された３２ビツト出力２進
ビツト・シーケンスは、３２本導線データ・バス５１に
よって出力訂正器５０へ与えられる。

出力訂正器５０によって発生された３２ビツト出力２進
ビツト・シーケンスは、３２本導線データ・バス５２を
介して３２段出力レジスタ（Ｚレジスタ）５３へ与えら
れる。

全体としての演算ユニット１０のための出力データは、
３２本導糾データ・バス５４上に現われる。

データ・バス５４は出力レジスタ（Ｚレジスタ）５３の
出力側へ接続される。

ゾーン１０進及びパンク１０進オペランドを処理する場
合、出力訂正器５０は、補数Ｂ入力修正回路３３で生じ
る＋６動作を相殺するため、デジット・フィールドの成
るものの数値から６だけ減することによってそれを訂正
することが必要になる場合もある。

そのような「−６１の訂正は、２進加算器２０で発生さ
れたｈｅｘフィールド・キヤ・リー・アウト信号の状態
を検査することによって、その必要性が決定される。

これらｈｅｘフィールド・キャリー・アウト信号は、キ
ャリー・アウト状態線Ｃ０−Ｃ７によって出力訂正器５
０へ利用可能とされる。

Ｃｏはｈｅｘフィールド０に対するキャリー・アウト状
態線であり、Ｃ１はｈｅｘフィールド１に対するキャリ
ー・アウト状態線であり、Ｃ２はｈｅｘフィールド２に
対するキャリー・アウト状態線であり、以下同様である
。

もし、ｈｅｘフィールド・キャリー・アウトが、加算器
２０における加算プロセスの間に生じるならば、対応す
る出力デジット・フィールドについて訂正は必要でない
。

もし加算プロセスの間にｈｅｘフィールド・キャリー・
アウトが生じなければ、対応する出力デジット・フィー
ルドからそのデジット値を６だけ減じることによって訂
正することが必要である。

本実殉例において、この６の減算は１０ （ｈｅｘのＡ
）だけデジット値を増加することによって達成される。

正しい結果が得られる理由は、１０が６に対して１６の
補数に当るからである。

かくて、４ビツト・フィールドの場合、１０を加えるこ
とは６を減することと同じである。

この「＋１０」の動作は、出力訂正器５０の内部で行わ
れ、それによって生じたキャリー・アウトは、次に高い
ｈｅｘフィールド位置へ伝播されない。

換言すれば、各々の４ビツトｈｅｘフイールドは、別個
の存在として処理される。

３２ビツト１０進ビツト・シーケンスが、出力訂正器５
０へ与えられ、デジット・フィールドがｈｅｘ ５にあ
るものと仮定する。

もしｈｅｘ ５のキャリー・アウトが０５状態線に現わ
れれば、ｈｅｘ５のデジット・フィールドはそのままで
よく修正されない。

もしＣ５状態線にキャリー・アウト信号が現われなけれ
ば、ｈｅｘ５のデジット・フィールドは、その値を６だ
け減少することによって、又はその値を１０だけ増加す
ることによって訂正される（正確には、「Ａ」の１６進
数による。

）。ゾーン１０進シーケンスの他のデジット・フィール
ドは同様に処理される。

そのような処理は、デジット・フィールドごとに遂行さ
れる。

換言すれば、特定のデジット・フィールドに対する処理
は他のデジット・フィールドに対する処理と独立してい
る。

ゾーン１０進ビツト・シーケンスの場合、ゾーン及び符
号フィールド位置に対するキャリー・アウト線Ｃｏ、Ｃ
２，Ｃ４，Ｃ６は、本実症例において無視される。

前述した如く、ゾーン及び符号フィールドは正しいゾー
ン及び符号コード値をとるように強制される。

パンク１０進出力の場合、Ｃ７キャリー・アウトは無視
され、ｈｅｘ７フイールド・ビットは正しいパンク１０
進符号コード値をとるように強制される。

純２進数の場合、出力訂正器５０は、その数を修正しな
いように設定される。

その場合、出力訂正器５０は、加算器２０の出力に現わ
れる２進数をとるのみであり、それを出力レジスタ５３
へ通過させる。

１つの例外を除いて、出力レジスタ５３へ与えられる結
果の多デジット２進化１０進数は、真の大きさの形式で
ある。

例外が生じるのは、演算ユニット１０によって遂行され
つつある演算動作が減算であって、かつＢレジスフ３１
における８個入力オペランドの数値が、Ａレジスフ２１
におけるＡ個入力オペランドの数値よりも「大きさ」に
おいて大きい場合である。

この場合、出力レジスタ５３へ与えられる結果の数は、
補数形式にあるこの数は、再補数化動作を行うことによ
り、真の形式へ変換され得る。

演算ユニット１０は、再補数化動作を行う回路を含む。

具体的には、出力レジスタ５３の結果の数は、ユニット
１０のＢ側を通し、かつその数をゼ用こ等しいＡ個入力
値から減することによって再補数化され得る。

再補数化動作において、実行される演算動作は再補数化
されるべきレジスタ５３の数の符号の如何によらず、常
に減算である更にその再補数化動作によって生じた出力
数の正しい符号は、元の出力数の符号の反対である。

換言すれば、補数形式の出力数はそれを補数化するため
にユニット１０を使用し、かつ符号フィールドの値を反
転することによって真の形式へ変換される。

出力レジスタ５３の多デジット２進化１０進数を再補数
化するために、ユニット１０は、３２本導線データ・バ
ス６１．３２個データ・フロー・ゲー）６２（１個が、
各データ・バス導線に対応する。

）、３２本導線データ・バス６３（出力レジスタ５３の
数をＢ個入力レジスタ３１へ戻すためのもの）を含む。

この転送（戻し）は、データ・フロー・ゲート６２が、
制御線６４上の外部転送制御信号ＸＦＥＲＺＢによって
導通状態にされた時に生じる。

再補数化されるべき数は、Ｂレジスフ３１から修正器３
３を介して２進加算器２０の右側入力へ与えられる。

ユニット３３は、他の１０進数と同じようにして、再補
数化されるべき１０進数を処理するが、そのような数が
再補数動作を行っている時、常にユニット３３によって
補数化される場合を除く。

同時に、修正器２３は加算器２０の左側入力へオールＯ
の２進シーケンスを与えるように動作される。

加算器２０は、補数化された数をゼロへ加え、結果の出
力数を訂正器５０へ与える。

訂正器５０は、他の１０進数について前述した如くにし
て、再補数化された１０進数を処理するが、再補数化さ
れる数の符号フィールドは例外である。

この場合、符号処理器４０は、訂正器５０へ再補数化さ
れる数の符号フィールドを設定するのに適当な符号制御
信号を与え、再補数化動作の開始時に、再補数化される
数がＢレジスフ３１へ戻された時にそれが有した符号と
反対の符号を示すようにする。

レジスタ５３へ与えられる再補数化数は、真の大きさの
形式にある所望の数である。

再補数化動作の必要性は、補数検知回路６５によって決
定される。

検知回路６５は、レジスタ５３へ与えられる出力数が、
補数形式にあるかどうかを決定する。

この決定は、１０進減算動作を遂行する時に、ＣＯキャ
リー・アウトが存在するかしないかを注意することによ
ってなされる。

ＣＯキャリー・アウトは、全体としての２進加算器２０
のための最終的キャリー・アウトを表わし、線６６を介
して補数検知器６５へ与えられる。

１０進減算動作を遂行する時、もしＣＯキャリー・アウ
トが存在すれば（ＣＯ＝１）、レジスタ５３へ与えられ
る数字データは、真の大きさの形式にあり、再補数化は
必要でない。

１０進減算動作を遂行する時、もしＣＯキャリー・アウ
トが存在しなければ（ＣＯ＝０）、出力レジスタ５３へ
与えられる数は、補数形式にあり、再補数化動作が必要
である。

補数検知器による決定の結果は、補数検知器出力線６７
上に現われる２進出力信号ＣＤによって示される。

前述した如く、レジスタ２１．３１．５３、修正器及び
訂正器２３，３３，５０．２進加算器２０等の各種の機
能的データ・フロー・ユニットは、４バイト（３２ビツ
ト）のデータ・フロー幅を有するものと仮定した。

この仮定は、例示的なものである。

本発明の装置は、より広いデータ・フローの幅について
も動作する。

但しデータ・フロー幅は１バイト又は文字の倍数である
べきだ。

何故ならば、現在のデータ・プロセッサが部分的バイト
を処理するように構成されていないため、部分的バイト
の処理には動作の困難性がともなうからである。

加減算される１０進オペランドは、ユニット１０の基本
的データ・フロー幅より大きい場合がある。

この事は、本実症例の如く４バイト（３２ビツト）の場
合にも、又８バイト（６４ビツト）のような場合にも生
じる。

ハードウェアの幅より広いオペランドの場合、演算動作
を完了するためにユニット１０を１回以上通過させる必
要がある例えは、もしオペランドがユニット１０のハー
ドウェアの幅（４バイト）の２倍（８バイト）であれは
、２個の入力オペランドの下半分がユニット１０におい
て最初のパスで加減算され、上半分が第２のパスで加減
算される。

第２のパスにおいてユニット１０では若干の異った処理
がされる。

その１つは、オペランドの下半分について第１のパスで
加算器２０から伝播したキャリー・アウト（ＣＯ）が記
憶され、オペランドの高順位についてなされる第２のパ
スで加算器２０へのキャリーイン（Ｃｉｎ）として使用
されることである。

本実施例において、この事は、状態ラッチ７０線７１、
転送切換回路７２によってなされる。

回路７２の出力は、加算器２０のキャリー・イン線７３
へ接続される。

第１のパスで、回路７２はキャリー・イン線７３を加減
算制御信号線４２へ接続し、ユニット１０が減算動作を
遂行しつつある時、＋１のキャリー・インを可能ならし
める。

これは、オペランドの１つが補数化される時、通常の＋
１キヤリー・インである。

第２のパスでは、スイッチ７２がランチ７０からの線７
１へ線７３を接続する。

この事は、第１パスに対するＣＯキャリー・アウトを第
２パスに対するキャリー・インとして使用せしめる。

もし第３パスが必要であれば、同一の接続により、第２
パスに対するＣ。

キャリー・アウトが第３パスに対するキャリー・インと
して使用される。

ランチ７０は、前のパス□からのキャリー・アウトを記
憶して、それが次のパスで利用可能となるように記憶機
構の手段となる。

回路７２内の切換動作は、制御線２８上の第１パス状態
信号によって制御される。

ハードウェアの幅よりも大きい１０進オペランドを処理
する時に考慮しなければならない第２点は、符号フィー
ルドが各オペランドの最低バイトにのみあることで、従
ってユニット１０の第１パスにおいてのみ利用可能とな
ることである。

その結果、符号処理器４０によって発生された加減算１
制御信号によって開始される演算動作は、ユニット１０
を通して後続するパスで使用するため記憶されねばなら
ない。

これは、処理器４０内におかれた回路によって達成され
るが、詳しくは後述することにする。

更に、ハードウェアの幅より太きＧ１１０進オペランド
を後続するパスで処理する時、Ａ入力修正器２３、Ｂ入
力修正器３３、訂正器５０によって遂行される動作に多
少の変更を必要とする。

この変更は、後続するパスでは、符号フィールドが存在
しないため必要である。

かくて、これらユニットの動作は、後続するパスの間に
調整され、第１パスの符号フィールドによって使用され
るハードウェア位置が変更されて、後続するパスでゾー
ン・フィールド又はデジット・フィールド形式の動作が
なされる。

本発明の装置は、１０進動作を遂行する速度をかなり増
大させる。

特に、１０進動作の出力結果が、真の形式である時（補
数形式ではなく）、１０進演算の速度は同等幅のオペラ
ンドについて２進演算を行う速度と対比できる。

もし１０進動作が補数形式の出力を生じるならば、それ
は再補数化される必要があり、従って補数結果が有効で
あり許容できる出力であるような２進動作よりも１動作
だけ遅くなる。

更に、全体的な入力−処理−出力のスループット速度を
考えると、１０進動作の速度は多くの場合、２進動作の
対応するスループット速度よりもかなり大きくなる。

この理由は、２進動作として入来する数字データが演算
動作を行う前にパック形式へ変換され次いで純２進形式
へ変換されねばならないこと、又結果が出力装置へ送ら
れる前にパンク１０進形式へ変換され、次いでゾーン１
０進形式へ変換されねばならないためである。

第３図の制御ユニット 第３図には、第１の演算ユニット１０へ与えられる各種
の外部状態信号、選択信号、制御信号を発生する制御ユ
ニットの１部８０が示される。

制御ユニット部分８０は、制御線２６，２７，２８゜４
１．３０，２５，３５，５５，２９，３６゜６４上の信
号状態を個別的に制御する１１個の２進スイッチ８１−
９１を含む。

図面の制御線上のラベルは、そこに２進のルベルが存在
する時に、その量、状態、又は所望の動作を示す。

故に、制御線２６は「ゾーン」とラベルを付され、そこ
に２進のルベルがある時、ゾーン形式状態であることを
示す。

従って、第３図のスイッチ８１−９１の例示的状態は、
２つのゾーン（スイッチ８１＝ゾーン）１０進（スイッ
チ８２＝１０進）オペランドの低順位４バイト（スイッ
チ８３＝第１パス）について、加算動作（スイッチ８４
＝加算）を要求するスイッチ位置を表わす。

動作それ自体は、「Ａ転送」及び「Ｂ転送」信号（スイ
ッチ８９，９０）が２進１（オン）位置へ設定される時
に開始される。

現在のデータ・プロセッサでは、勿論スイッチ８１−９
１は、高速２進回路の形式をとり、この。

回路は、所与の時点で遂行されるべき特定の動作によっ
て、２進ルベル又は２進０レベルを個々に与える。

マイクロプログラム式データ・プロセッサでは、スイッ
チ８１−９１は制御レジスフ内の個の段（ｓｔａｇｅ）
を示し、このレジスタは、データ・プロセッサの制御貯
蔵部分からのマイクロ命令又は制御ワードを受取る。

非マイクロプログラム式データ・プロセッサでは、スイ
ッチ８１−９１は、データ・プロセッサの制御部分にお
ける２進制御回路の出力段を表わす。

第４図及び第５図の入力修正器 第４図は、第１図のＡ入力修正器２３のための入力構成
を示す。

この第４図は、Ａレジスタ２１におけるＡ個入力オペラ
ンドの８個のｈｅｘフィールドの１つを個々に処理する
８個の４ビツト・ゲート・ユニット１００−１０７を含
む。

Ａレジスフ２１から受取られる８個の４ビツトｈｅｘフ
イールドは、ＡＯ−Ａ７で示され、加算器２０の左側入
力へ送られる８個の４ピツ） ｈｅｘフィールドは、Ｊ
Ｏ−Ｊ７で示される。

８本の４導線データ・バス２２ａ−２２ｈは、第１図の
３２導線データ・バス２２を構成する。

同様に、８本の４導線データ・バス２４ａ−２４ｈは、
第１図の３２導線データ・バス２４を構成する。

第５図には、ゲート・ユニット１０６（４段ゲート・ユ
ニットの典型的なもの）に対する内部構成の代表的形式
を示す。

このようなゲート・ユニット１０６は、４個のＡＮＤ回
路又はＡＮＤゲート１０８−１１１を含む。

これらのゲートは、Ａ６ ｈｅｘフィールドを構成する
４本のビット線（導体）ＧＯ−Ｇ３の１つを受取る。

累ったビットに対するＡＮＤ回路出力導体は、ＨＯ−Ｈ
３として示され、これらビットは加算器２０へ送られる
Ｊ６ｈｅｘフィールドを形成する。

これらＡＮＤゲート１０８−１１１の動作は、１対の制
御線１１２゜１１３によって制御される。

ここで制御線１１３が２進ルベルにあるものと仮定する
と、ＧＯ−０３上のデータ・ビットは、転送制御線１１
２を２進ルベルへ設定することによって、修正なしにＨ
Ｏ−Ｈ３線へ転送される。

出力ビット線ＨＯ−Ｈ３上に４個のゼロを強制するため
には、他の制御線１１３が使用される。

この事は、この「ゼロ強制」制御線１１３上の信号レベ
ルを２進Ｏレベルに設定することによって達成される。

これは、ＡＮＤゲート１０８−１１１を無能化し、それ
らの出力がゼロレベルに維持されるように強制する。

他の偶数番号のゲート・ユニット（ゲート・ユニット１
００，１０２，１０４）の各々は、第５図のゲート・ユ
ニット１０６と同様の構成を有する。

奇数番号のゲート・ユニット１０１，１０３゜１０５は
、ゼロ強制制御線１１３が省略されることを除いて同じ
構成を有する。

右端のゲート・ユニット１０７は、ゲート・ユニット１
０６と同じ構成を有するが、ゼロ強制制御線１１４であ
り、ゼロ強制制御線１１３とは異ったところからその信
号を受取る点が異っている。

第４図に示される如く、「転送」制御線１１２は、線２
９，３０上の「Ａ転送」及び「再補数化」制御信号によ
って制御される。

ゼロ強制制御線１１３は、線２６，２７上の「ゾーン」
及び「１０進」状態信号によって制御される。

第２ゼロ強制制御線１１４は、線２６，２７，２８上の
「ゾーン」、「１０進」、「第１パス」状態信号によっ
て制御される。

純２進数（１０進＝０）を処理する時、線１１３゜１１
４は２進ルベルにとどまり、線２９上のＡ転送信号は、
ＡＯ−Ａ７データ・ビットの修正なしに加算器２０の左
側入力へ転送せしめる。

この事は、線３０上の再補数化信号がゼロであることを
仮定する。

この場合、ＡＮＤ回路１１５は、Ａ転送信号がルベルに
ある時、線１１２を２進ルベルへ７駆動する。

再補数化動作の間、線３０上の再補数化信号は、ルベル
へ設定される。

これは、Ｎ０Ｔｌ路１１６によってＯレベルへ反転され
る。

この事は、ＡＮＤ回路１．１５を無能化し、よってゲー
ト・ユニット１００−１０７の全てを無能化する。

この事は、データ・ビット出力線ＪＯ−Ｊ７の全てをし
て２進Ｏレベルにとどまらせる。

この０レベルは、再補数化動作を行っている時には、所
望の結果である。

ゾーン１０進数字データを処理している時、「１０進」
状態信号及び「ゾーン」状態信号は、２進ルベルにある
。

この事は、ＡＮＤ回路１１７の出力に２進１を発生する
。

回路１１７は、Ｎ０Ｔｌ路１１８の反転動作により、制
御線１１３を０レベルへ強制する。

この事は、偶数番号ゲート・ユニット１００，１０２，
１０４，１０６を無能化する。

これらゲート・ユニットは、ゾーン１０進オペランドの
ゾーン及び符号フィールド部分を処理する。

この事は、ｈｅｘ Ｏ、ｈｅｘ ２ 、 ｈｅｘ ４゜
ｈｅｘ ６フイ一ルド部分の出力ビツト線の各々を２進
θレベルにとどまるように強制する。

かくて、データ転送がＡ転送信号をルベルへ設定するこ
とによって開始される時、ｈｅｘ １．ｈｅｘ ３゜ｈ
ｅｘ ５ 、 ｈｅｘ ７フイールドに対するデータ・
ビット（これらは、ゾーン１０進デジツト・フィールド
である。

）のみが、修正されないで加算器２０の左側入力へ送ら
れる。

このデータ転送の間に、ゾーン１０進のゾーン及び符号
フィールド（ｈｅｘフィールド０，２，４，６）に対す
るデータ・ビットが、２進０レベルにとどまるように強
制される。

この事は、ゾーン１０進オペランドの場合に、八−個入
力オペランドの所望の先廻り条件ずけに相当する。

４バイト・オペランドより大きいものに対する第１パス
と後続パスとの区別はなされない。

何故ならば、第１パス符号フィールド位置は、後続パス
の間、ゾーン・フィールド位置となるからである。

パック形式の１０進オペランドを処理している時、ゾー
ン１０進ゼ尤強制制御線１１３は、２進ルベルにとどま
る。

何故ならば、線２６上のゾーン状態信号は、０レベルに
ありＡＮＤゲート１１７を無能化するからである。

パック１０進数の場合、ゼロ強制はｈｅｘ７ゲート・ユ
ニット１０７のみを制御する線１１４によってなされる
。

この制御線１１４は、線２６，２７，２８上の状態信号
が「パック」、「１０進」、「第１パス」を示す時のみ
、０レベルへ設定される。

これら３つの信号の他の組合せの場合、線１１４は２進
ルベルに維持される。

この論理は、ＮＯＴ回路１１９、ＡＮＤ回路１２０、Ｎ
ＯＴ回路１２１によって達成される。

故に、パンク１０進オペランドを処理する時、全てのデ
ータ・ビットは加算器２０の左側入力へ変更なしに与え
られるが、例外として第１パスの間にパンク１０進符号
フィールド・ビットを構成するｈｅｘ ７フイールド・
ビットは第１パスの間にゼロへ強制される。

このｈｅｘ ７のゼロ強制は、ハードウェア幅より大き
いオペランドについての後続パスではなされない。

何故ならば、このようなオペランドの最低順位ｈｅｘフ
ィールドのみが、符号フィールドだからである。

第６図及び第７図の補数Ｂ入力修正器 第６図は、第１図の補数Ｂ入力修正器３３の代表的内部
構成を示す。

第６図は、Ｂレジスタ３１における８個入力オペランド
の８個のｈｅｘフィールドを個々に処理する８個の４段
論理ユニット１３０−１３７を含む。

Ｂレジスフ３１から受取られる８個の４ビツトｈｅｘフ
イールドは、ＢＯ−Ｂ７で示され、加算器２０の右側入
力へ送られる８個の４ビツトｈｅｘフイールドは、ＫＯ
−に７で示される。

補数Ｂ入力修正器３３のために、Ｂレジスフ３１のデー
タ・ビットをその真及び補数形式で使用することが望ま
れる。

故に、レジスタ３１の各ビット位置について、２本の出
力導線がユニット３３へ接続され、１つの導線はデータ
・ビットの真の形式を搬送し、他の導線はデータ・ビッ
トの補数（即ち、論理反転の）形式を搬送する。

かくて、第１図のデータ・バス３２を構成する８本のデ
ータ・バス３２ａ−３２ｈの各々は、８本の導線を含み
その中の４本は、真の信号用であり、他の４本は補数信
号用である。

第１図のデータ・バス３４を構成し、かつ加算器２０の
右側入力へ行く８本のデータ・バス３４ａ−３４ｈの各
々は、４本の導線を含む。

４段論理ユニットの典型的なもの（ｈｅｘ ６論理ユニ
ツト１３６）の代表的内部構成が、第７図に示される。

そのようなｈｅｘ ６論理ユニツト１３６は、４個の段
１４０−１４３を含みこの段は、その出力線上にビット
信号ＭＯ−Ｍ３を発生する。

これらの信号は、加算器２０の右側入力へ与えられるに
６ｈｅｘフイールドを構成する。

第１（高順位）ビット位置段１４０は、５個の２人力Ａ
ＮＤ回路（ＡＮＤゲ゛−ト１４４−１４８）を含みこれ
らの出力は、ＯＲ回路１４９の異った入力へ接続されて
いる。

第２ビット位置段１４１は、４個の複数入力ＡＮＤ回路
（ＡＮＤゲート１５０−１５３）を含み、これらはその
出力線をＯＲ回路１５４の違った入力へ接続される。

第３ビット位置段１４２は、３個の２人力ＡＮＤ回路（
ＡＮＤゲート１５５−１５７）を含み、これらの出力は
ＯＲ回路１５８の入力へ接続される。

第４（最低順位）ビット位置段１４３は、３個の２人力
ＡＮＤ回路（ＡＮＤゲート１５９−１６１）を含み、そ
れらの出力はＯＲ回路１６２の入力へ接続される。

段１４０−１４３中のＡＮＤゲートは、４本の制御線１
６４−１６７の１つによって制御される３これらの線１
６４−１６７の名称によって知られる如く、論理ユニッ
ト１３６は次の４つの機能の１つを選択的に与える。

（ａ）真（又は無修正の）データ転送 （ｂ） 補数データ転送 （ｃ）ｒ＋６Ｊ（デジット値）データ転送（ｄ）ｒ４個
の１」強制 最初の３本の制御線１６４−１６６の１つのみが、所与
の時点で２進ルベルへ設定されることができ、その詩仙
の２進０レベルにある。

第４制御線１６７は、無効型の動作を与え、それが２進
ルベルに設定されると、他の線１６４−１６６の動作を
無効にし、４本のＭＯ−Ｍ３出力線上に４つの「１」を
強制する。

「真」の制御線１６４が２進ルベルに設定される時、Ａ
ＮＤゲート１４４，１５０，１５５゜１５−９は能動条
件におかれ、ＡＮＤゲートの残りは無能条件におかれる
。

１１強制」線１６７がＯレベルにあると仮定すると、こ
の事は、Ｂレジスフ３１からの真の形式ビットＮｏ−Ｎ
３を修正なしにＭＯ−Ｍ３出力ビット線の１つへ通過さ
せる。

ＭＯ−Ｍ３ビット線は、加算器２０へ接続される。

かくて、このモードではＭＯ−Ｍ３ビット信号は、Ｂレ
ジスフ３１におけるｈｅｘ ６フイールドの真の表現を
有する。

「補数」制御線１６５が２進ルベルに設定される時、Ａ
ＮＤゲート１４５，１５１．１５６ 。

１６０は能動条件におかれ、ＡＮＤゲートの残りは無能
化される。

線１６７がＯレベルにあると仮定すると、この事は、Ｂ
レジスタ３１からの補数形式ビットＮｏ−Ｎ３をＭＯ−
Ｍ３出力ビット線へ通過させる。

従って、このモードでは、加算器２０の右側入力へ与え
られたに６ｈｅｘフイールド（ビットＭＯ−Ｍ３）は、
Ｂレジスフ３１におけるｈｅｘ ６フイールドの補数形
式を表わす。

「＋６」制御線１６６が２進ルベルに設定される時、Ａ
ＮＤゲート１４６−１４８，１５２−１５３．１５７，
１６１は能動条件におかれ、ＡＮＤゲートの残りは無能
化される。

線１６７が０レベルにあるものと仮定すると、これらの
能動ＡＮＤゲート１４６−１４８，１５２−１５３゜１
５７．１６１は、１３６ｈｅｘフイールドのコードによ
って表わされたデジット値を「６」だけ増加１させる。

但し、そのデジット値が０−９の範囲にあることを条件
とする。

２進化１０進デジツト値を「６」だけ増加させる論理は
、次のようである。

ここで「＋」符号は論理ＯＲを示し、「・」はＡＮＤを
示す。

「−」は補数（反転）を示す。Ａｌ’ＪＤ回路１４６−
１４８は、第１段１４０の）ＯＲ回路１４９と一緒にな
って、代用で示された論理を遂行する。

第２段１４１のＡＮＤ回路１５２゜１５３、ＯＦｔ回路
１５４は、式・（２）で示された論理を遂行する。

第３段１４２のＡＮＤ回路１５７、ＯＲ回路１５８は、
式（３）で示された論理を遂行する。

この場合、Ｍ２出力は、Ｂレジスタ３１におけるＮ２ビ
ットの１の補数である。

第４段１４３のＡＮＤ回路１６１、ＯＲ回路１６２は、
式（４）で示された論理を遂行する。

この場合、Ｍ３出力ビットはＢレジスタ３１のＮ３ビッ
トと同じであり、ＡＮＤ回路１６１は、単に制御ゲート
として機能する。

前述した如く、この論理回路は、Ｂ６ビツトの２進コー
ドが０−９範囲の数値を示す時、「＋６」機能を遂行す
る。

この事は許容できることである、何故ならば、「＋６」
機能は、１０進デジツトのみで使用され、このデジット
は０−９の値のみを有するからである。

「１強制」制御線１６７が２進ルベルに設定される時、
４本のＭＯ−Ｍ３出力ビット線の各々は、２進ルベルに
強制される。

この理由は、線１６７上の２進ルベルが、４個のＯＲ回
路１４９゜１５４．１５８，１６２各々へ与えられるか
らである。

ＡＮＤ回路の１つが、同時にＯＲ回路へゼロを与えてい
ても、結果に変りはない。

線１６７によって与えられる２進１は、ＯＲ回路への他
の入力の状態如何によらず、ＯＲ回路出力線を２進ルベ
ルに維持する。

第６図に戻って、偶数番号論理ユニット１３０゜１３２
．１３４等は、第７図のユニット１３６と全く同一の構
成を有する。

奇数番号ユニツＮ３１゜１３３．１３５は同じく第７図
の構成と同じであるが、「１強制」制御線１６７が省略
される点が異る。

これらの論理ユニットは、ゾーン又は符号フィールドを
処理する必要はなく、「１強制」機能は必要でない。

最低順位ｈｅｘ論理ユニット１３７は、第７図のものと
同一構成であるが、「１強制」制御線が異った信号源へ
接続されており、従ってその線は１６８と番号を付され
ている。

第６図に示される如く、制御線１６４−１６８はＡＮＤ
回路１７０−１７４の出力側へ接続される。

これら線１６４−１６８上の信号レベル状態は、外部制
御線２６，２７，２８，３６，４２上の信号状態によっ
て決定される。

これらの外部制御線は、成る場合にはＮＯＴ回路１７５
−１７８の１つを介して、ＡＮＤ回路１７０−１７４の
１つへ接続される。

Ｂレジスタ３１から加算器２０の右側入力へのデータ転
送は、Ｂ転送制御線３６を２進ルベルへ設定することに
より開始される。

この制御線３６は、ＡＮＤ回路１７０−１７４の各々へ
接続される。

かくて、線３６が２進ルベルへ設定される時、線１６４
−１６８が転送開始の２進ルベルへ設定される。

演算ユニット１０をして２進加算を遂行させるため、１
０進制御線２７が２進０レベルへ設定される。

この事は、ＡＮＤ回路１７２−１７４を無能化する。

同時に、符号処理器４０からの加減算制御線信号（線４
２）は、「加算」を示す０レベルにある。

この事は、複数線ＡＮＤ回路１７１を無能化する。

故に、「真」の制御線１６４へ接続されたＡＮＤ回路１
７０は、Ｂ転送信号によって能動化されるべき唯一のも
のである。

このＢ転送信号がルベルになると、Ｂレジスフ３１の全
ての３２ビツトは、修正されないで（真の形式）加算器
２０の右側入力へ転送される。

２進減算を行う時、ＡＮＤ回路１７２−１７４が、１０
進制御線２７上の０レベルによって無能化される。

しかし、線４２上の加減算制御線は、減算を示す２進ル
ベルにある。

この事は、真の制御ゲート１７０を無能化しくＮＯＴ回
路１７８）、補数制御ゲート１７１を能動条件にする。

故に、Ｂ転送信号がルベルになると、加算器２０の右側
入力へ与えられた３２個のデータ・ビットは、Ｂレジス
タ３１の３２個のデータ・ビットの１の補数を表わす。

ゾーン１０進加算又はゾーン１０進減算を遂行する時、
制御線２６，２７上のゾーン及び１０進信号が２進ルベ
ルにある。

この事は、ゾーン１０進「１強制」制御ゲート１７３を
能動条件にし、ＮＯＴ回路１７５を介して、パンク１０
進「１強制」制御ゲート１７４を無能化する。

故にＢ転送信号がルベルになると、「１強制」制御線１
６７はルベルとなり、偶数番号ｈｅｘ論理ユニット１３
０，１３２，１３４，１３６からの出力線は、２進ルベ
ルへ強制される。

この事は、ゾーン及び符号フィールドの各ビットに２進
１をとるよう強制する。

同時に、「補数」制御線１６５又は「＋６」制御線１６
６は、行われる動作が減算か加算かによって、２進ルベ
ルニサレル。

「真」制御線１７０は、ＮＯＴ回路１７７によって無能
化される。

もし動作がゾーン１０進減算であれば、線４２がルベル
にされ、「補数」制御ゲート１７１が能動化され（ＸＦ
ＥＲＢ＝１）、補数制御線１６５がルベルにされる。

この事は、奇数番号ｈｅｘ論理ユニット１３１、１３３
、１３５，１３７を能動化する。

これらユニットは、デジット・フィールド・データ・ビ
ットを補数形式で加算器２０の右側入力へ与えるため、
デジット・フィールドを処理する。

もしゾーン１０進動作が加算であれば、減算制御線４２
が２進０レベルにある。

この事は、「補数」制御ゲート１７１を無能化し、「＋
６」制御ゲート１７２を能動条件にする。

（ＮＯＴ回路１７６）この事は、「＋６」制御線１６６
を２進ルベルにするため、「Ｂ転送」信号を能動化する
。

この事は、ｈｅＸフィールドが奇数番号論理ユニット１
３１，１３３，１３５，１３７を通る時これらｈｅｘフ
ィールドの各々のデジット値へ６の値を加える。

前述した如く、これは１０及び１６の番号システムの相
違によるもので、２つの入力オペランドＡ及びＢが加算
器２０内で加算される時、デジット・キャリーの正しい
発生を可能にする。

パンク１０進オペランドを処理する時、制御線２６上の
ゾーン状態信号は２進Ｏレベルに設定される。

この事は、ゾーン１０進「１強制」制御ゲート１７３を
無能化し、パンク１０進「１強制」制御ゲート１７４を
能動条件にする。

但し、線２８上の第１パス状態信号が、２進ルベルを示
す第１パスにあることを条件とする。

換言すればパンク１０進データについては、「１強制」
制御線１６８は、「１強制」制御線１６７の代りに使用
される。

第６図から分るように、このパック１０進「１強制」制
御線１６８は、最低順位ｈｅｘ論理ユニット１３７への
み接続される。

もし線２８上の信号が、第１パス状態を示すならば線１
６８は、パンク１０進符号フィールドの各ビットに２進
１値をとるように強制する。

ハードウェアの幅よりも大きいパック１０進オペランド
について後続するパスでは、「１強制」制御線１６８は
０レベルに維持される。

後続するパスにおいて、ユニット３３へ与えられるデー
タ・フィールドには、符号フィールドが存在しないため
である。

故に、線１６８は形式が「パック」、「１０進」であり
、状態が「第１パス」である時にのみ、ｈｅＸ７論理ユ
ニツｌ−１３７から１１１１を強制する。

パンク１０進オペランドを処理する時、最初の７個のｈ
ｅｘ論理ユニツ） １３０１３６については、１の強制
は存在しない。

最低順位ｈｅｘ論理ユニット１３７、及び所与のオペラ
ンドについて第１パスの間でのみ、１の強制が存在する
。

パンク１０進加算動作については、「＋６」制御ゲート
１７２は、「＋６」制御線１６６を２進ルベルにするた
め、同様に付勢される。

この事は、最初の７個のｈｅｘ論理ユニット１３０−１
３６の各々において、デジット値に６を加える。

更にそれは、ハードウェア幅より大きいオペランドにつ
いて、後続パスの間に第８のｈｅｘ論理ユニット１３７
の値に６を加える。

パンク１０進減算を行う場合、「＋６」制御ゲート１７
２は無能化され、「補数」制御ゲート１７１は能動条件
におかれる。

この事は、Ｂ転送信号によって線１６５を２進ルベルに
おき、最初の７ ｈｅｘ論理ユニット１３０−１３６が
、補数データ・ビットを加算器２０の右側入力へ通過さ
せるようにする。

更にそれは、第８番号のｈｅｘ論理ユニット１３７て、
後続するパスの間に補数データ・ビットを加算器２０へ
通過させるようにする。

第８図及び第９図の符号処理器 第８図は、第１図の符号処理器４０における内部構成の
代表例を示す。

説明の便宜上、第８図の実施例は、２つの大きな動作部
分から成ると考えられる。

第１部分は、Ａ及びＢレジスフ２１゜３１におけるＡ個
入力及び８個入力オペランドの符号フィールド、及び線
４１上の外部選択信号（動作要求）に応答して、出力線
４２上に加減算制御信号を発生する回路を含む。

加減算制御信号は、補数Ｂ入力修正ユニット３３の内部
で「＋６」補数動作を制御するために使用される。

第２の動作部分は、Ａ側及び８個入力オペランドの少な
くとも１つの符号フィールドに応答して、出力線４６上
に符号制御信号を発生する符号制御回路を含む。

上記符号制御信号は、結果の出力オペランド用に正しい
符号コードを表現するために、出力訂正器５０の符号フ
ィールド・ビットを設定するのに使用される。

先ず、出力線４２上に加減算制御信号を発生する回路を
考えると、表２に掲げられる如く、各種の１０進符号フ
ィールド・コードが存在する。

表２には、４つの「＋」コードと、２つの「−」コード
がある。

これら６つの符号コードは、全て入力１０進オペランド
に対して有効な符号コードである。

第８図の加減算制御信号回路は、Ａ及びＢレジスタ２１
，３１における２つの入力オペランドの符号を表す第１
及び第２極性表示信号を線１８２．１８３上に発生する
ための第１及び第２符号コード検知回路１８０，１８１
を含む。

Ａレジスタ２１におけるＡ個入力オペランドのための符
号コード検知器１８０は、線４４ａ−４４ｄを介してＡ
レジスフ２１におけるＡ６（ｈｅｘ６）ビット位置へ接
続される第１マイナス符号検知器１８４を含む。

更に検知器１８０は、線４４ｅ−４４ｈを介してＡレジ
スタ２１におけるＡ７（ｈｅｘ７）ビット位置へ接続さ
れる第２マイナス符号検知器１８５を含む。

これら線４４ａ−４４ｈの８本は、第１図の８本データ
・バス４４を構成する。

検知器１８４，１８５の各々の出力は、ＯＲ回路１８６
の入力へ接続される。

回路１８６は、Ａオペランド符号コード検知器１８０に
含まれている。

第２符号コード検知器１８１は、Ｂレジスタ３１に存在
する８個入力オペランド用であり、線４５ａ−４５ｄを
介してＢレジスタ３１におけるＢ６（ｈｅｘ６）ビット
位置へ接続される第１マイナス符号検知器１８７を含む
。

更に、検知器１８１は、線４５ｅ−４５ｈを介してＢレ
ジスフにおけるＢ７（ｈｅｘ７）ビット位置へ接続され
る第２マイナス符号検知器１８８を含む。

これらの線４５ａ−４５ｈの８本は、全て第１図の８本
データ・バス４５を構成する。

検知器１８７，１８８の出力は、ＯＲ回路１８９の入力
へ接続される。

このＯＲ回路もＢオペランド符号コード検知器１８１に
含まれる。

マイナス符号検知器１８４の内部構成の代表例は、第９
図に示される。

検知器１８４ ？＆ ｒ １０１１ｊマイナス符号コー
ドを検知するためのＡＮＤゲート１９０及びＮＯＴ回路
１９１を有する第１論理回路を含む。

そのような「１０１１ｊ符号コードが生じる時（Ｇ１＝
０）、ＡＮＤ回路１９０は、出力線１９２上に２進ルベ
ルを発生する。

但しゾーン状態信号制御線２６が、２進ルベルにある時
に限る。

更に、検知器１８４はｌ’−１１０１ｊマイナス符号コ
ードを検知するためのＡＮＤ回路１９３及びＮＯＴ回路
１９４を有する論理回路を含む。

その「１１０Ｉ」コードが発生する時（Ｇ２＝０）、Ａ
ＮＤ回路１９３が、出力線１９５上に２進ルベルを発生
する。

但し、ゾーン状態信号制御線２６が、２進ルベルにある
時に限る。

２つのＡＮＤ回路出力線１９２，１９５は第８図のＯＲ
回路１８６の２つの入力へ接続される。

第８図の他の検知器１８５，１８７，１８８の各々は、
第９図と同じ構成を有する。

もしゾーン１０進オペランドが処理されていれば、線２
６上のゾーン状態信号は２進ルベルにある。

この事は、２つの入力オペランドＡ、Ｂの各々における
ｈｅｘ ６フイールド・ビットを検査するため、検知器
１８４，１８７を能動化する。

同時に、このゾーン状態信号は、線１９７上に２進０レ
ベルを発生するためにＮＯＴ回路１９６へ与えられる。

この事は、ｈｅｘ７フイールド位置のパンク１０進符号
フィールドのためにマイナス符号検知器１８５，１８８
を無能化する。

もしパック１０進数が処理されているのであれば、線２
６上のゾーン状態信号は２進０レベルにあり、状態は逆
転したものになる。

換言すれば、検知器１８４゜１８７は無能化され、検知
器１８５，１８８は能動化される。

ＯＲ回路出力線１８２上には、Ａレジスフ２１における
Ａ個入力オペランドの符号フィールド・コードによって
示される極性を表わす２通信号が現われる。

同時にＯＲ回路出力線１８３上には、Ｂレジスタ３１に
おける８個入力オペランドの符号フィールド・コードに
よって示される極性を表わす２通信号が現われる。

双方の場合、２進ルベルはマイナス符号を表わし、２進
Ｏレベルはプラス符号を表わす。

同時に線４１上の動作要求選択信号は、加算又は減算が
オペレータ又はプログラムによって要求されつつあるこ
とを示す。

線４１上の２進ルベルは、マイナス（減算）動作の要求
を表わし、２進０レベルはプラス（加算）動作の要求を
表わす。

前述した如く、演算ユニット１０によって実際に行われ
る演算動作は、必ずしも要求される動作でなくてもよい
。

例えば、もし加算動作が要求され、オペランドＡが正で
あり、オペランドＢが負であれば、ユニット１０は、正
しい結果を真の大きさの形式で得るためには、実際には
減算動作を遂行せねばならない。

逆に、もし減算動作が要求され、２つの入力オペランド
が異った符号であれば、ユニット１０は正しい出力を得
るために加算動作を遂行すべきである。

どのような演算動作が実際に遂行されるべきかを決定す
るための論理は前記の表４に掲げられている。

表４に掲げられた論理を実行するため、符号処理回路４
０は、ＯＲ回路出力線１８２，１８３上の第１及び第２
極性表示番号、及び制御線４１上の極性表示選択信号に
応答する論理回路を含み、これら３つの信号の偶数個が
負である時、又は負の信号が無い時、加算信号が発生さ
れ上記３つの信号の奇数個が負である時、減算信号が発
生される。

この機能のために必要な論理回路は、線４１゜１８２．
１８３上の３つの極性表示信号を排他的にＯＲ結合する
１対の排他的ＯＲ回路２００゜２０１を含み、出力線２
０２上には、実行されるべき演算動作を制御する（決定
する）加減算信号が発生される。

線２０２上の信号は、２通信号である。

この信号は、実行されるべき動作がマイナス（減算）で
ある時、２進ルベルをとり、実行されるべき動作がプラ
ス（加算）である時、２進０レベルをとる。

排他的ＯＲ回路２００は、いずれかの入力が２進ルベル
にある時（双方の場合を除く）、ルベル出力を発生する
。

故に、もしその入力の奇数個がルベルであれば、その出
力はルベルにある。

同様に、第２排他的ＯＲ回路２０１は、もしいずれかの
入力がルベルにある時（双方の場合を除く）、ルベル出
力を発生する。

この事は、入力の奇数個が２進ルベルにあることを示す
。

故に、排他的ＯＲ回路２００，２０１についての全体的
論理は、線２０２上の最終出力は、３つの入力信号の奇
数個がマイナス表示のルベルにある時に２進ルベルにあ
ることである。

線２０２上の加減算制御信号は、論理信号切換え機構２
０３を介して、符号処理量出力線４２へ与えられる。

但し、線２６，２７，２８，３０上のゾーン、１０進、
第１パス、再補数状態信号が適当な状態値を有する時に
限る。

この場合を仮定すると、出力線４２上の加減算制御信号
は「真・補数・＋６」動作を制御するため（ユニット１
０によって遂行される演算動作を制御するため）、補数
Ｂ入力修正器３３へ与えられる。

線４２上のこの制御信号に対する減算状態は、ユニット
３３をして８個入力オペランドをして補数化せしめる。

この制御信号に対する加算状態は、補数化動作を無能化
し、ユニット３３によって「真」又は「＋６」の機能を
遂行させるようにする。

後者の機能は、オペランドが２進であるか、１０進であ
るかに依存する。

信号切換え又は信号選択機構２０３は、ＡＮＤ回路２０
４，２０５，２０６を含む。

これら回路の出力は、ＯＲ回路２０７の入力へ接続され
、ＯＲ回路２０７の出力は、加減算制御信号線４２へ接
続される。

ＡＮＤ回路２０４−２０６を選択する信号は、外部制御
線２７，２８Ｊ：の１０進及び第１バス状態信号によっ
て制御される。

これらの状態信号は、ＮＯＴ回路２１０、ＡＮＤ回路２
１１、ＡＮＤ回路２１２へ与えられ、第１パス信号は、
ＮＯＴ回路２１３を介してＡＮＤ回路２１２の第２入力
へ与えられる。

これらの回路２１０−２１３は、線２１４，２１５，２
１６上の信号レベルの状態を制御するデコーダを形成し
、これら３つの線の１つのみが、所与の時点で２進ルベ
ルにあるようにする。

もし１０進状態が、ＦＷ注であれば、制御線２７がＯレ
ベルにあって線２１４はルベルにされる。

この事は、ＮＮＤ回路２０４を能動化し、線４１上の外
部選択信号が加減算制御線４２へ通過するようにする。

この場合、他のＡＮＤ回路２０５，２０６は、無能化さ
れる。

この事は、１０進オペランドが処理されていない時、演
算動作の外部制御を可能にする。

１０進状態が「１０進」であり、第１パス状態が「第１
パス」である時、線２１５は２進ルベルにおかれる。

この事は、ＡＮＤ回路２０５を能動化し、ＡＮＤ回路２
０４，２０６を無能化する。

この事は、排他的０１（回路２００，２０１によって発
生され、かつ線２０２上に現われる加減算制御信号が、
制御線４２上に与えられるようにする。

この事は、ゾーン又はパック１０進数を処理している場
合、通常起ることである。

但し、オペランドはハードウェアの幅（本実施例では、
４バイト。

）より大きくないものとする。

ハードウェアの幅より大きい１０進オペランドの第１パ
スについてはＡＮＤ回路２０５が能動化される。

ハードウェアの幅より大きい１０進オペランドシとつい
では一オペランドの異なった部分が異なったパスで演算
ユニット１０を通される。

符号フィールドは、第１パスの間でのみ存在する。

故に、実行されるべき動作（加算又は減算）は、後続パ
スの間で使用されるよう記憶されねばならない。

この記憶は、２進ラッチ回路２１７によってなされる。

回路２１７は、第１パスの間に動作して線２０２上の加
減算信号の状態を貯蔵し、その信号状態を後続するバス
の間に出力線２１８上で利用可能にする。

線２１８上のラッチ信号は、信号選択ＡＮＤ回路２０６
へ与えられる。

回路２０６は、１０進オペランドを後続バスで通す時に
能動化される。

この事は、貯蔵された第１バス加減算信号を後続パスの
間に出力線４２上で利用可能にする。

信号切換え回路２０３は、他の機能をも遂行する。

それは、演算ユニット１０が再補数化動作を遂行すべき
である時、出力線４２をして減算を示す２進ルベルへ強
制せしめる。

この事は、線３０上の再補数化制御信号を直接にＯＲ回
路２０７へ与えることによって達成される。

故に、再補数化動作（２進ルベルにある制御線３０）を
遂行しつつある時、実行される演算動作は常に減算であ
る。

更に、符号処理回路４０は、入力１０進オペランドの１
つの符号フィールドに応答する符号制御回路を含み、最
終出力数における符号フィールド位置のビットが正しい
符号コード値を有するように、出力訂正器５０によって
発生される。

この符号制御回路は、Ａオペランド符号コード検知器１
８０の出力と、Ｂオペランド符号コード検知器１８３の
出力との間を選択する論理信号切換え（信号選択）機構
２２０を含む。

機構２２０は、Ａ’ＮＤ回路２２１．２２２を含み、こ
れら回路の出力はＯＲ回路２２３の入力へ接続される。

ＯＲ回路２２３の出力は、制御線４６へ接続され、この
線４６は出力訂正器５０へ出力符号制御信号を与える。

Ａ及びＢオペランド符号間の切換えは、制御線３０上の
再補数化信号によって達成される。

この信号は、ＡＮＤ回路２２２へ直接に与えられ、かつ
ＮＯＴ回路２２４を介してＡＮＤ回路２２１へ与えられ
る。

再補数化動作の間、線３０上の再補数化信号は２進ルベ
ルにある。

この事は、Ｍの回路２２２を能動化し、ＡＮＤ回路２２
１を無能化する。

再補数化が遂行されない時、再補数化信号は０レベルに
あり、状況は逆になる。

このＯレベルは、ＡＮＤ回路２２１を能動化し、ＡＮＤ
回路２２２を無能化する。

ＡＮＤ回路２２１は、Ａオペランド符号コード検知器１
８０から出力信号を受取る。

この出力信号は、Ａレジスタ２１におけるＡ個入力オペ
ランドの符号を示す。

ＡＮＤ回路２２２は、ＮＯＴ回路２２５を介して、Ｂオ
ペランド符号コード検知器１８３から出力信号の論理反
転表現を受取る。

この出力信号は、Ｂレジスタ３１における８個入力オペ
ランドについて符号を示す。

故に、通常の動作において（再補数化なし）、出力線４
６上の符号制御信号は、Ａレジスフ２１におけるＡ個入
力オペランドの符号を示す。

この事は、出力訂正器５０によって発生された結果数の
符号フィールドに、Ａレジスタ２１におけるＡ個入力オ
ペランドの極性値と同じ極性値を与える。

逆に、再補数化動作が遂行されている時、出力線４６上
の信号レベルは、再補数化されつつある数の符号フィー
ルドによって示される極性値と反対の極性値を示すよう
に設定される。

再補数化されつつある数は、再補数化動作の間、Ｂレジ
スタ３１におかれている。

この事は、再補数化される数の極性値を逆転する。

第１０図−第１３図の出力訂正器 第１０図は、第１図の出力訂正器５０に対する内部構成
の代表例を示す。

訂正器５０は、２進加算器２０の出力に現われる３２ビ
ツト２進ビツト・シーケンスにおける８つのｈｅｘフィ
ールドを処理する８個の４段論理ユニット３００−３０
７を含む。

加算器２０から受取られる８つの４ビツトｈｅｘフイー
ルドは、ＲＯ−Ｒ７と呼び、出力（Ｚ）レジスタ５３へ
送られる８つの４ビツトｈｅｘフイールドは、ＺＯ−Ｚ
７と呼ぶことにする。

８つの４本データ・バス５１ａ−５１ｈは、第１図の３
２本データ・バス５１を構成する。

同様に、８つの４本データ・バス５２ａ−５２ｈは第１
図の３２本データ・バス５２を構成する。

ＣＯ−Ｃ７の名称を持つ入力線は、加算器２０からのｈ
ｅｘフィールド・キャリー・アウト状態線である。

ＣＯは、ｈｅメフィールドＯのためのキャリー・アウト
状態線であり、Ｃ１は、ｈｅｘフィールド１のためのキ
ャリー・アウト状態線であり、以下同様である。

ｈｅｘ ４論理ユニツト３０４の内部構成の代表例は、
第１１図に示される。

ｈｅｘ ６論理ユニツト３０６の内部構成の代表例は
、第１２図に示される。

ｈｅｘ ７論理ユニツト３０７の内部構成の代表例は、
第１３図に示される。

第１０図に示される如く、制御線２８，４６上の第１パ
ス及び符号制御信号は、２つの低順位論理ユニット３０
６゜３０７のみに与えられる。

最初にｈｅｘ４出力訂正器論理ユニット３０４に注目し
て、第１１図を参照するとｈｅｘ ４論理ユニツト３
０４は、４個の段３１（１−３１３を含むことが分る。

これらの段は、その出力線上にビット信号ＱＯ−Ｑ３を
発生し、これらの信号は、Ｚレジスタ５３へ与えられる
Ｚ ４ ｈｅｘフィールドを構成する。

高順位ビット位置段３１０は、ＡＮＤ回１ｉ１３１４，
３１５を含み、これら回路の出力はＯＲ回路３１６の入
力へ接続される。

第２ビット位置段３１１は、ＡＮＤ回路３１７，３１８
゜３１９を含み、それら回路の出力は、ＯＲ回路３２０
の入力へ接続される。

第３ビット位置段３１２は、Ａ−ＮＤ回路３２１．３２
２を含み、それら回路の出力は、ＯＲ回路３２３の入力
へ接続される。

第４ビット位置段３１３は、ＯＲ回路３２４によって形
成される。

段３１Ｃ１−３１３における各種のＡＮＤ回路は３本の
制御線３２５−３２７の１つによって制御される。

線３２５−３２７に付された名称によって分るように論
理ユニット３０４は、次の３つの機能の１つを与える。

（ａ）真の（又は無修正の）データ転送 （ｂ）ｒ＋ＡＪ（デジット値＋１０）データ転送（Ｃ）
ｒ４つの１」強制 「真」制御線３２５が、２進ルベルに設定される時、Ａ
ＮＤ回路３１４，３１７，３２１は能動条件におかれ、
ＡＮＤ回路の残りは無能条件におかれる。

「強制」線３２７が２進Ｏレベルにあると、この事は、
加算器２０の出力ピッ）ＰＣ）−ＰＣを修正なしにＱＯ
−Ｑ３出力ビット線へ通過させる。

ＱＯ−Ｑ３線は、Ｚレジスタ５３へ接続されている。

「＋Ａ」制御線３２６が２進ルベルに設定される時、Ａ
ＮＤ回路３１５，３１８，３１９゜３２２は能動条件に
おかれ、ＡＮＤ回路の残りは無能条件におかれる。

能動化されたＡＮＤ回路３１５．３１８，３１９，３２
２はＲ４ｈｅｘフィールドのコードによって表わされた
デジットを１０（１６進法のＡ）だけ増加するように動
作する。

但し、デジット値が６−Ｆの範囲内（１６進法）にある
ことを条件とする。

補数Ｂ入力修正器３３では「＋６」動作が生じるから、
この事は、出力訂正器５０に対して関連ある数の範囲で
ある。

２進化１０進デジツト値を１０だけ増加させるのに必要
な論理は、次のようである。

「＋」符号は論理ＯＲ機能を示し、「・」符号は論理Ａ
ＮＤ機能を示す。

第１の段３１０のＡＮＤ回路３１５及びＯＲ回路３１６
は、式（５）によって示される論理を遂行する。

第２段３１１におけるＡＮＤ回路３１８゜３１９、及び
ＯＲ回路３２０は、式（６）によって示される論理を遂
行する。

第３段３１２におけるＡＮＤ回路３２２及びＯＲ回路３
２３は、式（力によって示される論理を遂行する。

この場合、出力Ｑ２は単に入力Ｐ２の１の補数である。

第４段３１３におけるＯＲ回路３２４は、式（８）によ
って示される論理を遂行する。

この場合、出力ビットＱ３は、入力ビットＰ３と同じで
ある。

前に指摘した如く、デジット値へ１０を加えることは、
そのデジット値から６を減じることと同じである。

その理由は、４ビット方式は１６進方式であり、１０は
６に対して１６の補数だからである。

「１強制」制御線３２７が、２進ルベルに設定される時
、４本のＱＯ−Ｑ３出力ビット線の各科は、２進ルベル
へ強制される。

その理由は、制御線３２７上の２進ルベルが、４個のＯ
Ｒ回路３１６，３２０，３２３，３２４へ直接に与えら
れるからである。

この４個の１の強制は、他の２本の制御線３２５，３２
６の状態の如何によらず起る。

制御線３２７上の２進ルベルは、ＯＲ回路３１６，３２
０，３２３，３２４の他の入力へ与えられるＯ値を無効
にする。

制御線３２５−３２７上の信号レベルは、線２６．２７
上のゾーン及び１０進状態信号及び加算器２０における
ｈｅｘ ４フイールドに対するＣ４状態線上の０４キ
ヤリー・アウト信号によって決定される。

所望の制御論理を遂行する回路は、ＡＮＤ回路３２８−
３３０、ＯＲ回路３３１、ＮＯＴ回路３３２．３３３を
含む。

もし２進数が演算ユニット１０によって処理されている
のであれば、線２７上の１０進状態信号は２進Ｏレベル
にある。

この事は、ＮＮＤ回路３２８−３３０を無能化する。

それは、ＮＯＴ回路３３２の出力を２進ルベルにおき、
この２進ルベルは、ＯＲ回路３３１によって「真」制御
線３２５へ転送される。

この事は、入力ビット線ＰＯ−Ｐ３上のデータを修正な
しにＱｏ−Ｑ３出カビット線へ転送せしめる。

２進数を処理している時、他のｈｅｘ論理ユニット３０
０−３０３゜３０５−３０７の各々においても同様の事
が起る。

故に、出力訂正器５０は、演算ユニット１０が２進オペ
ランドを処理している時、３２個のデータ・ビットを修
正なしに転送する。

ユニット１０がゾーン１０進数を処理している時、線２
６上のゾーン状態信号、及び線２７上の１０進状態信号
は２進ルベルにある。

それによって、ＡＮＤ回路３２８は、「強制」制御線３
２７上に「１」を強制する２進ルベル出力を発生する。

これによって、Ｑｏ−Ｑ３出力ビット線の各科は、２進
ルベルへ強制される。

これは、ゾーン１０進データを処理している時の所望の
結果である。

何故ならば、この場合のｈｅｘ ４フイールドはゾー
ン・フィールドだからである。

故に、所望のゾーン・コード値が、ゾーン・フィールド
のために設定される。

演算ユニット１０が、ペック１０進数を処理している時
、「強制」制御線３２７は２進Ｏレベルにとどまり、「
真」制御線３２５又は「十Ａ」制御線３２６のいずれか
は、Ｃ４キャリー・アウト信号の状態に依存して、２進
ルベルにおかれる。

もしキャリー・アウトが、ｈｅｘ４フィールドによって
発生されれば（Ｃ４＝１）、ｈｅｘ ４又はＲ４デジ
ット値は正しく、修正は必要でない。

この場合、ＡＮＤ回路３３０への２つの入力は、２進ル
ベルにあり、「真」制御線３２５は、２進１しづベルに
おかれる。

この事は、ＰＯ−Ｐ３ビットを修正なしにＱＯ−Ｑ３出
力線へ通す。

もしキャリー・アウトが、ｈｅｘ４フィールドによって
発生されなければ（Ｃ４’＝１）、ｈｅｘ ４デジツ
ト値は６だけ誤っている。

この場合、ＡＮＤ回路３２９への２つの入力は、２進ル
ベルにあり、この事は、「十Ａ」制御線３２６を２進ル
ベルへ設定する。

この事は、１０を加えることによって、ｈｅＸ４デジッ
ト値を訂正する。

前述した如く、１０を加えることは６を減じることと同
じである。

第１０図に戻って、高順位偶数ｈｅｘ論理ユニット３０
０，３０２の各々は、ｈｅｘ論理ユニット３０４に対す
る第１１図に示されるものと同一の内部構成を有するが
、例外として、加算器２０のキャリー・アウトＣＯ及び
Ｃ２の１つが、Ｃ４キャリー・アウトの代りに使用され
る。

奇数番号ｈｅｘ論理ユニット３０１．３０３，３０５も
同様の内部構成を有するが、例外として、「１強制」機
能が除去され、適当な加算器２０のキャリー・アウトが
使用される。

換言すれば、これらの奇数番号論理ユニット３０１．３
０３，３０５については、ゾーン状態制御線２６、ＡＮ
Ｄ回路３２８、「１強制」制御線３２７は省略される。

その理由は、ｈｅｘ １ 、ｈｅｘ ３、ｈｅｘ ５フ
イールドは、１０進数を処理している時には常にデジッ
ト・フィールドだからである。

故に、ユニット３０１ 。３０３．３０５のために「真
」の機能と「＋Ａ」機能との間の選択は、ゾーン１０進
数及びパック１０進数について生じる。

このような場合、その選択は、考慮されている特定のｈ
ｅｘフィールドのためのキャリー・アウト信号の状態に
よって決定される。

２つの低順位ｈｅｘ論理ユニツ）３０６，３０７につい
ての状態は、幾分複雑なものになる。

何故ならば、符号フィールドの存在又は不存在を考慮に
入れねばならないことと、もし存在する場合に、符号フ
ィールドの極性を考慮しなければならないからである。

この点に関して、表２に掲げられた６つの１０進符号コ
ードの選択された１つのみが、演算ユニット１０によっ
て発生された出力数のために有効であることに注意すべ
きである。

この有効なコードは、優先出力符号コードと呼ばれる。

パック及びゾーン１０進データについては、優先「負」
符号コードはｒｌｌｏＩＪ（１６進法コードのＤ）であ
る。

ゾーン１０進数については、優先「正」符号コードはｌ
−１１１１Ｊ（１６進法コードのＦ）である。

パック１０進数についでは、優先「正」符号コードは「
１１００ｊ（１６進法のＣ）である。

ｈｅｘ ６及びｈｅｘ ７論理ユニット３０６．３０７
は、これらの優先符号コードのめを出力するように構成
される。

次に、ｈｅＸ６論理ユニット３０６に必要なものを考え
る。

２進及びパック１０進数については、前にｈｅｘ ４論
理ユニツト３０４について説明したのと同じように動作
することが必要である。

ゾーン１０進数については、２つの可能性がある。

ｈｅｘ ６フイールドは、１０進符号フィールドである
か、又はゾーン・フィールドである。

それは、オペランドの所与の対について第１パス動作を
行っている時、符号フィールドであり、オペランドのそ
の対について後続パス動作を行っている時、ゾーン・フ
ィールドである。

ｈｅｘ ６論理回路３０６について、ゾーン及び１０進
符号フィールドを考える。

これらは次のようである。

１１１１＝ゾーン・コード １１１１−正符号コード １１０１＝負符号コード 正符号コードは、ゾーン・コードと同じである。

負符号コードは、第３ビット位置を除いてゾーン・コー
ドと同じである。

故に、ｈｅｘ６論理ユニット３０６は、ｈｅｘ ４論
理ユニツト３０４と同じ副成を有してよいが、例外とし
て、第１パス動作でゾーン１０進数を処理していて、符
号が負である時、第３ビット位置を七狛へ強制する機構
が含まれねばならない。

第１２図を参照すると、そこにはｈｅｘ ６論理ユニ
ツト３０６の内部構成の代表例が示される。

それは、ｈｅｘ ４論理ユニツト３０４について第１１
図に示される構成と実質的に同じであるが、例外は、第
３ビット位置を処理する第３段４１２である。

比較のため、第１１図について説明した素子と同じ素子
には同一番号を付する。

第１２図に示される如く、修正された第３段４１２は、
ＡＮＤ回路４２１，４２２、及びＯＲ回路４２３を含む
。

これらの目的は、第１１図のＡＮＤ回路３２１．３２２
、及びＯＲ回路３２３のそれと同じである。

相異点として、変更された第３段４１２は、第４ＡＮＤ
回路４４０を含むことである。

ＡＮＤ回路４４０は、第１パスのゾーン１０進「負」符
号が生じた時、ゼロ強制機能を与える。

この追加されたＡＮＤ回路４４０は、線４６上の符号制
御信号、及び線２８上の第１パス状態信号によって制御
される。

これらの信号は、へＮＤ回路４４１へ与えられる。

回路４４１の出力は、ＮＯＴ回路４４２へ接続される。

ＮＯＴ回路４４２は、線４４３を介して、ゼロ制御ＡＮ
Ｄ回路４４０の第１人力へ接続される。

ＡＮＤ回路４４０への第２人力は、制御線３２７上の「
１強制」信号である。

ＡＮＤ回路４４１及びＮＯＴ回路４４２によつ；て遂行
される論理は、状態が第１パスであり、符号がマイナス
の時に限って線４４３を２進Ｏレベルへ設定するもので
ある。

線４４３に０レベルが生じると、ＡＮＤ回路４４０が無
能化され、よってＴ２出力ビット線がゼロへ強制される
。

他の第１１パスと符号の組合せでは、線４４３は２進ル
ベルになる。

この事は、ＡＮＤ回路４４０を能動条件におき、線３２
７上の「１強制」信号は、Ｔ２ビット出力線を２進ルベ
ルへ強制する。

ゾーン１０進数を処理する時、ＡＮＤ回路４２１，４２
２−を無能化するため、ＮＯＴ回路４４４が含まれる。

回路４４４は、ＡＮＤ回路４４０がＯレベルを強制しよ
うとしている時、Ｔ２ビット出力線上に誤ったルベルが
現われるのを禁止するために必要である。

； 前述した相違点を除けば、第１２図の論理ユニット
３０６の動作ｌマ、第１１図の論理ユニット３０４の動
作と同じである。

第１３図を参照すると、ｈｅｘ ７論理ユニツト３０７
の内部構成の代表例が示される。

第１１図２との比較を容易にするため、第１１図の素子
と同じ素子は、同じ番号を付される。

ｈｅｘ ７論理ユニツト３０７に必要な動作は、１つの
重要な例外を除いて、他の奇数番号のｈｅｙ論理ユニツ
）３０１゜３０３．３０５に必要な動作と同じである。

数の１形式がパック１０進数であり、状態が第１パスで
ある時、ｈｅｘ ７ユニツト３０７は出力データ・ビッ
トＶＯ−Ｖ３を強制して、正しいパンク１０進符号コー
ドを取らせる。

他の場合、即ち２進数後続パスでのゾーン１０進数又は
パック１０進数部２分については、ｈｅｘ７ユニツト３
０７は他の奇数番号ｈｅｘ ３０１ ＞ ３０３．３０
５と同じように動作する。

必要なパック１０進数出力符号コードは、次の通りであ
る。

１１００＝「正」符号コード １１０１−「負」符号コード ２つのコードの相異は、第４（最低順位）ビット位置で
ある。

故に、パンク１０進符号コードを祠るためには、２つの
高順位ビット位置（■０及びＶｌ）の出力を強制して２
進１の値を取らしめ、第３ビット位置（■２）の出力を
強制して２進Ｏの値を取らしめ、線４６−Ｌの符号制御
信号の値に従って、第４ビット位置（■３）の出力を設
定することで十分である。

この事は、第１３図の回托でなされる。

第１３図に示される如く、２つの高順位ビット位置に対
する論理段３１０，３１１は第１１図のものと同一であ
る。

２つの低順位ビット位置に対する論理段５１２，５１３
は多少の変更を有する更に、「強制」制御線５５０を駆
動する論理回路。

も少し異っている。

他の２つの制御線３２５゜３２６を、駆動する論理回路
は同じである。

次に、パンク１０進符号コードを強制することが望まれ
る時に起る事項を考慮する。

この場合、へＮＤ回路５５１へ与えられる１０進及び第
１パス信号は、２進ルベルにある。

形式はパック形式であるから、線２６上のゾーン信号は
２進Ｏレベルにある。

これは、ＡＮＤ回路５５１の第３人力に２進ルベルを与
えるため、ＮＯＴ回路５５２によって反転される。

これらの入力条件の下で、ＡＮＤ回路５５１は「強制」
制御線５５０を２進ルベルへ駆動する。

この事は、■０及び■１出カビット線を２進ルベルへ強
制する。

「強制」制御線５５０上のルベルは、ＮＯＴ回路５５３
によって反転され、第３段５１２におけるＡＮＤ回路５
２１．５２２の各々へＯレベル入力が与えられる。

この事は、ＡＮＤ回路５２１．５２２を無能化し、■２
出力ビット線を２進Ｏレベルへ強制する。

第４段５１３に関しては、線５５０上のルベルが第ＬＡ
ＮＤ回路５５４を能動条件におき、ＮＯＴ回路５５３の
出力のＯレベルは、第２ＡＮＤ回路５５５を無能化する
。

ＡＮＤ回路５５４の第１のものは、線４６上の符号制御
信号を受取る。

故に、■３出力ビット線は、線４６上の符号制御信号と
同じ２進レベルを取るようにされる。

もしその符号制御信号が、負を示すルベルにあれは■３
出力線は、ルベルへ１駆動されこの事は、「負」符号レ
ベルに対する所望のレベルである。

逆に、もし符号制御信号がＯレベルにあれば■３出力線
も０レベルとなる。

このようにして、ｈｅＸ７論理ユニット３０７は、パッ
ク１０進数に対する第１パスの間に、ｌ’−１１００１
又は「１１０１」の符号コードを強制する。

次に他の条件の存在を考える。

即ち、２進数が処理されている場合、ゾーン１０進数が
処理されている場合、又はパンク１０進後続パス動作の
場合である。

これらの場合、ＮＮＤ回路５５１への入力の少なくとも
１つは、０レベルにある。

この事は、「強制」制御線５５０をＯレベルにする。

この事は、最初の２つの段３１０，３１１から強制動作
を除去し、それらの段をして前述した如くに動作させる
。

線５５０上のＯレベルは、ＮＯＴ回路５５３によって反
転され、ルベル入力が第３段５１２におけるＡＮＤ回路
５２１，５２２へ与えられる。

この事は、第３段５１２をして、他の奇数番号ｈｅｘ論
理ユニットにおける第３段と同じように動作させる。

具体的には、ＡＮＤ回路５２１は「真」制御線３２５に
よって付勢され、Ｕ２ビット値の真の表現を通過させ、
ＡＮＤ回路５２２は「＋Ａ」制御線３２６によって付勢
されて、Ｕ２ビット値の補数表現を通過させる。

第４段５１３に関しては、線５５０上のＯレベルは、Ａ
ＮＤ回路５５４を無能化し、ＮＯＴ回路５５３の出力に
おけるルベルは、第２ＡＮＤ回路５５５を能動化する。

この事は、第４段５１３を能動化して、Ｕ３ビット値を
修正なしで通過させる。

第１４図の補数検知器 第１４図を参照すると、そこには第１図の補数検知器６
５の内部構成の代表例を示す。

前述した如く、補数検知器６５は、出力訂正器５０から
の出力数が、真の大きさの形式ではなく補数形式にある
時、１つの表示を与えるように使用される。

この補数形式表示は、補数形式出力を「真の形式」出力
へ変換止るために、再補数化動作を開始するためのベー
スとして使用され得る。

前述した如く、出力が補数形式にあることのハードウェ
ア表示は、１０進減算動作を遂行している時、ＣＯキャ
リー・アウト状態線にキャリー無しの条件（ＣＯ＝０）
が生じることである。

第１４図の補数検知器は、線２７上の１０進状態信号及
び線４２上の加減算制御信号を受取るＡＮＤ回路６００
を含む。

ＣＯキャリー・アウト状態線６６上のキャリー・アウト
信号は、ＮＯＴ回路６０１を介して、ＡＮＤ回路６００
へ与えられる。

故に、１０進減算動作が遂行され、ＣＯキャリー・アウ
トが存在しない時（ＣＯ＝Ｏ）、ＡＮＤ回路６００は２
進ルベル出力を発生する３ＡＮＤ回路６００の出力は、
出力数がＺレジスフ５３へ負荷されるのと同時に、２進
ラッチ回路６０２へ負荷される。

もしＡＮＤ回路６００の出力が、２進ルベルにあればそ
の値はラッチ回路６０２へ負荷され、補数検知器出力状
態線６７上には、２進ルベルを示す補数形式が発生され
る。

自動的再補数化が望まれる場合、状態線６７上のＣＤ状
態信号がデータ・プロセッサの制御部分へ与えられる。

そのような制御部分は、適当な時には再補数化動作を開
始するように働く。

ラッチ回路６０２の出力におけるルベル信号を示す補数
形式は、可視状態表示を与えるため、ランプ駆動回路６
０３をして表示ランプ６０４を点燈せしめる。

演算ユニット１０が、高速データ・プロセッサ中で使用
され、かつ自動補数化が行われる場合、ランプ駆動器６
０３とランプ６０４は省略される。

何故ならば、動作の速度は可視表示を非実際的にするか
らである。

第１図の演算ユニットの動作 第１図の演算ユニット１０の重要な特徴は、多デジット
・ゾーン１０進オペランドを先ずパック形式に変換する
ことなく、演算動作を遂行する能力である。

更に、そのような演算動作は、純２進数を処理するのに
適し、かつゾーン１０進数を適合させるための特別な手
段を有しない並列２進加算器２０によって遂行される。

この事が望ましい理由は、それが２進オペランド、ゾー
ン１０進オペランド、パンク１０進オペランドに対して
、１つの同じ２進加算器を使用することが可能だからで
ある。

換言すれば、ゾーン１０進能力は、通常型のデータ・プ
ロセッサ動作を犠牲にすることなく付加される。

ゾーン１０進オペランドを通常の２進加算器２０で処理
する能力は、Ａ及びＢ入力修正器２３゜３３、及び出力
訂正器５０の使用によって達成される。

Ａ及びＢ入力修正器２３，３３は、ゾーン１０進オペラ
ンドを処理している時、オペランドのゾーン及び符号フ
ィールドを予め条件すけて、加算器２０内の演算動作に
混乱が生じないようにする。

加算器２０における演算動作の完了の後、出力訂正器５
０は、結果数のゾーン及び符号フィールドを正しい条件
へ戻すために使用される。

１０進数以外のものを処理する時、入力修正器２３．３
３、及び出力訂正器５０における１０進及び符号フィー
ルドの先廻り条件ずけ及び事後の条件すけ機能は無能化
される。

この事は、そのような処理が通常の方法でなされるよう
にする。

欠に、ゾーン１０進数を処理している場合のユニット１
０の典型的動作が説明される。

具体的には、次の例が２つのゾーン１０進数の加算を説
明するために使用される。

１６進法表示（前記の表３を参照）が、ここで使用され
、かつ以下の説明を通して使用される。

何故ならば、それが２進化１０進デジツトに生じること
を説明する最良の方法だからである。

更に、それは数字に対する「１１１１」ゾーン・コード
を１つの１６−焦デジットＦによって表現することを可
能ならしめる。

故に、上記の例におけるＦは、２つの入力オペランド、
及び期待される結果におけるゾーン・フィールドを表わ
す。

実際には、各科の数における右端のＦは符号フィールド
であり符号コードは「正」を表示する「１１１１」であ
る（前記の表２を参照）。

故に、上記の例における全ての遂は、正の数である。

次の例が、ゾーン１０進減算動作の例として使用される
。

この例における２つの入力オペランドは、加算の例の場
合と同じである。

Ａ及びＢ入力修正器２３．３３によって与えられる入力
修正（又は入力特注化）の目的は、入来するゾーン１０
進データを変更することによって、２つの入力オペラン
ドが加算器２０の中で相互に加算される時、キャリーが
適当なゾーン及びデジット境界に正しく伝播するように
することである。

この入力特性化には、２つの局面がある。

１つの局面は、入力オペランドにおけるゾーン（及び符
号）フィールドに関連し、他の局面は入力オペランドに
おけるデジット・フィールドに関連する。

先ずデジット・フィールドを考えると、１０進演算にお
いては数のベースは１０であり、従って相互に加算され
る２つのデジットは、９より大きい全ての結果について
、次に高いデジットへキャリーを発生することに注意す
べきである。

しかし２進化１０進デジツトは、４ビツト２進コード・
デジットである。

そのような４ビット方式は、１６進方式（ベースは１６
）を構成する。

換言すれば、４ビツト２進コード・デジットは、実際に
は１６進デジツトである。

故に、２つのそのようなデジットが相互に加算される時
、それらは１５（１６進のＦ）より大きい全ての結果に
ついて、次に高いデジットへキャリーを発生する。

従って、これらの数のベース差は６であるから（１６−
１０＝６）、Ｂ入力修正器３３を通る各々の２進化１０
進デジツト・フィールドは、６だけ増加され、２進加算
が加算器２０内で起る時、デジット・フィールドからの
キャリー・アウトは正しいものになる。

表５は、「＋６」特注化機能を経た後の全ての有効な入
力１０進デジツト及び関連した１６進表現を示す。

上記特性化機能は、加算動作を遂行している時、Ｂ入力
修正器３３によって与えられる１Ａ側入力オペランドに
おけるデジット・フィールドは、それがＡ入力修正器２
３を通る時に修正される。

もしデジット・キャリーが、加算器２０内の間に発生さ
れると、次の高順位の結果デジットが「１」だけ増加さ
れねばならない。

しかし、ゾーン１０進形式における次の高順位フィール
ドは、ゾーン・フィールドである。

従って、低順位１０進デジツト結果フイールドからゾー
ン・フィールドへ来るキャリーは、ゾーン・フィールド
を通って伝播され、それが忠実に次の高順位１０進デジ
ツト・フィールドへ入力されねばならない。

これは、全てのＡ個入力ゾーン・フィールド・ビットを
２進Ｏ値へ強制し、全ての８個入力ゾーン・ビットを２
進１値へ強制することによって達成される。

加算器２０内で加算を遂行する時、ゾーン・フィールド
へ来るキャリーは、以下に示すようにゾーン・フィール
ドを伝播される。

ＥＢＣＤＩＣコードについては、入来する８個入力オペ
ランドのゾーン・フィールドは、既に「１１１１」のゾ
ーン・コードを有することに注目されたい。

故に、もし所望ならば、８個入力オペランドのゾーン・
フィールドは修正されないで、Ｂ入力修正器３３を通さ
れてよい。

勿論、符号フィールド・ビットは、Ｂ入力修正器３３に
よって「１１１１」へ必ず設定されるようにすることが
必要である。

これまでの実施例において使用される手順は、Ｂ入力オ
ペランドが修正器３３を通る時（前述した如く、この事
は、ゾーン・フィールド・ビットについては必要でない
。

）全てのゾーン・フィールド及び符号フィールド・ビッ
トを２進ルベルへ強制することである。

前述した例のゾーン１０進加算に対する２つの入力オペ
ランドは、表６に示されるようにＡ及びＢ入力修正器２
３，３３によって特性化される。

Ｂ側入力におけるデジット・フィールドの各々に対する
デジット値は、「６」だけ増加されることに注意された
い。

表６の右側に示される犠牲化後の２進ビツト・シーケン
スは、加算器２０の左右の入力へ与えられる２つの値で
ある。

本実症例のデータ・フローの幅は４バイトであるから、
上記の３バイトのビット・シーケンスは、加算器２０に
対する入力の低順位部分のみを表わすことに注意された
い。

加算器２０への左側入力に対する高順位２バイトは、１
６進表示を使用すれば「００００」となる。

右側入力については、「Ｆ６Ｆ６」である。

２つの最初のＯデジット・フィールドに対する「＋６」
動作の効果に注意されたい。

説明を簡単にするため、高順位２バイトについては、以
後の説明を省略する。

ゾーン１０進減算動作において、ゾーン及びデジット・
フィールドのＡ個入力特注化は、前述した加算動作の場
合と同じである。

更に、Ｂ側オペランドに対するゾーン及び符号フィール
ドの入力特注化も同じである。

しかし、Ｂ側オペランドにおけるデジット・フィールド
の入力特注化は、幾分違っている。

２進加算器２０は、１つの加算器であるから減算動作は
、データが加算器２０へ与えられる前に、Ｂ側デジット
・フィールドに含まれるデータを補数化することによっ
て遂行される。

デジット値を１＋６」だけ増加することは、ベース１０
ではなく、ベース１６でデジット・フィールドを補数化
することによって達成される。

この事は、デジット・フィールドの２進ビツトを反転し
く１の補数）、加算器２０の最低順位段へ「１」のキャ
リー・インを強制する（これは、Ｃｉｎキャリー・イン
線７３によって達成される。

）ことによってなされる。

この事は、２進の２の補数、又は４ビツト・デジット・
ベースで１６の補数を発生する。

その事は、１０の補数をとり、６を加えることに等しい
。

故に、「＋６」動作は、補数化動作に伴うものである。

表７は、ゾーン１０進減算動作について、補数Ｂ入力修
正器３３によって与えられるＢ側デジット・フィールド
特注化を終った後の有効な入力１０進デジツト、対応し
た１６進表現及び２進表現を示す。

ゾーン１０進減算動作においては、前記の減算例に対す
る入力オペランドは、表８に示す如く、Ａ及びＢ入力修
正器２３．３３によって特性化される。

この減算特性化を表６に示される加算特性化と比較して
みると、Ｂ側オペランドに対するデジット・フィールド
に差が生じていることが分る。

表８の右に示される特性化された２進ビツト・シーケン
スは、減算動作のために加算器２０の２つの込力側へ与
えられる数値である。

加算例において、特性化されたＡ及びＢオペランドのた
めに、加算器２０内で生じる２進加算は表９に示される
。

減算例において、加算器２０内で起る２進加算は、表１
０に示される。

これらの加算及び減算において、加算器２０内で生じる
ｈｅｘフィールド・キャリー・アウトＣ４゜Ｃ５，Ｃ６
，Ｃ７に注目すべきである。

何故ならば、これらのｈｅｘフィールド・キャリーは適
用されるべき出力訂正の型式を決定するからである。

表９及び表１０において、２バイト・オペランドは右端
を揃えられ、従って４バイト加算器２０内の２つの低順
位バイトに対する段によって処理される。

更に、高順位の２つのバイトは、２バイトオペランドに
よって必要とされないが、ｈｅｘフイ−ルド・キャリー
・アウトＣＯ，Ｃ１，Ｃ２゜Ｃ３を考慮に入れることが
必要である。

ｈｅｘフィールド・キャリー・アウトは、加算器２０の
出力に現われるデータを有効なゾーン１０進形式に変換
するため、出力訂正器５０で必要な訂正動作を決定する
。

デジット・フィールドに対する訂正が先ず考慮される。

デジット・フィールドに関しては、８個入力デジット・
フィールドの値が６だけ増加されて、ベース１６に対し
て適当なデジット・フィールド・キャリーが発生された
ので、加算器出力デジット・フィールド訂正は、デジッ
ト・フィールド・キャリ・が、加算器２０内の加算の間
に生じた（Ｃ＝１）デジット・フィールドについては必
要でない。

しかし、もしデジット・キャリーが、デジット境界で発
生しなかったならば（Ｃ＝０）、対応する出力デジット
・フィールドの値は、８個入力デジット・フィールドに
対する６の増加を補償するため、６だけ減せられねばな
らない。

本例の場合、この事は、ｈｅｘｌ及びｈｅｘ３の高順位
デジット・フィールド、及びｈｅｘ ５及びｈｅｘ
７の低順位デジット・フィールドに適用される。

表１１図は、対応するデジット・フィールド・キャリー
・アウトを発生しない加算器２０出力デジツト・フィー
ルドについて、デジット・フィールド出力訂正を示す。

ゾーン・フィールドに対する出力訂正の必要性は、キャ
リーに依存するが、ｈｅｘフィールド・キャリー・アウ
トの反対の値に対してなされる。

具体的には、もしゾーン・フィールド・キャリー・アウ
トが発生されると、加算器出力ゾーン・フィールドは、
オール１であり出力訂正は必要でない。

しかし、もしゾーン・フィールド・キャリー・アウトが
発生されれば、加算器出力ゾーン・フィールドはオール
０であり、これはオール１を強制して、有効なゾーン・
フィールド・コードを発生する必要がある。

表１２は、４ビツトｈｅｘフイールドに対するキャリー
・アウトの値に基いて、ゾーン及びデジット・フィール
ドのためにとられる訂正動作を要約する。

前述した如く、本実施例はもし必要であれば、デジット
・フィールド位置を訂正するに当って６だけ減するので
はなく、１０（１６進のＡ）だけデジット・フィールド
値を増加することによって行う。

故に、訂正は６を減じるのではなく、６の補数を加える
ことによってなされる。

特定のデジット値を１０だけ増加することによって訂正
動作を遂行する時、デジット・キャリーの伝播は生じな
い。

換言すれば、そのようなデジット・キャリーは無視され
る。

加算例において、表１２に掲げた訂正動作を加算器２０
出力データへ適用すると、その結果は表１３のようにな
る。

減算例において、同じ訂正動作を加算器出力データへ適
用すると、その結果は表１４のようになる。

期待される結果と表１３及び表１４の出力結果とを比較
してみると、訂正された出力データは、実際に正しい答
を表わしていることが分る。

そして、これらの答は正しいゾーン１０進形式になって
いる。

第１０図−第１３図に示された出力訂正器５０の実施例
において、出力訂正器は、これまで説明したものと幾分
違った方法で、ゾーン・フィールド訂正動作を行う。

具体的には、ゾーン・フィールドは、単に各々のゾーン
・フィールド・ビットを２進ルベルへ強制することによ
って訂正される。

この場合、加算器２０からのゾーン・フィールド・キャ
リー・アウトは無視される。

これら２つの方法のいずれもゾーン・フィールドを訂正
するために有効であり、正しい結果を与える。

以下の説明では、ゾーン・フィールド・キャリー・アウ
トを使用する方法を採用することにする。

他の補数演算における如く、演算ユニット１０は、ゾー
ン１０進出力を補数形式で発生することができる。

この事は、減算動作において、Ｂ個入力オペランドの数
値が、Ａ個入力オペランドの数値より大きい時に起る。

表１５は、前述の減算例を繰返した結果を示すが、Ａ及
びＢオペランドの値は逆になっている。

期待される結果は、負の４９である。

第３デジシト位置の「Ｄ」は負の符号を示す。

しかし、ユニット１０によって発生され、Ｚレジスタ５
３へ与えられる出力は、−４９の１０に対する補数、即
ち＋５１である。

Ｚレジスフ５３へ与えられる出力数が、補数形式にある
ことのハードウェア表示は、Ｃ０ｈｅｘフイールド・キ
ャリー・アウトについて２進０が生じることである。

勿論、このキャリー・アウトは、全体としての加算器２
０に対するキャリー・アウトである。

故に、１０進減算動作において、もしＣＯキャリー・ア
ウトが存在すれば（ＣＯ＝１）、Ｚレジスフ５３へ与え
られる数は、真の大きさの形式にあり、演算動作は完全
である。

しかし、もしＣＯキャリー・アウトが存在しなければ（
ＣＯ−０）、Ｚレジスフ５３へ与えられる数は、補数形
式にある。

この場合、補数形式の数は、オール０のＡ個入力からそ
の数を減算し、結果の再補数化された数の符号を再補数
化前の元の出力数の符号の反対にすることによって変換
され得る。

表１５で使用された例の再補数化動作は、表１６に示さ
れる。

再補数動作において、ゼロのＣＯ値が期待される。

それ以上の再補数化動作は、その結果として遂行される
べきではない。

これまでの加減算の例において、Ａ及びＢオペランドの
符号は正であった。

勿論、符号が常にそ□うであるとは限らない。

成る場合には、入力オペランドが負の符号を有する。

この場合、演算ユニット１０によって実際に実行される
演算動作は、線４１上の外部選択信号によって要求され
る演算動作と同じではない。

例えば、もし加算動作が要求されたにも拘らず、入力オ
ペランドの１つが正であり、他のオペランドが負であれ
ば符号処理器４０は演算ユニット１０に減算動作を遂行
せしめる。

この事は、正しい出力の答を真の大きさの形式で与える
。

逆に、減算動作が要求されたにも拘らず、入力オペラン
ドが異った符号であれば、符号処理器４０は、ユニット
１０に加算動作を遂行させて正しい真の形式の出力を得
るようにする。

符号処理機能の典型的な例が、表１７から表２０までに
示される。

第１７表及び第１８表は、ゾーン１０進数に対するもの
であり、表１９及び表２０は、パック１０進数に対する
ものである。

ゾーン１０進数では、最後から２番目のｈｅｘ記号は符
号コードを示す。

パック１０進数では、右端のｈｅｘ記号は符号コードを
示す。

これらのコードは、表２に掲げられた１０進符号コード
のリストに従う。

結果の出力数の符号は、常にＡレジスタ２１へ与えられ
たＡ個入力オペランドの符号の極性と同じである。

しかし、Ａ個入力符号コードは、常に優先出力符号コー
ドへ変換される。

出力符号コードによって示される極性は、常にＡ個入力
符号コードによって示される極性と同じである。

前述した如く、演算ユニット１０は、結果を補数形式で
発生することができる。

もし演算動作が減算であり、８個入力オペランドの数値
がＡ個入力オペランドの数値よりも大きさにおいて犬で
あれば、Ｚレジスタ５３へ与えられる結果の出力数は、
補数形式にありかつ再補数化動作が必要である。

再補数化動作は、Ｚレジスタ５３の結果数をユニット１
０のＢ側へ通し、それをゼロに等しいＡ個入力値から減
算することによって達成される。

再補数化動作において、演算動作は再補数化されつつあ
る数の符号に拘らず、常に減算である。

結果の再補数化数に対する正しい符号は、それが出力訂
正器５０の出力に現われる時、再補数化のためにＢレジ
スタ３１へ戻された数の符号に対して、極性において反
対である。

表２１は、ゾーン１０進数の典型的な対（ｐａｉｒ）に
対する再補数化動作を示し、表２２は、パック１０進数
の典型的な対に対する再補数化動作を示す。

最終結果の符号は、各場合において、補数結果の符号に
対して、極性において反対であることに注意されたい。

演算ユニット１０は、１０進演算の効率をかなり改善す
る。

もし１０進演算動作の出力結果が、補数形式ではなく真
の形式であれば、演算ユニット１０による１０進演算の
速度は、対等の幅のオペランドに対する２進演算と変ら
ない。

もし１０進動作が補数形式の結果を発生するならば、そ
れは再補数化されねばならず、従って補数結果が有効で
あって許容できる出力である２進演算よりも「１」動作
だけ遅くなる。

これまでの例の説明において、２つのオペランドを算術
的に結合する２進演算回路は、キャリールック・アヘッ
ド並列２進加算器２０として表わされた。

しかし、加算器２０で表わされる演算回路は、並列２進
減算器の形式をとってもよい。

世えば、４バイト借用型ルツク・アヘッド並列２進減算
器が、４バイト・キャリー型ルック・アヘッド２進加算
器２０の代りに使用され得る。

もし減算器が、加算器の代りに使用されれば、加算及び
減算の制御機能は反転される。

具体的には、８個入力オペランドは加算動作を遂行する
ために補数化され、減算動作を遂行する時には補数化さ
れない。

更に、ｈｅｘフィールド・キャリー・アウト信号は、借
用アウト信号に代られる。

換言すれば、減算器はキャリー・イン及びキャリー・ア
ウト信号ではなく、借用イン及び借用アウト信号に関係
している。

これまでのハードウェアの説明では、主として「正」論
理を使用した回路結合について説明した。

しかし、本願実施例は、「負」論理又は「正」論理と「
負」論理の結合を使用した回路結合に関連して説明する
こともできる。

更に、本願実施例の論理回路及び切換回路等の構成は、
ＡＮＤ、ＯＲ。

ＮＯＴ回路等により実施するものとした。

これは、理解を容易ならしめるためであって、その全部
又は一部をＮＡＮＤ回路又はＮＯＲ回路等の他の論理回
路を使用して、実施できることに注意すべきである。

【図面の簡単な説明】

第１図は本発明に従って構成された演算ユニットのブロ
ック図、第２図は第１図の演算ユニットによって処理さ
れ得るゾーン１０進及びパック１０進データ形式を示す
図、第３図は第１図の演算ユニットへ与えられる各種の
外部制御信号を発生する制御ユニットの一部を示す図、
第４図は第１図のＡ入力修正器の構成を示す論理回路図
、第５図は第、４図のＡ入力修正器における「ｈｅｘ６
Ｊゲートの構成を示す論理回路図、第６図は第１図の補
数Ｂ入力修正器の構成を示す論理回路図、第７図は第６
図の「ｈｅｘ６」論理ユニットの構成を示す論理回路図
、第８図は第１図の符号処理ユニットの構成を示す論理
回路図、第９図は第８図の符号処理ユニットで使用され
るマイナス符号検知器の構成を示す論理回路図、第１０
図は第１図の出力訂正器の構成を示す論理回路図、第１
１図は第１０図の「ｈｅｘ４Ｊ論理ユニットの構成を示
す論理回路図、第１２図は第１０図の「ｈｅｘ６」論理
ユニットの構成を示す論理回路図、第１３図は第１０図
の１−ｈｅｘ７１論理ユニットの構成を示す論理回路図
、第１４図は第１図の補数検知器の構成を示す論理回路
図である。 ２０・・・・・・２進加算器、２１・・・・・・Ａレジ
スタ、２３・・・・・・Ａ入力修正器、３１・・・・・
・Ｂレジスタ、３３・・・・・・補数Ｂ入力修正器、５
０・・・・・・出力訂正器、５３・・・・・・Ｚレジス
タ。

Claims (1)

1. 【特許請求の範囲】 １ ゾーン形式で表わされた２つの２進符号化数につい
   て算術演算を遂行する演算ユニットにしてそれぞれが複
   数ビットから成る２つの２進ビツト・シーケンスを算術
   的に結合してその算術結果を表わす１つの２進ビツト・
   シーケンスを発生する２進演算回路と、 ゾーン形式で表わされた第１の２進符号化数を受取り、
   該２進符号化数の各ゾーン・フィールドにある非ゼロ・
   ビットをそれぞれ２進値０に変更するとともに、変更後
   の該２進符号化数を前記２進演算回路の第１入力側へ供
   給する第１の修正回路と、 ゾーン形式で表わされた第２の２進符号化数を受取り、
   該２進符号化数の各ゾーン・フィールドにあるゼロ・ビ
   ットをそれぞれ２進値１に変更するとともに、変更後の
   該２進符号化数を前記２進演算回路の第２入力側へ供給
   する第２の修正回路と、 前記２進演算回路の出力側へ結合され、各ゾーン・フィ
   ールドのビットが正しいゾーン・コード値を有する２進
   ビツト・シーケンスを発生する第３の修正回路とを備え
   て成る、演算ユニット。