JPH087083A - 算術及び論理混合組合せを形成する３入力算術論理装置 - Google Patents

算術及び論理混合組合せを形成する３入力算術論理装置

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JPH087083A
JPH087083A JP6296706A JP29670694A JPH087083A JP H087083 A JPH087083 A JP H087083A JP 6296706 A JP6296706 A JP 6296706A JP 29670694 A JP29670694 A JP 29670694A JP H087083 A JPH087083 A JP H087083A
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Abstract

(57)【要約】 【目的】 ３つの多ビット入力信号の算術及びブール混
合組合せを形成する３入力算術論理装置を提供する。 【構成】 算術論理装置は先ずブール組合せを形成し、
次いで算術組合せを形成する。現命令は、形成される組
合せを制御する機能信号Ｆ０−Ｆ７を生成する命令デコ
ーダを駆動する。３入力算術論理装置はビット回路の集
合を使用することが好ましく、各ビット回路は桁上げ伝
播、生成及びキル信号を形成する。これらの信号を多レ
ベル論理樹木回路及び桁上げ入力と共に使用して、ビッ
ト結果及び次のビット回路への桁上げ出力を発生させる
ことができる。この構造は、現命令に基づいて３つの入
力信号の選択された算術、ブール、もしくは算術及びブ
ール混合機能の形成を可能にする。入力信号の１つに組
合せが感応しないように機能信号を選択し、残余の入力
信号の２つの入力機能を遂行させることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、デジタルデータ処理に
関し、具体的にはデジタルデータ処理、特にデジタル画
像／グラフィックスを処理するためのマイクロプロセッ
サ回路、アーキテクチャ及び方法に関する。
【０００２】
【発明の背景】本発明は、コンピュータグラフィック
ス、特にビット写像( bit mapped )グラフィックスの分
野に関する。ビット写像グラフィックスにおいては、コ
ンピュータメモリは個々のピクチャ要素即ち画像の画素
毎のデータを、その画像内のその画素の位置に対応する
メモリ位置に記憶する。この画像は、表示される画像で
あっても、もしくは操作、記憶、表示、または再伝送す
るために収集された画像であってもよい。ビット写像コ
ンピュータグラフィックスの分野は、ダイナミックラン
ダムアクセスメモリ（ＤＲＡＭ）が低価格になって容量
が増大したこと、及びマイクロプロセッサの処理能力が
増大したことによって大きな便益を受けてきた。成分部
品の価格及び性能のこれらの有利な変化によって、より
大きく、そしてより複雑なコンピュータ画像システムを
経済的に実現できるようになった。ビット写像グラフィ
ックスの分野は、画像データ操作に使用される処理の型
の進展に伴って幾つかの段階を経てきた。初期のビット
写像グラフィックスを支援するコンピュータシステム
は、全てのビット写像動作に対してシステムプロセッサ
を使用していた。この型のシステムは幾つかの欠陥を有
している。第１に、コンピュータシステムプロセッサ
は、ビット写像グラフィックスを処理するように特定的
に設計されたものではなかった。汎用計算のためには極
めて合理的な設計選択であっても、ビット写像グラフィ
ックスシステムには不向きである。従って若干のルーチ
ングラフィックスタスクの動作は低速であった。更に、
ビット写像グラフィックスの画像操作に必要な処理がシ
ステムプロセッサの計算能力に負担をかけるために、他
の動作をも低速にしていた。
【０００３】ビット写像グラフィックス処理の進展の次
の段階は、専用ハードウェアグラフィックス制御装置で
あった。これらの装置は、システムプロセッサの制御の
下に線、楕円及び円のような簡単な図を描くことができ
る。また多くのこれらの装置は、画素ブロック転送( Pi
xBlt )を行うこともできる。画素ブロック転送は、非表
示メモリからビット写像表示メモリへ転送することによ
って、特定の型の字体の英数文字のような標準画像要素
を、ある表示装置内に表示させるのに有用である。この
機能は同一の小さい画像をビット写像表示メモリの全体
へ転送することによって瓦張り（もしくはタイリング）
するのに使用するためにも有用である。最も屡々使用さ
れる若干のグラフィックス機能を遂行するための内蔵ア
ルゴリズムは、改善されたシステム性能を提供する。し
かしながら、有用なグラフィックスコンピュータシステ
ムは、このようなハードウェアグラフィックス制御装置
では殆ど実現されていない機能の他に、多くの機能を必
要とする。これらの付加的な機能はシステムプロセッサ
によってソフトウェアで実現しなければならない。典型
的には、これらのハードウェアグラフィックス制御装置
はシステムプロセッサにビット写像メモリへの制限され
たアクセスのみを許し、そのためハードウェアグラフィ
ックス制御装置の固定された機能の集合をシステムソフ
トウェアによって拡張できる程度が制限されることにな
る。
【０００４】更にグラフィックスシステムプロセッサ
は、ビット写像グラフィックス処理の開発のさらなる段
階を経てきた。グラフィックスシステムプロセッサは、
マイクロプロセッサの全ての特性を有するプログラム可
能な装置であり、ビット写像グラフィックスのための特
別な機能をも含んでいる。 Texas Instruments Incorpo
rated 製の TMS34010 及び TMS34020 はこの分類の装置
を代表している。これらのグラフィックスシステムプロ
セッサは、マイクロプロセッサと同一の技法で、記憶さ
れたプログラムに応答し、算術論理装置、レジスタファ
イル内のデータ記憶、並びにプログラムの流れ及び外部
データメモリの両方を介してデータを操作する能力を含
んでいる。更にこれらの装置は、プログラム制御の下で
動作する特別目的グラフィックス操作ハードウェアを含
む。これらのグラフィックスシステムプロセッサの命令
集合内の付加的な命令は、この特別目的グラフィックス
ハードウェアを制御する。これらの命令及びこれらを支
援するハードウェアは、多くの文脈に有用なベースレベ
ルグラフィックス機能を遂行するように選択される。従
ってグラフィックスシステムプロセッサは、特定の問題
のために選択されたアルゴリズムを使用して、多くの異
なるグラフィックス応用についてプログラムすることが
できる。これは、ハードウェア制御装置からプログラム
されたマイクロプロセッサへ変えることによって得るこ
とができるものと同じ有用性に向上をもたらす。これら
のグラフィックスシステムプロセッサはマイクロプロセ
ッサと同一の手法でプログラムできる装置であるから、
これらはスタンドアロングラフィックスプロセッサ、シ
ステムプロセッサに従属するグラフィックスコプロセッ
サ( co-processor )、もしくは密に結合されたグラフィ
ックス制御装置として作動させることができる。
【０００５】新しい応用に伴って、よりパワフルなグラ
フィックス機能に関する要望が発生した。幾つかの分野
においては、より費用有効なグラフィックス演算を経済
的に実現できることを要求している。これらの分野に
は、ビデオ会議、完全動画を伴うマルチメディア計算、
高品位テレビジョン、カラーファクシミリ、及びデジタ
ル写真技術が含まれる。これらの各分野は独特な問題を
有しているが、これらに共通するテーマは画像データ圧
縮及び圧縮解除である。画像、特に完全動画のために必
要な伝送帯域幅の量及び記憶容量の量は莫大である。最
終画像の品質を受け入れ可能ならしめる効率的なビデオ
圧縮及び圧縮解除を用いない限り、これらの応用は伝送
帯域幅及び記憶容量に関連する費用によって制限されよ
う。また画像認識のような画像処理機能、及び表示制御
のようなグラフィックス機能の両者を支援できる単一の
システムに関する要望も存在している。関連出願 本出願は、全てテキサス・インスツルメンツに譲渡され
た以下の合衆国特許出願に開示された発明の改良に関す
る。1994年 6月21日付合衆国特許出願一連番号 08/263,
501 号“プロセッサ及びメモリのクロスバリンクを有す
る多重プロセッサ及び動作方法”。この出願は、現在は
放棄された 1993 年10月12日付合衆国特許出願一連番号
08/135,754 号の継続であり、現在は放棄された 1992
年 8月21日付合衆国特許出願一連番号 07/933,865 号の
継続であり、現在は放棄された 1989 年11月17日付合衆
国特許出願一連番号 07/435,591 号の継続である( TI-1
4608 )。
【０００６】1989年11月17日出願、1993年 5月18日付発
行合衆国特許 5,212,777号“ＳＩＭＤ／ＭＩＭＤ再構成
可能な多重プロセッサ及び動作方法”( TI-14655 )。19
92年 6月 5日付合衆国特許出願一連番号 07/895,565 号
“多重プロセッサのための再構成可能な通信及び動作方
法”。この出願は、現在は放棄された 1989年11月17日
付合衆国特許出願一連番号 07/437,856 号の継続である
( TI-14656 )。1994年 6月22日付合衆国特許出願一連番
号 08/264,582 号“クロスバの減少された領域及び動作
方法”。この出願は、現在は放棄された 1989 年11月17
日付合衆国特許出願一連番号 07/437,852 号の継続であ
る( TI-14657 )。1993年 3月15日付合衆国特許出願一連
番号 08/032,530 号“同期ＭＩＭＤ多重処理システム及
び動作方法”。この出願は、現在は放棄された 1989 年
11月17日付合衆国特許出願一連番号 07/437,853 号の継
続である( TI-14658 )。1989年11月17日出願、1993年 5
月23日付発行合衆国特許 5,197,140号“スライスドアド
レス方式多重プロセッサ及び動作方法”( TI-14659 )。
1989年11月17日出願、1994年 8月16日付発行合衆国特許
5,339,447号“画像データの２進列内の１の数を計数す
るために相互接続された半加算器のマトリクスを使用し
た１計数回路”( TI-14660 )。
【０００７】1989年11月17日出願、1993年 8月24日付発
行合衆国特許 5,239,654号“ＳＩＭＤモードで動作させ
た場合にデータメモリとしてＭＩＭＤ命令メモリの再使
用を提供する二重モードＳＩＭＤ／ＭＩＭＤプロセッ
サ”( TI-14661 )。1992年 6月29日付合衆国特許出願一
連番号 07/911,562 号“イメージングコンピュータ及び
動作方法”。この出願は、現在は放棄された 1989 年11
月17日付合衆国特許出願一連番号 437,854号の継続であ
る( TI-14662 )。1989年11月17日出願、1993年 7月 6日
付発行合衆国特許 5,226,125号“集積された交差点論理
を有するスイッチマトリクス及び動作方法”( TI-14709
)。本出願はまた、同時出願され、同一の明細書を含む
以下の合衆国特許出願にも関連している。合衆国特許出
願一連番号 号( TI-15518 )“バレル回転子
及びマスク発生器を有する３入力算術論理装置”。合衆
国特許出願一連番号 号( TI-15519 )“複数
の独立区分と各区分からの結果を記憶するレジスタとを
有する算術論理装置”。合衆国特許出願一連番号
号( TI-15520 )“レジスタ対から条件付きでメモ
リへ記憶させる装置”。
【０００８】合衆国特許出願一連番号 号(
TI-15525 )“反復除算装置、繰り返し当たり複数の商ビ
ットを形成するシステム及び方法”。合衆国特許出願一
連番号 号( TI-15527 )“単一のデータワー
ドの複数の等区分内のデータの合計を形成する方法、装
置及びシステム”。合衆国特許出願一連番号
号( TI-15528 )“サイズ検出に最上位ビットを使用す
るハフマン符号化方法、回路及びシステム”。合衆国特
許出願一連番号 号( TI-15529 )“負数の変
換のために条件付き減算を使用するハフマン復号方法、
回路及びシステム”。合衆国特許出願一連番号
号( TI-15530 )“複数の絶対差を合計する方法、装
置及びシステム”。合衆国特許出願一連番号
号( TI-15531 )“反復除算装置、排他的ＯＲで最左の
１の検出及び最右の１の検出を使用するシステム及び方
法”。合衆国特許出願一連番号 号( TI-155
32 )“独立した２つのアドレスの選択的組合わせを使用
するアドレスジェネレータ”。合衆国特許出願一連番号
号( TI-15535 )“相関方法、装置及びシス
テム方法”。
【０００９】合衆国特許出願一連番号 号(
TI-15537 )“複数の独立プロセッサ動作を制御する長命
令ワード”。合衆国特許出願一連番号 号(
TI-15539 )“直交データ変換用回転レジスタ”。合衆国
特許出願一連番号 TI-15539 “中間フィルタ方法、回路
及びシステム”。合衆国特許出願一連番号
号( TI-15544 )“条件付きレジスタ源選択を有する算術
論理装置”。合衆国特許出願一連番号 号(
TI-15651 )“反復によって除算する装置、システム及び
方法”。合衆国特許出願一連番号 号( TI-1
7919 )“冗長符号化乗算結果を使用する乗算丸め”。合
衆国特許出願一連番号 号( TI-18209 )“分
割乗算演算”。合衆国特許出願一連番号 号
( TI-18213 )“０に関する条件付き試験を含む混合条件
試験条件付き及び分岐演算”。
【００１０】合衆国特許出願一連番号 号(
TI-18214 )“パックされたワード対の乗算演算”。合衆
国特許出願一連番号 号( TI-18570 )“桁送
り装置を有する３入力算術論理装置”。合衆国特許出願
一連番号 号( TI-18571 )“マスク発生器を
有する３入力算術論理装置”。合衆国特許出願一連番号
号( TI-18572 )“バレル回転子及びマスク
発生器を有する３入力算術論理装置”。合衆国特許出願
一連番号 号( TI-18573 )“桁送り装置及び
マスク発生器を有する３入力算術論理装置”。合衆国特
許出願一連番号 号( TI-18574 )“第１の入
力に加算された第２の入力と第３の入力との第１のブー
ル組合わせプラス第２の入力と第３の入力の第２のブー
ル組合わせの合計を形成する３入力算術論理装置”。合
衆国特許出願一連番号 号( TI-18575 )“第
１、第２及び第３の入力の第１のブール組合わせプラス
第１、第２及び第３の入力の第２のブール組合わせの合
計を形成する３入力算術論理装置”。
【００１１】合衆国特許出願一連番号 号(
TI-18576 )“桁上げ伝播論理を使用する３入力算術論理
装置”。合衆国特許出願一連番号 号( TI-1
8577 )“書き込み優先順位を使用してＩＦ、ＴＨＥＮ、
ＥＬＳＥを演算するデータ処理装置、システム及び方
法”。
【００１２】
【発明の概要】３入力算術論理装置は、３つの多ビット
入力信号の算術及びブール（混合）組合せを形成する。
算術論理装置は、好ましくは式Ａ＆Ｆ１（Ｂ，Ｃ）＋Ｆ
２（Ｂ，Ｃ）に従って先ずブール組合せを形成し、次い
で算術組合せを形成する。ブール組合せＦ１（Ｂ，Ｃ）
及びＦ２（Ｂ，Ｃ）は、２つの入力の考え得る全てのブ
ール組合せの集合から現命令によって独立的に選択され
る。現命令は、機能信号Ｆ０−Ｆ７を生成する命令デコ
ーダを駆動する。機能信号Ｆ０−Ｆ７は形成される組合
せを制御する。好ましくは、３入力算術論理装置はビッ
ト回路の集合を使用する。ブール関数発生器は、桁上げ
伝播、生成及びキル信号を形成する。ブール関数発生器
は、多重レベル論理樹木回路によって実現することがで
きる。これらの信号は桁上げ入力と混合され、ビット結
果及び次のビット回路への桁上げ入力が作られる。桁上
げ生成及び桁上げキルは、算術可能化信号が存在する時
に限って動作可能になることができる。この構造は、現
命令に基づいて３つの入力信号の選択された算術、ブー
ル、及び算術及びブール機能の形成を可能にする。考え
得る組合せは、Ａ＋Ｆ（Ｂ，Ｃ）、Ａ−Ｆ（Ｂ，Ｃ）、
Ｆ（Ｃ，Ａ＋Ｂ，Ａ−Ｃ）及びＦ１（Ａ，Ｂ）±Ｆ２
（Ａ，Ｃ）を含む。組合せが入力信号の１つに感応しな
くなるように機能信号を選択することができ、従って残
余の入力信号の２つの入力機能を遂行させることができ
る。命令自体が機能信号及び機能変更信号を含んでいて
も、もしくは機能信号及び機能変更信号を特別データレ
ジスタ内に記憶させておいてもよい。機能変更信号は、
使用に先立って機能信号を変更せしめる。これらは入力
信号の１つを効果的に変更させることができる。特定の
型の命令は、使用の際に特別レジスタ内に記憶されてい
る機能信号を反転させることができる。
【００１３】３入力算術論理装置は、最下位ビットへ桁
上げ入力を供給する最下位ビットキャリーイン発生器を
含む。この桁上げ入力は、形成中の組合せによって決定
される。一般的には減算中に、もしＦ２（Ｂ，Ｃ）がＢ
もしくはＣの反転を含むか、またはＢ及びＣのブール組
合せの反転を含んでいれば、桁上げ入力は“１”であ
り、そうでない場合には桁上げ入力は“０”である。桁
上げ入力は、若干の命令に対して特別目的データレジス
タ内に指定することができる。形成される組合せを、入
力の１つの符号ビットに依存させることができる。符号
依存命令を実行している時に、好ましくは部分集合を反
転させることによって機能信号を変更することができ
る。本発明の好ましい実施例では、３入力算術論理装置
は、画像処理に使用される単一の集積回路内に形成され
ている多重プロセッサの一部として少なくとも１つのデ
ジタル画像／グラフィックスプロセッサ内に実現するこ
とができる。
【００１４】
【実施例】以下に添付図面を参照して本発明の上述し
た、及び他の面を説明する。図１は、本発明による画像
及びグラフィックス処理のために実現された多重プロセ
ッサ集積回路を含む画像データ処理システムのブロック
線図である。このデータ処理シスッテムはホスト処理シ
ステム１を含む。ホスト処理システム１は、図１のデー
タ処理システムのホストシステムのためのデータ処理を
行う。ホスト処理システム１には、プロセッサ、少なく
とも１つのメモリ、長期記憶装置、読み出し専用メモ
リ、ランダムアクセスメモリ、及びホストシステムバス
に結合された少なくとも１つのホスト周辺装置２が含ま
れる。ホスト処理システムの配列及び動作は普通であ
る。その処理機能の故に、ホスト処理システム１は画像
データ処理システムの機能を制御する。多重プロセッサ
集積回路１００は、図１の画像データ処理システムの画
像演算のためのデータ操作及び計算を含む殆どのデータ
処理を行う。多重プロセッサ集積回路１００は、画像シ
ステムバスに双方向に結合され、この画像システムバス
によってホスト処理システム１と通信する。図１の配列
においては、多重プロセッサ集積回路１００はホスト処
理システム１とは無関係に動作する。しかしながら、多
重プロセッサ集積回路１００はホスト処理システム１に
応答する。
【００１５】図１は２つの画像システムを示している。
撮像装置３は、画像入力装置として動作する文書スキャ
ナ、電荷結合装置スキャナもしくはビデオカメラを表し
ている。撮像装置３は、この画像を画像収集制御装置４
へ供給する。画像収集制御装置４は、画像をデジタル化
し、それをラスタ走査フレームに形成する。このフレー
ム収集プロセスは、多重プロセッサ集積回路１００から
の信号によって制御される。このようにして形成された
画像フレームはビデオランダムアクセスメモリ５内に記
憶される。ビデオランダムアクセスメモリ５には画像シ
ステムバスを介してアクセスすることができ、それによ
って多重プロセッサ集積回路１００によって処理される
画像のデータ転送が可能である。第２の画像システムは
ビデオ表示装置を駆動する。多重プロセッサ集積回路１
００は、表示される画像を画素写像を通して指定するた
めにビデオランダムアクセスメモリ６と通信する。多重
プロセッサ集積回路１００は、画像システムバスを通し
てビデオランダムアクセスメモリ６内に記憶されている
画像データを制御する。この画像に対応するデータはビ
デオランダムアクセスメモリ６から呼び戻され、ビデオ
パレット７へ供給される。ビデオパレット７は、この呼
び戻されたデータを別のカラー空間に変換し、画素当た
りのビット数を拡張する等々を行うことができる。この
変換はルックアップテーブルを通して遂行可能である。
ビデオパレット７は、ビデオ表示装置８を駆動する適切
なビデオ信号をも生成する。もしこれらのビデオ信号が
アナログ信号であれば、ビデオパレット７は適当なデジ
タル・アナログ変換を含む。ビデオパレット７からのビ
デオレベル信号出力は、色、飽和、及び明るさ情報を含
むことができる。多重プロセッサ集積回路１００は、ビ
デオパレット７内に記憶されているデータを制御し、そ
れによってデータ変換プロセス及び画像フレームのタイ
ミングを制御する。多重プロセッサ集積回路１００は、
ビデオパレット７の制御を通して、ビデオ表示画像の線
の長さ及びフレーム当たりの線の数、同期、リトレー
ス、及び消去信号を制御することができる。重要なこと
には、多重プロセッサ集積回路１００はビデオランダム
アクセスメモリ６内の何処に図形表示情報が記憶されて
いるかを決定し、制御する。その後にビデオランダムア
クセスメモリ６から読み出す際に、多重プロセッサ集積
回路１００はビデオランダムアクセスメモリ６からの読
み出し順序、アクセスすべきアドレス、ビデオ表示装置
８上に所望の図形画像を発生させるために必要な制御情
報を決定する。
【００１６】ビデオ表示装置８は、指定されたビデオ表
示を発生してユーザに見せる。広く使用されている２つ
の技術が存在している。第１の技術は、ビデオデータを
画素毎の色、色相、明るさ、及び飽和で指定する。第２
の技術の場合には、赤、青及び緑の色レベルを画素毎に
指定する。ビデオパレット７及びビデオ表示装置８は選
択された技術と互換可能であるように設計され、構成さ
れている。図１には、画像システムバスに結合されてい
る付加的なメモリ９も示されている。この付加的なメモ
リは、付加的なビデオランダムアクセスメモリ、ダイナ
ミックランダムアクセスメモリ、スタティックランダム
アクセスメモリ、もしくは読み出し専用メモリを含むこ
とができる。多重プロセッサ集積回路１００は、メモリ
９内に記憶されているプログラムによって全体的に、も
しくは部分的に、の何れかで制御することができる。こ
のメモリ９は、種々の型の図形画像データを記憶するこ
ともできる。更に多重プロセッサ集積回路１００は、ビ
デオランダムアクセスメモリ、ダイナミックランダムア
クセスメモリ、及びスタティックランダムアクセスメモ
リのためのメモリインタフェース回路を含むことが好ま
しい。以上によりシステムは、ビデオランダムアクセス
メモリ５もしくは６の何れをも備えることなく多重プロ
セッサ集積回路１００を使用して構成できる。
【００１７】図１はトランシーバ１６を含んでいる。ト
ランシーバ１６は、画像システムバスと通信チャネルと
の間の変換及び双方向通信を行う。トランシーバ１６を
使用するシステムの一例はビデオ会議である。図１に示
す画像データ処理システムは撮像装置３及び画像収集制
御装置４を使用して、第１の場所に居る人々のビデオ画
像を形成する。多重プロセッサ集積回路１００はビデオ
圧縮を行い、圧縮されたビデオ信号をトランシーバ１６
及び通信チャネルを介して別の場所の同一画像データ処
理システムへ伝送する。トランシーバ１６は同様に圧縮
されたビデオ信号を、通信チャネルを介して遠隔画像デ
ータ処理システムから受信する。多重プロセッサ集積回
路１００は、この受信した信号を圧縮解除し、ビデオラ
ンダムアクセスメモリ６及びビデオパレット７を制御し
て対応する圧縮解除されたビデオ信号をビデオ表示装置
８上に表示させる。これが画像データ処理システムがト
ランシーバ１６を使用する唯一の例ではないことを理解
されたい。また、双方向通信が同一の型の信号である必
要がないことも理解されたい。例えば、対話形ケーブル
テレビジョン信号においては、ケーブルシステムヘッド
イン( head in ) は圧縮されたビデオ信号を通信チャネ
ルを通して画像データ処理システムへ送信する。画像デ
ータ処理システムは、制御及びデータ信号をトランシー
バ１６及び通信チャネルを通してケーブルシステムヘッ
ドインへ送り返すことができる。
【００１８】図１は、ホスト処理システム１を含むシス
テムで実現された多重プロセッサ集積回路１００を示し
ている。当業者ならば、本発明の以下の開示から、多重
プロセッサ集積回路１００を有用なシステムの唯一のプ
ロセッサとして使用できることが理解されよう。このよ
うなシステムでは、多重プロセッサ集積回路１００はシ
ステムの全ての機能を遂行するようにプログラムされ
る。本発明は、画像処理に使用されるプロセッサに特に
有用である。好ましい実施例によれば、本発明は多重プ
ロセッサ集積回路１００で実現されている。この好まし
い実施例は、本発明を実現した複数の同一のプロセッサ
を含む。これらの各プロセッサをデジタル画像／グラフ
ィックスプロセッサと呼ぶ。この呼び方は、便利上その
ようにしたまでである。本発明を実現するプロセッサ
は、単一の集積回路上に別々に構成されたプロセッサで
あっても、または複数の集積回路であってもよい。もし
単一の集積回路上に実現されていれば、この単一の集積
回路は、デジタル画像／グラフィックスプロセッサが使
用する読み出し専用メモリ及びランダムアクセスメモリ
をオプションで含むこともできる。図２に、本発明の好
ましい実施例の多重プロセッサ集積回路１００のアーキ
テクチャを示す。多重プロセッサ集積回路１００は、各
々が複数の区分に分割されている２つのランダムアクセ
スメモリ１０及び２０、クロスバ５０、マスタプロセッ
サ６０、デジタル画像／グラフィックスプロセッサ７
１、７２、７３及び７４、システムメモリへのアクセス
を調停する転送制御装置８０、独立した第１及び第２の
画像メモリへのアクセスを制御することができるフレー
ム制御装置９０を含む。多重プロセッサ集積回路１００
は、マルチメディア計算におけるような画像処理及びグ
ラフィックス演算に有用な高度の並行演算を行う。
【００１９】多重プロセッサ集積回路１００は、２つの
ランダムアクセスメモリを含む。ランダムアクセスメモ
リ１０は、主としてマスタプロセッサ６０が専用する。
これは、２つの命令キャッシュメモリ１１及び１２と、
２つのデータキャッシュメモリ１３及び１４と、パラメ
タメモリ１５とを含む。これらのメモリ区分は物理的に
同一であることができるが、接続及び使用は異なる。ラ
ンダムアクセスメモリ２０にはマスタプロセッサ６０及
び各デジタル画像／グラフィックスプロセッサ７１、７
２、７３及び７４がアクセスできる。各デジタル画像／
グラフィックスプロセッサ７１、７２、７３及び７４は
５つの対応するメモリ区分を有する。これらは、命令キ
ャッシュメモリ、３つのデータメモリ、及び１つのパラ
メタメモリを含む。即ち、デジタル画像／グラフィック
スプロセッサ７１は、対応する命令キャッシュメモリ２
１と、データメモリ２２、２３、２４と、パラメタメモ
リ２５とを有し、デジタル画像／グラフィックスプロセ
ッサ７２は、対応する命令キャッシュメモリ２６と、デ
ータメモリ２７、２８、２９と、パラメタメモリ３０と
を有し、デジタル画像／グラフィックスプロセッサ７３
は、対応する命令キャッシュメモリ３１と、データメモ
リ３２、３３、３４と、パラメタメモリ３５とを有し、
そしてデジタル画像／グラフィックスプロセッサ７４
は、対応する命令キャッシュメモリ３６と、データメモ
リ３７、３８、３９と、パラメタメモリ４０とを有して
いる。ランダムアクセスメモリ１０の区分と同様に、こ
れらのメモリ区分は物理的に同一であることができる
が、接続及び使用は異なる。メモリ１０及び２０のこれ
らの各メモリ区分が２Ｋバイトを含み、多重プロセッサ
集積回路１００内の合計メモリが 50 Ｋバイトを含むこ
とが好ましい。
【００２０】多重プロセッサ集積回路１００は、複数の
独立した並列データ転送を使用してプロセッサとメモリ
との間で高速度のデータ転送を行うように構成されてい
る。クロスバ５０がこれらのデータ転送を可能にする。
各デジタル画像／グラフィックスプロセッサ７１、７
２、７３及び７４は各サイクル中に同時に動作可能な３
つのメモリポートを有している。命令ポート（Ｉ）は、
対応する命令キャッシュから 64 ビットのデータワード
を取り込むことができる。ローカルデータポート（Ｌ）
は、そのデジタル画像／グラフィックスプロセッサに対
応するデータメモリもしくはパラメタメモリから 32 ビ
ットのデータワードを読み出し、またはこれらのメモリ
へ 32 ビットのデータワードを書き込むことができる。
大域データポート（Ｇ）は、何れかのデータメモリ、パ
ラメタメモリもしくはランダムアクセスメモリ２０から
32 ビットのデータワードを読み出し、またはこれらの
メモリへ 32 ビットのデータワードを書き込むことがで
きる。マスタプロセッサ６０は、２つのメモリポートを
含む。命令ポート（Ｉ）は、命令キャッシュ１１及び１
２の何れかから 32 ビットのデータワードを取り込むこ
とができる。データポート（Ｃ）は、データキャッシュ
１３もしくは１４、ランダムアクセスメモリ１０のパラ
メタメモリ１５、もしくは何れかのデータメモリ、パラ
メタメモリ、もしくはランダムアクセスメモリ２０から
32 ビットのデータワードを読み出し、またはこれらの
メモリへ 32 ビットのデータワードを書き込むことがで
きる。転送制御装置８０は、データポート（Ｃ）を通し
てランダムアクセスメモリ１０もしくは２０の何れかの
区分にアクセスすることができる。従って、任意の１メ
モリサイクル中に 15 の並列メモリアクセスを要求する
ことができる。ランダムアクセスメモリ１０及び２０
は、このように多くの並列アクセスを支援するために25
のメモリに分割されているのである。
【００２１】クロスバ５０は、マスタプロセッサ６０、
デジタル画像／グラフィックスプロセッサ７１、７２、
７３及び７４、及び転送制御装置８０と、メモリ１０及
び２０との接続を制御する。クロスバ５０は、行及び列
に配列された複数の交差点(crosspoint )５１を含む。
交差点５１の各列は単一のメモリ区分、及び対応するア
ドレス範囲に対応する。プロセッサは、そのプロセッサ
が出力するアドレスの最上位ビットを通してメモリ区分
の１つへのアクセスを要求する。プロセッサにより出力
されるこのアドレスはある行に沿って走る。そのアドレ
スを有するメモリ区分に対応する交差点５１は、そのメ
モリ区分へのアクセスを許可もしくは拒絶の何れかによ
って応答する。もし現メモリサイクル中に他のプロセッ
サがそのメモリ区分へのアクセスを要求していなけれ
ば、交差点５１はその行及び列を結合することによって
アクセスを許可する。これにより、そのアドレスがその
メモリ区分へ供給される。メモリ区分は、そのアドレス
におけるデータアクセスを許すことによって応答する。
このデータアクセスは、データ読み出し動作か、もしく
はデータ書き込み動作の何れかであることができる。も
し２以上のプロセッサが同時に同一のメモリ区分へのア
クセスを要求していれば、クロスバ５０は要求している
１つのプロセッサに限ってアクセスを許可する。クロス
バ５０の各列の交差点５１は、優先階層に基づいて通信
し、アクセスを許可する。もし同一ランクを有する２つ
のアクセス要求が同時に発生すれば、クロスバ５０はラ
ウンドロビン方式でアクセスを許可し、最後にアクセス
を許可されるプロセッサは最低の優先順位を有している
プロセッサである。許可された各アクセスは、要求にサ
ービスするのに必要な限り持続する。プロセッサはそれ
らのアドレスをメモリサイクル毎に変えることができる
ので、クロスバ５０はプロセッサとメモリ区分との間の
相互接続をサイクル毎に変えることができる。
【００２２】マスタプロセッサ６０は、多重プロセッサ
集積回路１００のための主制御機能を遂行することが好
ましい。マスタプロセッサ６０は、ハードウェア浮動小
数点計算ユニットを含む 32 ビット限定命令セット計算
機（ＲＩＳＣ）プロセッサであることが好ましい。ＲＩ
ＳＣアーキテクチャによれば、メモリへの全てのアクセ
スは命令をロードし記憶することで遂行され、殆どの整
数及び論理演算は単一のサイクル中にレジスタ上で遂行
される。しかしながら、浮動小数点計算ユニットは一般
に、整数及び論理ユニットが使用するものと同一のレジ
スタファイルを使用する場合には演算を遂行するために
数サイクルを要する。レジスタスコアボードは、正しい
レジスタアクセス順序を維持することを保証する。ＲＩ
ＳＣアーキテクチャは、画像処理における制御機能に適
している。浮動小数点計算ユニットは、画像回転機能の
迅速な計算を許容するが、これは画像処理にとって重要
である。マスタプロセッサ６０は、命令キャッシュメモ
リ１１もしくは命令キャッシュメモリ１２から命令ワー
ドを取り込む。同様にマスタプロセッサ６０は、データ
をデータキャッシュ１３もしくはデータキャッシュ１４
の何れかから取り込む。各メモリ区分は２Ｋバイトのメ
モリを含んでいるから、４Ｋバイトの命令キャッシュ
と、４Ｋバイトのデータキャッシュとが存在している。
前述したように、マスタプロセッサ６０は、クロスバ５
０を通して他のメモリ区分にもアクセスすることができ
る。
【００２３】４つのデジタル画像／グラフィックスプロ
セッサ７１、７２、７３及び７４は各々、高度の並列デ
ジタル信号プロセッサ（ＤＳＰ）アーキテクチャを有し
ている。図３に、例としてデジタル画像／グラフィック
スプロセッサ７１の全体を示すが、デジタル画像／グラ
フィックスプロセッサ７２、７３及び７４も同一であ
る。デジタル画像／グラフィックスプロセッサ７１は３
つの分離したユニット、即ちデータユニット１１０、ア
ドレスユニット１２０、及びプログラムの流れ制御ユニ
ット１３０を使用して、高度の並行演算を達成する。こ
れらの３つのユニットは命令パイプライン内の異なる命
令で同時に動作する。更に、各ユニットは内部並列処理
を含む。デジタル画像／グラフィックスプロセッサ７
１、７２、７３及び７４は、複数命令複数データ（ＭＩ
ＭＤ）モードにおいて、独立した命令ストリームを実行
することができる。ＭＩＭＤモードでは、各デジタル画
像／グラフィックスプロセッサはその対応する命令キャ
ッシュ（独立であっても、もしくは共用であってもよ
い）からの個々のプログラムを実行する。命令キャッシ
ュが共用の場合、クロスバ５０は共用メモリと組合わさ
れたプロセッサの間の通信を可能にする。デジタル画像
／グラフィックスプロセッサ７１、７２、７３及び７４
は、同期ＭＩＭＤモードで動作させることもできる。同
期ＭＩＭＤモードでは、各デジタル画像／グラフィック
スプロセッサのプログラムの流れ制御ユニット１３０
は、全ての同期プロセッサの進行準備が整うまで次の命
令を取り込むことを禁止する。この同期ＭＩＭＤモード
は、デジタル画像／グラフィックスプロセッサの分離し
たプログラムを、ロックされた段階で、密に結合された
動作で実行することを可能ならしめる。
【００２４】デジタル画像／グラフィックスプロセッサ
７１、７２、７３及び７４は、単一命令多重データ（Ｓ
ＩＭＤ）モードにおいて、同一の命令で異なるデータを
実行することができる。このモードでは、４つのデジタ
ル画像／グラフィックスプロセッサのための単一の命令
ストリームは、命令キャッシュメモリ２１から到来す
る。デジタル画像／グラフィックスプロセッサ７１は取
り込み及び分岐動作を制御し、クロスバ５０は同一命令
を他のデジタル画像／グラフィックスプロセッサ７２、
７３及び７４へ供給する。ＳＩＭＤモードでは、デジタ
ル画像／グラフィックスプロセッサ７１が全てのデジタ
ル画像／グラフィックスプロセッサ７１、７２、７３及
び７４のための命令取り込みを制御するから、これらの
デジタル画像／グラフィックスプロセッサは個々に同期
する。転送制御装置８０は、多重プロセッサ集積回路１
００のための直接メモリアクセス（ＤＭＡ）マシン及び
メモリインタフェースの組合わせである。転送制御装置
８０は、５つのプログラム可能なプロセッサのデータ要
求及びキャッシュミス( cache miss )を知的に待ち行列
に入れ、優先順位をセットし、そしてサービスする。マ
スタプロセッサ６０及びデジタル画像／グラフィックス
プロセッサ７１、７２、７３及び７４は全て、転送制御
装置８０を通して多重プロセッサ集積回路１００の外部
のメモリ及びシステムにアクセスする。データキャッシ
ュミスもしくは命令キャッシュミスは、転送制御装置８
０によって自動的に処理される。キャッシュサービスポ
ート（Ｓ）は、これらのキャッシュミスを転送制御装置
８０へ伝送する。キャッシュサービスポート（Ｓ）は、
プロセッサから情報を読み出し、メモリからは読み出さ
ない。マスタプロセッサ６０及びデジタル画像／グラフ
ィックスプロセッサ７１、７２、７３及び７４は、連携
リストパケット要求として転送制御装置８０からのデー
タ転送を要求することができる。これらの連携リストパ
ケット要求によって、情報の多次元ブロックを源及び行
先メモリアドレス（多重プロセッサ集積回路１００内で
あっても、もしくは多重プロセッサ集積回路１００外で
あってもよい）間で転送することができる。転送制御装
置８０は、データを保持するために周期的にリフレッシ
ュする必要があるダイナミックランダムアクセスメモリ
（ＤＲＡＭ）のためのリフレッシュ制御装置をも含んで
いることが好ましい。フレーム制御装置９０は、多重プ
ロセッサ集積回路１００と外部画像収集及び表示システ
ムとの間のインタフェースである。フレーム制御装置９
０は、収集及び表示装置の制御を行い、これらの装置と
メモリとの間のデータの移動を自動的に管理する。この
目的のためにフレーム制御装置９０は、２つの独立した
画像システムの同時制御を行う。典型的にはこれらは、
画像収集のための第１の画像システムと、画像表示のた
めの第２の画像システムを含むが、フレーム制御装置９
０の応用はユーザによって制御される。通常これらの画
像システムは、フレームグラバ( grabber ) もしくはフ
レームバッファ記憶装置の何れかのために使用される独
立したフレームメモリを含んでいる。フレーム制御装置
９０は、リフレッシュ及びシフトレジスタ制御装置を介
してビデオダイナミックランダムアクセスメモリ（ＶＲ
ＡＭ）を制御するように動作することが好ましい。
【００２５】多重プロセッサ集積回路１００は大規模画
像処理のために設計されている。マスタプロセッサ６０
は埋込み型制御を行い、デジタル画像／グラフィックス
プロセッサ７１、７２、７３及び７４の活動を調和よく
組合わせ、それらが発生する結果を解釈する。デジタル
画像／グラフィックスプロセッサ７１、７２、７３及び
７４は、画素解析及び操作に良く適している。もし画素
が、データ内では高いが情報内では低いもとの見做され
れば、典型的な応用においてはデジタル画像／グラフィ
ックスプロセッサ７１、７２、７３及び７４はこれらの
画素を充分に調べて生データを情報に変える。この情報
は、デジタル画像／グラフィックスプロセッサ７１、７
２、７３及び７４、もしくはマスタプロセッサ６０の何
れかによって解析することができる。クロスバ５０は、
プロセッサ間通信を調停する。クロスバ５０は、多重プ
ロセッサ集積回路１００を共用メモリシステムとして実
現させることができる。このアーキテクチャでは、メッ
セージの渡し( passing )が通信の主たる形状である必
要はない。しかしながら、メッセージは共用メモリを通
して渡すことができる。各デジタル画像／グラフィック
スプロセッサ、クロスバ５０の対応する区分、及びメモ
リ２０の対応する区分は同一の幅を有している。これ
は、同一のピンアウト( pin out ) を維持しながら、デ
ジタル画像／グラフィックスプロセッサ及び対応メモリ
をモジュールとして追加もしくは除去することを可能に
するので、アーキテクチャに柔軟性を与える。
【００２６】好ましい実施例では、多重プロセッサ集積
回路１００の全ての部品は単一の集積回路上に配置され
ている。好ましい実施例では、多重プロセッサ集積回路
１００は、0.6 μｍの特徴的なサイズを使用する相補金
属酸化物半導体（ＣＭＯＳ）で形成されている。多重プ
ロセッサ集積回路１００は、256 ピンを有するピングリ
ッドアレイパッケージに構成することが好ましい。入力
及び出力は、トランジスタ・トランジスタ論理（ＴＴ
Ｌ）の論理電圧と互換できることが好ましい。多重プロ
セッサ集積回路１００は約 300 万個のトランジスタを
含み、 50 ＭＨｚのクロック周波数を使用することが好
ましい。図３に、例としてデジタル画像／グラフィック
スプロセッサ７１の全体を示すが、デジタル画像／グラ
フィックスプロセッサ７２、７３及び７４も同一であ
る。デジタル画像／グラフィックスプロセッサ７１は、
データユニット１１０、アドレスユニット１２０、及び
プログラムの流れ制御ユニット１３０を含む。データユ
ニット１１０は、論理もしくは算術データ演算を遂行す
る。データユニット１１０は、８つのデータレジスタＤ
７−Ｄ０と、状態レジスタ２１０と、複数フラグレジス
タ２１１を含む。アドレスユニット１２０は、ローカル
データポート及び大域データポートのためのロード／記
憶アドレスの生成を制御する。後述するように、アドレ
スユニット１２０は、２つの実質的に同一のアドレス指
定ユニットを含む。即ち１つはローカルアドレス指定用
であり、１つは大域アドレス指定用である。これらの各
アドレス指定ユニットは、相対アドレスモードにおいて
絶対アドレス指定を可能にする全て“０”の読み出し専
用レジスタと、スタックポインタと、５つのアドレスレ
ジスタと、３つの指標レジスタとを含む。これらのアド
レス指定ユニットは、両アドレスユニットから組合わせ
アドレスを形成する時に使用される大域ビット多重化制
御レジスタを共用する。プログラムの流れ制御ユニット
１３０は、プログラムカウンタＰＣ ７０１と、アドレ
スパイプライン段に現在存在している命令のアドレスを
保持する命令ポインタ・アドレス段ＩＲＡと、実行パイ
プライン段内に現在存在している命令のアドレスを保持
する命令ポインタ・実行段ＩＲＥと、サブルーチンから
の戻りのためのアドレスを保持する命令ポインタ・サブ
ルーチンからの戻りＩＰＲＳと、０オーバヘッドループ
を制御する一組のレジスタと、対応する命令キャッシュ
メモリ内の命令ワードの４つのブロックの最上位ビット
を保持する４つのキャッシュタグレジスタＴＡＧ３−Ｔ
ＡＧ０とを含む。
【００２７】デジタル画像／グラフィックスプロセッサ
７１は、図４に示すような３段パイプライン上で動作す
る。データユニット１１０、アドレスユニット１２０及
びプログラムの流れ制御ユニット１３０は、ある命令パ
イプラインにおいて異なる命令で同時に動作する。３つ
の段は、年代順に、取り込み、アドレス及び実行であ
る。即ち任意の時点には、デジタル画像／グラフィック
スプロセッサ７１は、３つの命令の異なる機能で動作し
ていることになる。フレーズパイプライン段はクロック
サイクルを参照する代わりに使用され、パイプラインが
前進する時に特定の事象が発生し、失速状態中には発生
しないことを指示する。プログラムの流れ制御ユニット
１３０は、取り込みパイプライン段中に発生する全ての
動作を遂行する。プログラムの流れ制御ユニット１３０
は、プログラムカウンタと、ループ論理と、割り込み論
理と、パイプライン制御論理とを含む。取り込みパイプ
ライン段中に、次の命令ワードがメモリから取り込まれ
る。プログラムカウンタ内に含まれるアドレスは、キャ
ッシュタグレジスタと比較されて次の命令ワードが命令
キャッシュメモリ２１内に記憶されているか否かが決定
される。プログラムの流れ制御ユニット１３０はプログ
ラムカウンタ内のアドレスを命令ポートアドレスバス１
３１へ供給し、命令キャッシュメモリ２１からこの次の
命令ワード（もし存在すれば）を取り込ませる。クロス
バ５０は、このアドレスを対応する命令キャッシュ（こ
こでは命令キャッシュメモリ２１）へ伝送し、命令キャ
ッシュは命令ワードを命令バス１３２上へ戻す。もし存
在しなければキャッシュミスが発生し、転送制御装置８
０は外部メモリをアクセスして次の命令ワードを入手す
る。プログラムカウンタが更新される。もし後続命令ワ
ードが次の順序のアドレスにあれば、プログラムの流れ
制御ユニット１３０はプログラムカウンタを事後増数
（もしくはポストインクリメント）させる。もし後続命
令ワードが次の順序のアドレスになければ、プログラム
の流れ制御ユニット１３０はループ論理もしくはソフト
ウェア分岐に従って次の命令ワードのアドレスをロード
する。もし同期ＭＩＭＤモード中であれば、命令取り込
みは、全ての指定されたデジタル画像／グラフィックス
プロセッサが同期するまで（通信レジスタ内の同期ビッ
トによって指示される）待機する。
【００２８】アドレスユニット１２０は、アドレスパイ
プライン段の全てのアドレス計算を遂行する。アドレス
ユニット１２０は、２つの独立したアドレスユニットを
含む。即ち１つは大域ポート用であり、１つはローカル
ポート用である。もし命令が１もしくは２メモリアクセ
スを要求すれば、アドレスユニット１２０はアドレスパ
イプライン段中に１もしくは複数のアドレスを生成す
る。この１もしくはこれらの複数のアドレスは、それぞ
れ大域ポートアドレスバス１２１及びローカルポートア
ドレスバス１２２を通してクロスバ５０に供給され、検
出／優先順位決定の争奪がなされる。もし競合が存在し
なければ、アクセスされたメモリは要求されたアクセス
を許すように準備するが、メモリアクセスは後続する実
行パイプライン段において発生する。データユニット１
１０は、実行パイプライン段中の全ての論理及び算術演
算を遂行する。全ての論理及び算術演算、及びメモリへ
の、もしくはメモリからの全てのデータの移動は実行パ
イプライン段中に発生する。大域データポート及びロー
カルデータポートは、アドレスパイプライン段中に開始
されたどのようなメモリアクセスも、実行パイプライン
段中に完了させる。大域データポート及びローカルデー
タポートは、メモリ記憶装置が必要とするデータ位置合
わせ、何等かのデータ抽出、及びメモリロードが必要と
する符号拡張の全てを遂行する。もし実行パイプライン
段の何等かの動作中にデータ行先としてプログラムカウ
ンタが指定されれば、何等かの分岐が行われる前に２つ
の命令の遅延が発生する。この分岐命令に続く次の２つ
の命令は既に取り込まれているので、パイプライン動作
にはこの遅延が必要である。ＲＩＳＣプロセッサにおけ
る実際の動作によれば、他の有用な命令を２つの遅延ス
ロット位置に配置することができる。
【００２９】デジタル画像／グラフィックスプロセッサ
７１は、３つの 32 ビットの内部データバスを含む。こ
れらは、ローカルポートデータバスＬＢＵＳ １０３
と、大域ポート源データバスＧＳＲＣ １０５、及び大
域ポート行先データバスＧＤＳＴ １０７である。これ
ら３つのバスは、ローカルデータポート１４１及び大域
データポート１４５を有するデータポートユニット１４
０にも接続されている。データポートユニット１４０
は、クロスバ５０に結合されていてメモリアクセスを行
う。ローカルデータポート１４１は、メモリへデータを
記憶させるためのバッファ１４２を有している。マルチ
プレクサ／バッファ回路１４３は、クロスバ５０を介し
てメモリからのローカルポートデータバス１４４から、
ローカルポートアドレスバス１２２から、もしくは大域
ポートデータバス１４８から、データをＬＢＵＳ１０３
上へロードする。ローカルポートデータバスＬＢＵＳ
１０３は、レジスタを源とする（記憶）、もしくはメモ
リを源とする（ロード）の何れかである 32 ビットのデ
ータを伝送する。アドレスユニット１２０内の演算結果
が、ローカルポートアドレスバス１２２、マルチプレク
サバッファ１４３を通してローカルポートデータバスＬ
ＢＵＳ １０３へ供給され、データユニット１１０の算
術演算を補足することができるので有利である。これに
関しては後述する。バッファ１４２及びマルチプレクサ
バッファ１４３はデータの位置合わせと抽出とを遂行す
る。ローカルポートデータバスＬＢＵＳ １０３はデー
タユニット１１０内のデータレジスタへ接続されてい
る。ローカルバス一時保持レジスタＬＴＤ１０４もロー
カルポートデータバスＬＢＵＳ １０３に接続されてい
る。
【００３０】大域ポート源データバスＧＳＲＣ １０５
及び大域ポート行先データバスＧＤＳＴ １０７は、大
域データ転送を調停する。これらの大域データ転送は、
メモリアクセス、レジスタからレジスタへの移動、もし
くはプロセッサ間の命令ワード転送の何れかであること
ができる。大域ポート源データバスＧＳＲＣ １０５は
大域ポートデータ転送の 32 ビット源情報を伝送する。
データ源は、デジタル画像／グラフィックスプロセッサ
７１の何れかのレジスタ、もしくはデジタル画像／グラ
フィックスプロセッサ７１、７２、７３もしくは７４の
何れかに対応する何れかのデータメモリもしくはパラメ
タメモリであることができる。マルチプレクサバッファ
１４６は、ローカルポートデータバスＬＢＵＳ １０３
もしくは大域ポート源データバスＧＳＲＣ １０５から
線を選択し、データの位置合わせを遂行する。マルチプ
レクサバッファ１４６は、このデータを大域ポートデー
タバス１４８を書き込み、クロスバ５０を介してメモリ
へ印加する。大域ポート源データバスＧＳＲＣ １０５
もデータをデータユニット１１０へ供給し、算術論理装
置への源の１つとして使用させる。この後者の接続によ
って、デジタル画像／グラフィックスプロセッサ７１の
何れかのレジスタを算術論理装置演算のための源とする
ことが可能になる。
【００３１】大域ポート行先データバスＧＤＳＴ １０
７は、大域バスデータ転送の 32 ビット行先データを伝
送する。大域ポート１４５内のバッファ１４７は、大域
ポート行先データバスＧＤＳＴ １０７のデータの源と
なる。バッファ１４７は、必要とされる何等かのデータ
抽出及び符号拡張動作を遂行する。このバッファ１１５
は、もしデータ源がメモリであれば動作し、それにより
ロードが遂行される。算術論理装置結果は、大域ポート
行先データバスＧＤＳＴ １０７のための代替データ源
として働く。これによりデジタル画像／グラフィックス
プロセッサ７１のどのレジスタも算術論理装置演算の行
先になることができる。大域バス一時保持レジスタＧＴ
Ｄ １０８も大域ポート行先データバスＧＤＳＴ １０
７に接続されている。マルチプレクサバッファ１４３及
び１４６を含む回路は、大域ポート原始データバスＧＳ
ＲＣ １０５と大域ポート行先データバスＧＤＳＴ １
０７との間に接続され、レジスタからレジスタへの移動
を行う。これによりデジタル画像／グラフィックスプロ
セッサ７１のどのレジスタからの読み出しも、大域ポー
ト行先データバスＧＤＳＴ １０７を介してデジタル画
像／グラフィックスプロセッサ７１のどのレジスタへも
書き込むことが可能になる。
【００３２】有利なことに、大域ポート行先データバス
ＧＤＳＴ １０７を介してメモリからデジタル画像／グ
ラフィックスプロセッサ７１のどのレジスタへもロード
を遂行することができ、同時にどのレジスタも大域ポー
ト原始データバスＧＳＲＣ１０５を通してデータユニッ
ト１１０内の算術論理装置への源になることができるこ
とに注目されたい。同様に、有利なことに、デジタル画
像／グラフィックスプロセッサ７１のどのレジスタ内の
データも大域ポート源データバスＧＳＲＣ１０５を通し
てメモリ内へ記憶させることができ、一方算術論理装置
演算の結果は大域ポート行先データバスＧＤＳＴ １０
７を介してデジタル画像／グラフィックスプロセッサ７
１のどのレジスタへも記憶させることができる。これら
のデータ転送の有用性に関しては後述する。プログラム
の流れ制御ユニット１３０は、命令キャッシュメモリ２
１から取り込まれた命令ワードを命令バス１３２を通し
て受信する。この取り込まれた命令ワードは、命令レジ
スタ・アドレス段ＩＲＡ及び命令レジスタ・実行段ＩＲ
Ｅで示す２つの 64 ビット命令レジスタ内に記憶され
る。各命令レジスタＩＲＡ及びＩＲＥの内容は復号さ
れ、分散される。デジタル画像／グラフィックスプロセ
ッサ７１は、復号された、もしくは部分的に復号された
命令内容をデータユニット１１０及びアドレスユニット
１２０へ伝送する演算コードバス１３３を含む。後述す
るように、命令ワードは 32 ビット、 15 ビットもしく
は３ビットの即値フィールドを含むことができる。プロ
グラムの流れ制御ユニット１３０はこのような即値フィ
ールドを大域ポート源データバスＧＳＲＣ １０５へ経
路指定してその行先へ供給させる。
【００３３】デジタル画像／グラフィックスプロセッサ
７１は、３つのアドレスバス１２１、１２２及び１３１
を含む。アドレスユニット１２０は、大域ポートアドレ
スバス１２１及びローカルポートアドレスバス１２２上
にアドレスを生成する。後述するように、アドレスユニ
ット１２０は、大域ポートアドレスバス１２１及びロー
カルポートアドレスバス１２２上にそれぞれアドレスを
供給する分離した大域アドレスユニット及びローカルア
ドレスユニットを含む。ローカルアドレスユニット６２
０は、そのデジタル画像／グラフィックスプロセッサに
対応するデータメモリ以外のメモリにアクセスすること
ができる。その場合、ローカルアドレスユニットアクセ
スは大域ポートアドレスバス１２１を介して行われる。
プログラムの流れ制御ユニット１３０は、プログラムカ
ウンタ及びキャッシュ制御論理からのアドレスビットの
組合わせから命令ポートアドレスバス１３１上に命令ア
ドレスを出力する。これらのアドレスバス１２１、１２
２及び１３１は各々、アドレス、バイトストローブ、及
び読み出し／書き込み情報を伝送する。図５に、データ
ユニット１１０の詳細を示す。図５はデータユニット１
１０の全ての接続を示しているのではないことを理解さ
れたい。特に、種々の制御線等は明瞭化の目的から省略
してある。従って、データユニット１１０の動作を完全
に理解するためには、図５と共に以下の説明を熟読され
たい。データユニット１１０は、並列に動作させること
が有利な複数の部分を含んでいる。データユニット１１
０は、Ｄ７−Ｄ０と名付けた８つの 32 ビットデータレ
ジスタ２００を含む。データレジスタＤ０は汎用レジス
タとして使用することができるが、付加的に、若干の命
令と共に使用する場合には特別な機能を有している。デ
ータレジスタ２００は、データユニットバス２０１乃至
２０６と、ローカルポートデータバスＬＢＵＳ １０３
と、大域ポート源データバスＧＳＲＣ １０５と、大域
ポート行先データバスＧＤＳＴ １０７とに接続されて
いる複数の読み出し及び書き込みポートを含んでいる。
データレジスタ２００は、後に回転レジスタに関して説
明する手法で“脇道( sideways )”を読み出すこともで
きる。データユニット１１０は更に、状態レジスタ２１
０及び複数フラグレジスタ２１１をも含む。複数フラグ
レジスタ２１１は、若干の命令内に使用する算術論理装
置の結果の状態を記憶する。データユニット１１０は、
その主要計算成分としてハードウェア乗算器２２０及び
３入力算術論理装置２３０を含む。最後に、データユニ
ット１１０は、乗算器第１入力バス２０１と、乗算器第
２入力バス２０２と、乗算器行先バス２０３と、算術論
理装置行先バス２０４と、算術論理装置第１入力バス２
０５と、算術論理装置第２入力バス２０６と、バッファ
１０４、１０６、１０８及び２３６と、マルチプレクサ
Ｒｍｕｘ ２２１、Ｉｍｕｘ ２２２、ＭＳｍｕｘ２２
５、Ｂｍｕｘ ２２７、Ｓｍｕｘ ２３１、Ａｍｕｘ
２３２、Ｃｍｕｘ２３３、及びＭｍｕｘ ２３４と、積
左桁送り回路２２４と、加算器２２６と、バレル回転子
２３５と、ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ回路２
３７と、拡張回路２３８と、マスク発生器２３９と、入
力Ａバス２４１と、入力Ｂバス２４２と、入力Ｃバス２
４３と、回転バス２４４と、機能信号発生器２４５と、
ビット０キャリーイン発生器２４６と、命令復号論理２
５０とを含む。これら全てに関しては後述する。
【００３４】以下のデータユニット１１０の説明、並び
に各デジタル画像／グラフィックスプロセッサ７１、７
２、７３及び７４の使用に関するさらなる説明には、説
明を容易にするために幾つかの記号を使用している。多
くのこれらの記号は説明する必要のない標準数学演算で
ある。若干は当分野においては公知の論理演算であるが
それらの記号はそれ程知られてはいないかも知れない。
最後に、若干の記号は本発明に独自の演算を意味する。
以下の表１は、これらの記号の若干と、それらに対応す
る演算をリストする。 表 １ 記 号 演 算 〜 ビットに関しＮＯＴ ＆ ビットに関しＡＮＤ ｜ ビットに関しＯＲ ＾ ビットに関し排他的ＯＲ ＠ 複数フラグレジスタ拡張 ％ マスク発生 ％！ 変更されたマスク発生 ＼＼ 回転左 ＜＜ 桁送り左 ＞＞ｕ 桁送り右０拡張 ＞＞ｓ 桁送り右符号拡張 ＞＞ 省略時右桁送り符号拡張 ‖ 並行演算 ＊（Ａ±Ｘ） アドレスベースレジスタＡにおけるメモリ内容 ＋指標レジスタＸまたはオフセットＸ ＆＊（Ａ±Ｘ） アドレスベースレジスタＡにおけるアドレスユニット 演算＋指標レジスタＸまたはオフセットＸ ＊（Ａ±〔Ｘ〕） アドレスベースレジスタＡにおけるメモリ内容 ＋基準化された指標レジスタＸまたはオフセットＸ 上表１にリストした演算の含意は、直接的には明白ではない。これらに関して は後述する。
【００３５】図６に、状態レジスタ２１０のためのフィ
ールドの定義を示す。状態レジスタ２１０は、大域ポー
ト源データバスＧＳＲＣ １０５を介して読み出し、大
域ポート行先データバスＧＤＳＴ １０７を介して書き
込むことができる。更に、状態レジスタ２１０は、デー
タレジスタ２００の指定された１つから書き込む、もし
くはロードすることができる。状態レジスタ２１０は、
データユニット１１０内の動作の制御に使用される。状
態レジスタ２１０は、４つの算術論理装置結果状態ビッ
ト“Ｎ”、“Ｃ”、“Ｖ”及び“Ｚ”を記憶する。これ
らに関しては以下に個々に説明するが、それらのセッテ
ィング挙動をまとめると以下のようである。ここにリス
トした命令の型は以下に詳述することにする。 32 ビッ
ト即値フィールドを含む命令ワードの場合には、もし条
件コードフィールドが“無条件”であれば、４つの全て
の状態ビットは算術論理装置２３０の結果に従ってセッ
トされる。もし条件コードフィールドが“無条件”以外
の状態であれば、その条件が真であると否とに拘わらず
状態ビットはセットされない。 32 ビット即値フィール
ド演算を含ます、且つ条件付き演算フィールドを含まな
い命令ワードの場合には、全ての状態ビットは算術論理
装置２３０の結果に従ってセットされる。条件付き演算
を許す 32 ビット即値フィールドを含まない命令ワード
の場合には、条件フィールドが“無条件”であるかもし
くは“無条件”ではなく、且つその条件が真であれば、
命令ワードビット２８−２５はどの状態ビットを保護す
べきであるかを指示する。全ての保護されないビットは
算術論理装置２３０の結果に従ってセットされる。条件
付き演算を許す 32 ビット即値フィールドを含まない命
令ワードの場合には、もしその条件フィールドが“無条
件”ではなく、且つ条件が偽であれば、状態ビットはセ
ットされない。ブール演算と算術演算とにおいて、状態
セッティング挙動に差はない。後述するように、この挙
動は、分岐に通常必要とされる演算を遂行するために、
条件付き命令及び源選択を可能にする。
【００３６】状態レジスタ２１０の算術論理装置結果ビ
ットは以下のようである。“Ｎ”ビット（ビット３１）
は負の結果の表示を記憶する。“Ｎ”ビットは、もし算
術論理装置２３０の最後の演算の結果が負であったなら
ば“１”にセットされる。このビットは結果のビット３
１と共にロードされる。以下に説明する複数算術論理装
置演算では、“Ｎ”ビットは０と算術論理装置２３０の
複数の区分とを比較するＡＮＤにセットされる。ＬＭＯ
／ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ回路２３７が遂行するビ
ット検出動作では、“Ｎ”ビットは０と算術論理装置２
３０の複数の区分とを比較するＡＮＤにセットされる。
このビットをソフトウェアに書き込むと、通常の算術論
理装置結果書き込み論理は無効にされる。“Ｃ”ビット
（ビット３０）は、桁上げ結果の表示を記憶する。もし
算術論理装置２３０の最後の演算の結果が算術論理装置
２３０のビット３１からのキャリーアウトをもたらして
いれば、“Ｃ”ビットは“１”にセットされる。複数演
算及びビット検出中は、“Ｃ”ビットはキャリーアウト
と算術論理装置２３０の複数の区分とを比較するＯＲに
セットされる。従って、もし区分の少なくとも１つがキ
ャリーアウトを有していれば、“Ｃ”ビットは“１”に
セットされる。このビットをソフトウェアに書き込む
と、通常の算術論理装置結果書き込み論理は無効にされ
る。
【００３７】“Ｖ”ビット（ビット２９）は、あふれ結
果の表示を記憶する。もし算術論理装置２３０の最後の
演算の結果があふれ状態を作り出せば“Ｖ”ビットは
“１”にセットされる。このビットは算術論理装置２３
０のビット３１のキャリーイン及びキャリーアウトの排
他的ＯＲと共にロードされる。複数の算術論理装置が演
算中、“Ｖ”ビットは、算術論理装置２３０の複数の区
分のキャリーアウトのＡＮＤである。最も左の１及び最
も右の１ビット検出の場合、もし入力ワード中に“１”
が存在しなかったならば“Ｖ”ビットは“１”にセット
され、“１”が存在していたならば“Ｖ”ビットは
“０”にセットされる。このビットをソフトウェアに書
き込むと、通常の算術論理装置結果書き込み論理は無効
にされる。“Ｚ”ビット（ビット２８）は、“０”結果
の表示を記憶する。もし算術論理装置２３０の最後の演
算の結果が“０”結果を発生すれば、“Ｚ”ビットは
“１”にセットされる。この“Ｚ”ビットは、算術演算
及び論理演算の両方に関して制御される。複数算術及び
ビット検出演算では、０と算術論理装置２３０の複数の
区分とを比較するＯＲにセットされる。このビットをソ
フトウェアに書き込むと、通常の算術論理装置結果書き
込み論理は無効にされる。
【００３８】“Ｒ”ビット（ビット６）は、拡張回路２
３８を使用する命令中に拡張回路２３８及び複数フラグ
レジスタ２１１の回転によって使用され、複数フラグレ
ジスタ２１１の部分を拡張する。もし“Ｒ”ビットが
“１”であれば、拡張回路２３８を介して複数フラグレ
ジスタ２１１の拡張に使用されるビットは最上位ビット
である。算術論理装置機能変更子が複数フラグレジスタ
回転を指定しないような複数フラグレジスタ２１１の拡
張を含む動作の場合には、複数フラグレジスタ２１１は
“ＭＳＩＺＥ”フィールドに従って“左へ事後回転( po
st-rotate ) ”される。もし算術論理装置機能変更子が
複数フラグレジスタ回転を指定していれば、複数フラグ
レジスタ２１１は“ＡＳＩＺＥ”フィールドに従って回
転される。もし“Ｒ”ビットが“０”であれば、拡張回
路２３８は複数フラグレジスタ２１１の最下位ビットを
使用する。“ＭＳＩＺＥ”フィールドに従う回転は発生
しない。しかしながら、算術論理装置機能変更子は“Ａ
ＳＩＺＥ”フィールドによって回転を指定することがで
きる。“ＭＳＩＺＥ”フィールド（ビット５−３）は、
マスクデータを複数フラグレジスタ２１１から算術論理
装置２３０のＣポートへ供給する若干の命令クラスに使
用されるデータサイズを表示する。“ＭＳＩＺＥ”フィ
ールドは、マスク情報を作出するために、どれ程多くの
複数フラグレジスタ２１１のビットを使用するかを決定
する。命令が“ＡＳＩＺＥ”フィールドに対応する回転
を指定しておらず、且つ“Ｒ”ビットが“１”であれ
ば、複数フラグレジスタ２１１は“ＭＳＩＺＥ”フィー
ルドによってセットされた量だけ自動的に“左へ事後回
転”される。これらのビットのコーディングを以下の表
２に示す。 表 ２ ＭＳＩＺＥ データ ｜ 複数フラグレジスタ フィールド サイズ ｜回転量 使用される ビット 使用される ５ ４ ３ ビット ｜ ビット数 Ｒ＝１ Ｒ＝０ ０ ０ ０ ０ ６４ ６４ − − ０ ０ １ １ ３２ ３２ ３１−０ ３１−０ ０ １ ０ ２ １６ １６ ３１−１６ １５−０ ０ １ １ ４ ８ ８ ３１−２４ ７−０ １ ０ ０ ８ ４ ４ ３１−２８ ３−０ １ ０ １ １６ ２ ２ ３１−３１ １−０ １ １ ０ ３２ １ １ ３１ ０ １ １ １ ６４ ０ ０ − − 上述したように好ましい実施例は、８、 16 及び 32 ビ
ットのデータサイズに対応するそれぞれ“１００”、
“１０１”及び“１１０”の“ＭＳＩＺＥ”フィールド
を支援する。“００１”の“ＭＳＩＺＥ”フィールドは
データ出力に何等の変化ももたらさないことに注目され
たい。“００１”、“０１０”及び“０１１”の“ＭＳ
ＩＺＥ”フィールドが、考え得る有用な代替である。
“０００”及び“１１１”の“ＭＳＩＺＥ”フィールド
は無意味であるが、複数フラグレジスタ２１１を 64 ビ
ットに拡張するのに使用することができる。
【００３９】“ＡＳＩＺＥ”フィールド（ビット２−
０）は、算術論理装置２３０が遂行する乗算のためのデ
ータサイズを表示する。算術論理装置２３０は並列の 3
2 ビットを含むことが好ましい。若干の命令中に算術論
理装置２３０は複数の独立した区分に分割される。これ
を、複数算術論理装置演算と呼ぶ。この算術論理装置２
３０の分割により、 32 ビットデータワードにパックさ
れる 32 ビットより少ない画素に対して並行演算が可能
になる。好ましい実施例では、算術論理装置２３０は、
単一の 32 ビット演算、２区分の 16 ビット演算、及び
４区分の８ビット演算を支援する。これらのオプション
をワード演算、ハーフワード演算、及びバイト演算と呼
ぶ。“ＡＳＩＺＥ”フィールドは、算術論理装置２３０
の複数区分の数、算術論理装置演算中にセットされる複
数フラグレジスタ２１１のビット数（これは、数におい
て、算術論理装置２３０の区分の数に等しい）、及び複
数算術論理装置演算中の出力後に複数フラグレジスタが
“左へ事後回転”させるべきビット数を表示する。“Ａ
ＳＩＺＥ”フィールドによって指定される回転量は、
“ＭＳＩＺＥ”フィールド及び算術論理装置機能変更子
が回転を伴う乗算を指示した時の“Ｒ”ビットによって
指定される回転量を抑える。これらのビットのコーディ
ングを以下の表３に示す。本発明の現在では好ましい実
施例は、１つの 32 ビット区分、２つの 16 ビット区分
及び４つの８ビット区分の乗算を支援し、“ＡＳＩＺ
Ｅ”フィールドは、４ビットずつの８区分、２ビットず
つの 16 区分及び１ビットずつの 32 区分の指定を支援
していることに注目されたい。算術論理装置２３０のこ
れらの各付加的な区分分割は実現可能である。また、
“ＡＳＩＺＥ”フィールドのコーディングが更に、複数
フラグレジスタ２１１の 64 ビットへの考え得る拡張に
対する 64 ビットデータサイズの指定をも支援すること
にも注目されたい。 表 ３ ＡＳＩＺＥ データ ｜ 複数フラグレジスタ フィールド サイズ ｜回転量 セットされる セットされる ２ １ ０ ビット ｜ ビット数 ビット ０ ０ ０ ０ ６４ ６４ − ０ ０ １ １ ３２ ３２ ３１−０ ０ １ ０ ２ １６ １６ １５−０ ０ １ １ ４ ８ ８ ７−０ １ ０ ０ ８ ４ ４ ３−０ １ ０ １ １６ ２ ２ １−０ １ １ ０ ３２ １ １ ０ １ １ １ ６４ ０ ０ − 状態レジスタ２１０の“ＭＳＩＺＥ”フィールド及び
“ＡＳＩＺＥ”フィールドは異なる動作を制御する。複
数フラグレジスタ２１１を、算術論理装置２３０のＣポ
ートに印加されるマスクを発生させるための源として使
用する場合には、使用されるビット数及び回転量を“Ｍ
ＳＩＺＥ”フィールドが制御する。このような場合、
“Ｒ”ビットは、最上位ビットが使用されるのか、もし
くは最下位ビットが使用されるのかを決定する。複数フ
ラグレジスタ２１１を算術論理装置２３０の区分に対応
する状態ビットのための行先として使用する場合には、
ロードされるビットの数及び識別（もしくはアイデンテ
ィティ）と、任意選択的な回転量を“ＡＳＩＺＥ”フィ
ールドが制御する。もし“ＡＳＩＺＥ”フィールドが回
転を指定しているような複数算術論理装置演算が、複数
フラグレジスタ２１１から導出されたマスクデータをＣ
ポートへ供給する命令を伴って指定されれば、“ＡＳＩ
ＺＥ”フィールドの回転量は“Ｒ”ビット及び“ＭＳＩ
ＺＥ”フィールドの組合わせの回転量を抑える。
【００４０】複数フラグレジスタ２１１は、若干の命令
に関して算術論理装置２３０のＣポートへマスク情報を
供給する 32 ビットのレジスタである。大域ポート行先
データバスＧＤＳＴ １０７は、複数フラグレジスタ２
１１へ書き込むことができる。大域ポート源データバス
ＧＳＲＣは、複数フラグレジスタ２１１からデータを読
み出すことができる。更に、複数算術論理装置演算は複
数フラグレジスタ２１１へ書き込むことができる。この
場合複数フラグレジスタ２１１は、算術論理装置２３０
の独立した区分の桁上げもしくは０状態情報の何れかを
記録する。実行される命令は、桁上げもしくは０の何れ
を記憶するのかを制御する。状態レジスタ２１０の“Ｍ
ＳＩＺＥ”フィールドは、複数フラグレジスタ２１１か
ら使用される最下位ビットの数を制御する。この数は上
記表２に示されている。状態レジスタ２１０の“Ｒ”ビ
ットは、これらのビットが供給される前に左へ事前回転
させるか否かを制御する。“ＭＳＩＺＥ”フィールドの
値は、もし“Ｒ”ビットが“１”であれば回転の量を決
定する。選択されたデータが拡張回路２３８へ供給さ
れ、拡張回路２３８は後述するように 32 ビットマスク
を生成する。
【００４１】状態レジスタ２１０の“ＡＳＩＺＥ”フィ
ールドは、複数算術論理装置演算中に複数フラグレジス
タ２１１内に記憶されるデータを制御する。前述したよ
うに好ましい実施例では算術論理装置２３０は、 32 ビ
ット、 16 ビット及び８ビットのデータをそれぞれ使用
する１つ、２つもしくは４つの分離した区分を使用する
ことができる。複数算術論理装置演算が実行されると
“ＡＳＩＺＥ”フィールドは、算術論理装置の分離した
各結果の状態情報を記録するのに使用される複数フラグ
レジスタ２１１のビットの数を、限定されたデータサイ
ズを通して表示する。複数フラグレジスタ２１１のビッ
トセッティングを表４に要約する。 表 ４ データ ＡＬＵキャリーアウト ０セッティングＭＦビットに サイズ セッティングＭＦビット 等しいＡＬＵ結果ビット ビット ３ ２ １ ０ ３ ２ １ ０ ８ 31 23 15 7 31 −24 23−16 15−8 7−0 16 − − 31 15 − − 31−16 15−0 32 − − − 31 − − − 31−0 表４が、８、 16 及び 32 ビットのデータサイズの場合
だけをカバーしていることに注意されたい。当分野に精
通していれば、 64 ビット、４ビット、２ビット及び１
ビットのデータサイズの場合をカバーするには、表４を
どのように拡張すればよいかは容易に理解されよう。ま
た以上の説明は、桁上げもしくは０の何れかの状態を複
数フラグレジスタ２１１内に記憶することに関していた
ことにも注意されたい。負及びあふれのような他の状態
ビットを記憶することも実現可能である。
【００４２】複数フラグレジスタ２１１は、各算術論理
装置演算が実行された時に複数のビット位置だけ左へ回
転させることができる。複数算術論理装置演算を遂行す
る場合に、結果状態ビットセッティングはセットされる
ビットによる回転を抑える。複数算術論理装置演算を遂
行する場合、回転に代わるものは、結果状態によってセ
ットされない複数フラグレジスタ２１１の全てのビット
をクリアすることである。もしマスクデータがその命令
内に使用されていれば、このクリアリングはマスクデー
タの事後生成である。もし算術論理装置結果の記録と同
時に複数フラグレジスタ２１１をソフトウェアによって
書き込むのであれば、好ましい動作は、そのソフトウェ
ア書き込みによって全てのビットをロードすることであ
る。従ってソフトウェア書き込みは、複数フラグレジス
タ２１１の回転及びクリアリングを抑える。図７は、算
術論理装置２３０の複数区分への分割を示す。図７に示
すように、算術論理装置２３０の 32 ビットは８ビット
ずつの４つの区分に分離される。区分３０１は算術論理
装置ビット７−０を含み、区分３０２はビット１５−８
を含み、区分３０３はビット２３−１６を含み、そして
区分３０４はビット３１−２４を含む。図７にはこれら
の区分の入力または出力は示してないが、これらは常識
であるので省略したものであることを理解されたい。各
区分３０１、３０２、３０３及び３０４内の桁上げ経路
は公知技術に従っている。
【００４３】マルチプレクサ３１１、３１２及び３１３
は、区分３０１、３０２、３０３及び３０４間の桁上げ
経路を制御する。これらの各マルチプレクサは３つの入
力の１つを選択するように制御される。第１の入力は前
段マルチプレクサの出力からの桁上げ先回り経路である
か、もしくは初段のマルチプレクサ３１１の場合にはビ
ット０キャリーイン発生器２４６からである。これらの
桁上げ先回り経路及びそれらの使用に関しては公知であ
るので説明は省略する。第２の選択は、算術論理装置２
３０の対応する区分の最後のビットからのキャリーアウ
トである。最後の選択は、ビット０キャリーイン発生器
２４６からのキャリーイン信号である。マルチプレクサ
３１４は、算術論理装置２３０の出力桁上げ経路を制御
する。マルチプレクサ３１４は、マルチプレクサ３１３
が選択したキャリーアウトからの桁上げ先回り経路、も
しくは区分３０４からのビット３１のキャリーアウト信
号の何れかを選択する。マルチプレクサ３１１、３１
２、３１３及び３１４は、選択されたデータサイズに基
づいて制御される。通常の場合には、算術論理装置２３
０は 32 ビットデータワードで動作する。これは“１１
０”に等しい状態レジスタ２１０の“ＡＳＩＺＥ”フィ
ールドによって指示される。この場合マルチプレクサ３
１１はビット７からのキャリーアウトを選択し、マルチ
プレクサ３１２はビット１５からのキャリーアウトを選
択し、マルチプレクサ３１３はビット２３からのキャリ
ーアウトを選択し、そしてマルチプレクサ３１４はビッ
ト３１からのキャリーアウトを選択する。このように、
４つの区分３０１、３０２、３０３及び３０４は単一の
32 ビット算術論理装置として互いに接続されるのであ
る。もし状態レジスタ２１０が“１０１”の“ＡＳＩＺ
Ｅ”フィールドを介してハーフワードを選択すれば、マ
ルチプレクサ３１１はビット７からのキャリーアウトを
選択し、マルチプレクサ３１２はビット０キャリーイン
発生器２４６からのキャリーインを選択し、マルチプレ
クサ３１３はビット２３からのキャリーアウトを選択
し、そしてマルチプレクサ３１４はビット０キャリーイ
ン発生器２４６からのキャリーインを選択する。区分３
０１及び３０２は 16 ビットユニットとして接続され、
区分３０３及び３０４は 16 ビットユニットとして接続
される。マルチプレクサ３１２は、ビット１６に関して
（将にビット０のように）ビット０キャリーイン信号を
選択することに注目されたい。これはビット１６が 16
ビットハーフワードの最初のビットだからである。もし
状態レジスタ２１０が“１００”の“ＡＳＩＺＥ”フィ
ールドを介してバイトを選択すれば、マルチプレクサ３
１１、３１２及び３１３はビット０キャリーイン発生器
２４６からのキャリーインを選択する。区分３０１、３
０２、３０３及び３０４は４つの独立した８ビットユニ
ットに分割される。ビット８、１６及び２４が各々８ビ
ットバイトにおける最初のビットであるから、各マルチ
プレクサにおけるビット０キャリーイン信号の選択は適
切である。
【００４４】図７は０結果検出をも示している。各８ビ
ット０検出回路３２１、３２２、３２３及び３２４は、
各対応する８ビット区分からの結果が全て０、即ち“０
０００００００”であれば“１”出力を生成する。ＡＮ
Ｄゲート３３１は８ビット０検出回路３２１と３２２と
に接続されているので、ビット１５−０の 16 のビット
が全て０である場合に“１”を生成する。ＡＮＤゲート
３３２も同様に８ビット０検出回路３２３と３２４とに
接続されているので、ビット３１−１６の 16のビット
が全て０である場合に“１”を生成する。最後にＡＮＤ
ゲート３４１はＡＮＤゲート３３１と３３２とに接続さ
れ、ビット３１−０の 32 のビットが全て０である場合
に“１”を生成する。複数算術論理装置演算中に、複数
フラグレジスタ２１１は命令に依存して、キャリーアウ
トもしくは０比較の何れかを記憶することができる。こ
れらの記憶された結果は、その後の演算中にＣポートへ
のマスクを制御する。表４は記憶された状態ビットの源
を示している。複数フラグレジスタ２１１が１もしくは
複数のキャリーアウト信号を記憶する場合、状態レジス
タ２１０の“ＡＳＩＺＥ”フィールドは、記憶されるキ
ャリーアウトの識別及び数を決定する。もし“ＡＳＩＺ
Ｅ”フィールドがワード演算を指定していれば、複数フ
ラグレジスタ２１１はビット３１のキャリーアウト信号
に等しい単一のビットを記憶する。もし“ＡＳＩＺＥ”
フィールドがハーフワード演算を指定していれば、複数
フラグレジスタ２１１はビット３１及び１５のキャリー
アウト信号にそれぞれ等しい２つのビットを記憶する。
もし“ＡＳＩＺＥ”フィールドがバイト演算を指定して
いれば、複数フラグレジスタ２１１はビット３１、２
３、１５及び７のキャリーアウト信号にそれぞれ等しい
４つのビットを記憶する。同様に０結果記憶が選択され
ている場合には、“ＡＳＩＺＥ”フィールドは、複数フ
ラグレジスタ２１１内に記憶される０結果の数及び識別
を制御する。もし“ＡＳＩＺＥ”フィールドがワード演
算を指定していれば、複数フラグレジスタ２１１は、ビ
ット３１−０が“０”であることを指示しているＡＮＤ
ゲート３４１の出力に等しい単一のビットを記憶する。
もし“ＡＳＩＺＥ”フィールドがハーフワード演算を指
定していれば、複数フラグレジスタ２１１はＡＮＤゲー
ト３３１及び３３２の出力にそれぞれ等しい２つのビッ
トを記憶する。もし“ＡＳＩＺＥ”フィールドがバイト
演算を指定していれば、複数フラグレジスタ２１１は８
ビット０検出回路３２１、３２２、３２３及び３２４の
出力にそれぞれ等しい４つのビットを記憶する。
【００４５】４ビットずつの８区分演算、２ビットずつ
の１６区分演算、及び１ビットずつの３２区分演算のよ
うな、算術論理装置２３０の他の複数演算を可能にする
ことも技術的に実現可能であり、本発明の範囲内にあ
る。状態レジスタ２１０の“ＭＳＩＺＥ”フィールド及
び“ＡＳＩＺＥ”フィールドが、これらの付加的な複数
演算の型を支援するためのコーディングを含むことを理
解されたい。当分野に精通していれば、付加的なマルチ
プレクサ及びＡＮＤゲートを使用して図７に示した回路
を容易に変更及び拡張できよう。算術論理装置２３０の
構成に複雑さを付加するので、好ましい実施例はこれら
の考え得るオプションを支援していない。この技術は 6
4 ビットのデータを使用するデータ処理装置へ拡張可能
であり、また同一の技術によってこのような拡張が可能
になることも理解されたい。図５にデータレジスタＤ７
−Ｄ０で示すデータレジスタ２００は、ローカルポート
データバスＬＢＵＳ １０３、大域ポート源データバス
ＧＳＲＣ １０５及び大域ポート行先データバスＧＤＳ
Ｔ １０７に接続されている。データレジスタ２００を
表すブロック内の矢印はデータアクセスの方向を表して
いる。左向き矢印はデータレジスタ２００から呼び戻さ
れるデータを表す。右向き矢印はデータレジスタ２００
内へ書き込まれるデータを表す。ローカルポートデータ
バスＬＢＵＳ １０３は、データ源として、もしくはデ
ータ行先としてデータレジスタ２００に双方向に結合さ
れている。大域ポート行先データバスＧＤＳＴ １０７
は、データをデータレジスタ２００内へ書き込むための
データ源としてデータレジスタ２００に接続されてい
る。大域ポート源データバスＧＳＲＣ １０５は、通常
のデータレジスタモード及び後述する回転レジスタ機能
の両方においてデータレジスタ２００から呼び戻される
データのためのデータ行先としてデータレジスタ２００
に接続されている。状態レジスタ２１０及び複数フラグ
レジスタ２１１は、大域ポート源データバスＧＳＲＣ
１０５を介して読み出すことができ、大域ポート行先デ
ータバスＧＤＳＴ １０７を介して書き込むことができ
る。データレジスタ２００は、乗算器第１入力バス２０
１、乗算器第２入力バス２０２、算術論理装置第１入力
バス２０５及び算術論理装置第２入力バス２０６へデー
タを供給する。データレジスタ２００は、乗算器行先バ
ス２０３及び算術論理装置行先バス２０４からの入力デ
ータを受信するように接続されている。
【００４６】レジスタＤ７−Ｄ０で示すデータレジスタ
２００は、図８に示すように 256ビットの回転レジスタ
を形成するように接続されている。この回転レジスタ
は、全体を回転（ＲＯＴ）レジスタＲＯＴ ２０８で示
してある。これは８つの 32ビット回転レジスタＲＯＴ
０、ＲＯＴ０、・・・ＲＯＴ７からなる 256 ビットの
レジスタを形成している。図８には、部分的に回転レジ
スタＲＯＴ０、ＲＯＴ０、・・・ＲＯＴ７の定義を示し
てある。これらの回転レジスタは、データレジスタＤ７
−Ｄ０に対する脇道を限定する。回転レジスタ２０８
は、後述するように非算術論理装置命令ＤＲＯＴによっ
て回転させることができる。この回転中、データレジス
タＤ７の最下位ビットはデータレジスタＤ６の最上位ビ
ット内へ回転する、等々である。データレジスタＤ０の
最下位ビットはデータレジスタＤ７の最上位ビットに戻
されて接続されている。回転レジスタ２０８は、一時に
４つの８ビットバイトで読み出すことができる。これら
の４つの８ビットバイトはそれぞれ、以下の表５及び図
８に示すように、各データレジスタ２００と同一のビッ
ト数を有するビットのオクテットである。 表 ５ 回転レジスタ 各Ｄ７−Ｄ０ビット ビット からのビットの オクテット ３１−２４ ２４ ２３−１６ １６ １５−８ ８ ７−０ ０ ＤＲＯＴ命令が実行されると、256 ビットの回転レジス
タ２０８は右へ１ビット位置回転する。Ｄ７のような各
レジスタの各バイトＡ、Ｂ、Ｃ、Ｄの最下位ビット０は
図示のように写像され、回転レジスタの特定ビット数が
大域ポート源データバスＧＳＲＣ １０５上に出力され
る。回転レジスタ２０８は好ましい実施例では読み出し
専用であるが、他の実施例では書き込み可能であること
ができる。
【００４７】回転レジスタ２０８は、画像回転、直交変
換及び鏡映変換に有用である。８つのＤＲＯＴ命令と並
列に回転レジスタ２０８からメモリへ 32 ビットの記憶
を遂行して、データの４つの８×８ビットパッチを時計
方向に 90 °回転させる。回転したデータは目標メモリ
位置に記憶される。レジスタローディング、メモリアド
レス記憶、及びデータサイズ変更の種々の組合わせによ
って、８×８ビットパッチの種々の時計方向及び反時計
方向の回転を遂行することができる。これにより全バイ
トを移動させるような大きい領域の回転を遂行すること
が可能になる。一つのモードにおけるレジスタＤ７−Ｄ
０へのレジスタファイルアクセスと、ＤＲＯＴ演算にお
ける回転レジスタアクセスを提供するこの注目すべき直
交構造はレジスタファイル単独に対して殆ど複雑さを付
加しない。データレジスタＤ０は二重機能を有してい
る。データレジスタＤ０は、他のデータレジスタＤ７−
Ｄ１と同一の技法で通常のデータレジスタとして使用す
ることができる。データレジスタＤ０は、若干の命令を
実行する時に若干の特別機能を限定することもできる。
データレジスタＤ０の最上位ハーフワードの若干のビッ
トは、全ての型の拡張された算術論理装置演算の動作を
指定する。データレジスタＤ０の最下位ハーフワードの
若干のビットは、複数乗算演算中の乗算器オプションを
指定する。データレジスタＤ０の５つの最下位ビット
は、若干の命令の種類によって使用される省略時バレル
回転量を指定する。
【００４８】図９は、データユニット１１０の動作を指
定する場合のデータレジスタＤ０の内容を示す。データ
レジスタＤ０の“ＦＭＯＤ”フィールド（ビット３１−
２８）によって、拡張された算術論理装置（ＥＡＬＵ）
演算を要求する命令を実行する場合に算術論理装置２３
０の基本演算を変更することができる。以下の表６にこ
れらの変更子オプションを示す。表６に示すように、若
干の命令フォーマット内の若干の命令ワードビットが同
一の手法で機能変更子として復号されることに注目され
たい。これらに関しては後述する。 表 ６ 機能変更子コード 遂行される変更 ００００ 通常演算 ０００１ ｃａｉｎ ００１０ もしマスク生成命令ならば ％！ もしマスク生成命令でなければ ＬＭＯ ００１１ もしマスク生成命令ならば （％！且つｃａｉｎ） もしマスク生成命令でなければ ＲＭＯ ０１００ Ａポート＝０ ０１０１ Ａポート＝０且つｃａｉｎ ０１１０ もしマスク生成命令ならば （Ａポート＝０且つ％！） もしマスク生成命令でなければ ＬＭＢＣ ０１１１ もしマスク生成命令ならば、（Ａポート＝０且つ％！且つｃａ ｉｎ） もしマスク生成命令でなければ ＲＭＢＣ １０００ 複数算術論理装置演算 １以上のキャリーアウト−−＞複数フラグレジスタ １００１ 複数算術論理装置演算 １以上の０結果−−＞複数フラグレジスタ １０１０ 複数算術論理装置演算 １以上のキャリーアウト−−＞複数フラグレジスタ 状態レジスタの“ＡＳＩＺＥ”フィールドによって回転 １０１１ 複数算術論理装置演算 １以上の０結果−−＞複数フラグレジスタ 状態レジスタの“ＡＳＩＺＥ”フィールドによって回転 １１００ 複数算術論理装置演算 １以上のキャリーアウト−−＞複数フラグレジスタ 複数フラグレジスタをクリア １１０１ 複数算術論理装置演算 １以上の０結果−−＞複数フラグレジスタ 複数フラグレジスタをクリア １１１０ 保留 １１１１ 保留 ｜｜｜｜ ｜｜｜｜ 命令ワードビット データレジスタＤ０ビット ｜｜｜ −−−−−−−−− ５２ −−−−−−−− ２８ ｜｜ −−−−−−−−−− ５４ −−−−−−−− ２９ ｜ −−−−−−−−−−− ５６ −−−−−−−− ３０ −−−−−−−−−−−− ５８ −−−−−−−− ３１ 表６にリストした変更された演算に関して以下に説明す
る。もし“ＦＭＯＤ”が“００００”であれば、演算の
変更は行われない。変更“ｃａｉｎ”は、算術論理装置
２３０のビット０へ状態レジスタ２１０の“Ｃ”ビット
をキャリーインさせる。これにより、桁上げの加算、借
りの減算、及び借りの否定演算が可能になる。変更“％
！”はマスク生成と共に作動する。“％！”変更が活動
であるとマスク発生器２３９は、回転量０に関して（全
てが“０”ではなく）全てが“１”を効果的に生成す
る。この機能は、マスク発生器２３９が生成するマスク
を変化させることによって、もしくはＣポートに印加さ
れる全てが“０”のマスクが、あたかも全て“１”が供
給されたかのように動作するように算術論理装置２３０
の機能を変更することによって実現することができる。
この変更は若干の回転動作に有用である。変更“ＬＭ
Ｏ”、“ＲＭＯ”、“ＬＭＢＣ”、及び“ＲＭＢＣ”
は、ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ回路２３７の
制御を表している。変更“ＬＭＯ”は、第２算術入力の
最も左の“１”を見出す。変更“ＲＭＯ”は、最も右の
“１”を見出す。変更“ＬＭＢＣ”は符号ビット（ビッ
ト３１）とは異なる最も左のビットを見出す。変更“Ｒ
ＭＢＣ”は最初のビット（ビット０）とは異なる最も右
のビットを見出す。これらの変更は、算術論理装置２３
０のＣポートがマスク発生器２３９からマスクを受信し
ない場合に限って関係があることに注目されたい。
【００４９】変更“Ａポート＝０”は、算術論理装置２
３０のＡポートへの入力が実効的に０にされることを指
示する。これは０出力を供給するマルチプレクサＡｍｕ
ｘ２３２を介して発生させるか、もしくは同じ効果を呈
するように算術論理装置２３０の動作を変更すればよ
い。“Ａポート＝０”変更は、ある否定、絶対値、及び
右桁送り動作に使用される。“複数算術論理装置演算”
変更は、算術論理装置２３０の１もしくはそれ以上の桁
上げ経路が閉じ、事実上並列に動作する１もしくはそれ
以上の独立した算術論理装置を形成することを指示す
る。状態レジスタ２１０の“ＡＳＩＺＥ”フィールド
は、これらの複数算術論理装置区分の数を制御する。複
数フラグレジスタ２１１は、複数算術論理装置演算の区
分の数と同数の状態ビットを記憶する。“１以上のキャ
リーアウト−−＞複数フラグ”変更では、１もしくは複
数のキャリーアウトビットが複数フラグレジスタ２１１
内に記憶される。“１以上の０結果−−＞複数フラグ”
変更では、対応する算術論理装置区分の０結果の表示が
複数フラグレジスタ２１１内に記憶される。このプロセ
スは、複数フラグレジスタ２１１の説明と共に既に説明
済である。この記憶動作中、複数フラグレジスタ２１１
の内のビットを、“回転”変更に応答して回転させる
か、もしくは“クリア”変更に応答してクリアすること
ができる。これらのオプションに関しては複数フラグレ
ジスタ２１１の説明と共に説明済である。
【００５０】データレジスタＤ０の“Ａ”ビット（ビッ
ト２７）は、拡張算術論理装置演算中に算術論理装置２
３０が算術演算を遂行するのか、もしくはブール論理演
算を遂行するのかを制御する。このビットは算術可能化
ビットと呼ばれる。もし“Ａ”ビットが“１”であれ
ば、算術演算が遂行される。もし“Ａ”ビットが“０”
であれば、論理演算が遂行される。もし“Ａ”ビットが
“０”であれば、ビット０キャリーイン発生器２４６か
ら算術論理装置２３０のビット０内へのキャリーイン
は、概ね“０”である。後述するように、若干の拡張算
術論理装置演算は、“Ａ”ビットが“０”であって論理
演算であることを指示している時でさえも、“０”のキ
ャリーインを有することができる。データレジスタＤ０
の“ＥＡＬＵ”フィールド（ビット１９−２６）は、拡
張算術論理装置演算を限定する。“ＥＡＬＵ”フィール
ドの８ビットは、全ての型の拡張算術論理装置演算に使
用される算術論理装置機能制御ビットを指定する。これ
らのビットは、算術論理装置２３０への制御信号にな
る。これらは算術論理装置２３０へ直接渡されるか、も
しくは“ＦＭＯＤ”フィールドに従って変更される。若
干の命令では、“ＥＡＬＵ”フィールドのビットが反転
され、“ＥＡＬＵＦ”もしくは拡張算術論理装置偽演算
にされる。この場合算術論理装置２３０へ供給される８
つの制御ビットは反転される。
【００５１】データレジスタＤ０の“Ｃ”ビット（ビッ
ト１８）は、拡張算術論理装置演算中に算術論理装置２
３０のビット０へのキャリーインを表示する。拡張算術
論理装置演算中の算術論理装置２３０のビット０へのキ
ャリーイン値は、この“Ｃ”ビットによって与えられ
る。これによってキャリーイン値は、非ＥＡＬＵ演算に
関する公式によるのではなく、直接指定することが可能
になる。データレジスタＤ０の“Ｉ”ビット（ビット１
７）は、反転キャリーインビットを表す。“Ｉ”ビット
は、“Ｃ”ビット及び“Ｓ”ビット（後述）と共に、算
術論理装置演算の機能コードが反転された時に算術論理
装置２３０のビット０内へのキャリーインを反転させる
か否かを決定する。これに関しては後述する。データレ
ジスタＤ０の“Ｓ”ビット（ビット１６）は、拡張され
た符号の選択を表す。“Ｓ”ビットは、拡張算術論理装
置演算が実行される時（“Ａ”ビット＝１）に使用され
る。もし“Ｓ”ビットが“Ｉ”であれば、算術論理装置
制御信号Ｆ３−Ｆ０（ビット２２−１９から発生）は、
算術論理装置第１データ入力バス２０６の符号ビット
（ビット３１）が“０”であれば反転させるべきであ
り、この符号ビットが“１”であれば反転させない。条
件付き反転算術論理装置制御信号Ｆ３−Ｆ０の効果に関
しては後述する。このような反転は、若干の算術演算に
おける回転入力を符号拡張するのに有用である。もし拡
張算術論理装置演算がブール演算であれば（“Ａ”ビッ
ト＝０）“Ｓ”ビットは無視され、算術論理装置制御信
号Ｆ３−Ｆ０は不変である。
【００５２】表７に、データレジスタＤ０の“Ｃ”、
“Ｉ”及び“Ｓ”ビットの相互作用を示す。“Ｉ”ビッ
トもしくは第１入力符号欄に記入されている“Ｘ”は結
果を制御しない、即ち“ドントケア( don't care )”条
件である。 表 ７ Ｓ Ｉ 第１入力符号 Ｃ反転？ Ｆ３−Ｆ０反転 ０ Ｘ Ｘ ｎｏ ｎｏ １ ０ ０ ｎｏ ｎｏ １ ０ １ ｎｏ ｙｅｓ １ １ ０ ｎｏ ｎｏ １ １ １ ｙｅｓ ｙｅｓ もし“Ｓ”ビットが“Ｉ”に等しく、且つ算術論理装置
２３０のＢポートに宛てられた第１入力の符号ビットが
“０”に等しければ、“Ｃ”ビットによってセットされ
る算術論理装置２３０のビット０へのキャリーインの値
はオプションで“Ｉ”ビットの値に従って反転させるこ
とができる。これは、入力の符号に基づいて、キャリー
インをオプションで反転させたり、させなかったりする
ことを可能にする。もし“Ｓ”ビットが“Ｉ”であれ
ば、算術論理装置制御信号Ｆ３−Ｆ０は入力の符号に基
づいてオプションで反転することにも注目されたい。算
術論理装置制御信号Ｆ３−Ｆ０のこの反転の選択は、
“ＦＭＯＤ”フィールドによって抑えられる。もし“Ｆ
ＭＯＤ”フィールドが“キャリーイン＝状態レジスタの
桁上げビット”であれば、“Ｓ”及び“Ｉ”ビットの値
には関係なく、キャリーインは状態レジスタ２１０の
“Ｃ”ビットに等しくされる。たとえ“Ａ”ビットが
“０”であってブール演算を指示しているとしても、算
術論理装置２３０のビット０のためのキャリーインは拡
張算術論理装置演算のための“Ｃ”ビットを介して
“１”にセットできることにも注目されたい。
【００５３】データレジスタＤ０の“Ｎ”ビット（ビッ
ト１５）は、分割もしくは複数区分算術論理装置演算を
実行する時に使用される。この“Ｎ”ビットは非複数マ
スクビットと呼ばれる。“ＦＭＯＤ”フィールドを介し
て複数演算を指定する若干の拡張算術論理装置演算の場
合、命令はマスクをマスク発生器２３９を介して算術論
理装置２３０のＣポートへ渡すことを指定する。この
“Ｎ”ビットは、そのマスクを算術論理装置２３０と同
数の区分に分割するか否かを決定する。これらの複数区
分の数が、状態レジスタ２１０の“ＡＳＩＺＥ”フィー
ルドによってセットされることを思い出されたい。もし
“Ｎ”ビットが“０”であれば、マスクは複数のマスク
に分割される。もし“Ｎ”ビットが“１”であれば、マ
スク発生器２３９は単一の 32 ビットのマスクを生成す
る。“Ｅ”ビット（ビット１４）は、明示複数キャリー
インを表す。このビットは実行時（もしくはランタイ
ム）に、算術論理装置２３０のＣポートへの入力によっ
てキャリーインを指定可能にする。もし“Ａ”ビット及
び“Ｅ”ビットが共に“１”であり、且つ“ＦＭＯＤ”
フィールドが“ｃａｉｎ”機能を指定していなければ、
“Ｓ”、“Ｉ”及び“Ｃ”ビットの効果は無効にされ
る。複数演算中の各区分への桁上げ入力は、Ｃポートへ
の対応する区分入力の最下位ビットと機能信号Ｆ０との
排他的ＯＲとして求められる。もし複数演算が選択され
ていなければ、算術論理装置２３０のＣポートへの単一
のキャリーインは、Ｃポートへの入力の最下位ビット
（ビット０）と関数信号Ｆ０との排他的ＯＲである。こ
れは、異なる区分において異なる機能を遂行するような
複数演算を遂行する場合に特に有用である。１つの拡張
算術論理装置演算は、（Ａ＾〜Ｂ）＆Ｃ｜（Ａ＾〜Ｂ）
＆Ｃに対応する。Ｃポート入力のためのマスクを使用す
ると、全てが“０”の区分は“０”の適切なキャリーイ
ンとの加算をもたらし、また全てが“１”の区分は
“１”の適切なキャリーインとの減算をもたらす。
【００５４】データレジスタＤ０の“ＤＭＳ”フィール
ド（ビット１２−８）は乗算器の後の桁送りを限定す
る。この桁送りは、結果を保管したりもしくは結果を丸
め論理へ渡す前に積左桁送り回路２２４内で行われる。
この左桁送り中にシフトアウトする最上位ビットは破棄
され、最下位ビット内に０がシフトインされる。“ＤＭ
Ｓ”フィールドは、何等かの乗算／拡張算術論理装置演
算中に有効である。好ましい実施例では、データレジス
タＤ０のビット９−８が、０、１、２もしくは３位置の
左桁送りを選択する。表８はこの復号を示す。 “ＤＭＳ”フィールドは、０から 31 位置まで左桁送り
量を指定できる５ビットを含む。好ましい実施例では、
サイズが大きくなること及び複雑さが増すことの理由か
ら、積左桁送り回路２２４の桁送りは０から３までの位
置に制限されている。従って、データレジスタＤ０のビ
ット１２−１０は左桁送り量のセッティングに関しては
無視される。しかしながら、もし望むのであれば“ＤＭ
Ｓ”フィールドから０乃至 31 位置の全範囲の左桁送り
量を得るように実現することは可能である。
【００５５】データレジスタＤ０の“Ｍ”ビット（ビッ
ト７）は複数乗算を指示する。乗算器２２０は２つの 1
6 ビット数を乗じて 32 ビットの結果を生成するか、も
しくは２対の８ビット数を同時に乗じて１対の 16 ビッ
トの結果を生成することができる。この“Ｍ”ビット
は、もし“Ｍ”＝０ならば単一の 16 × 16 乗算を、も
しくは“Ｍ”＝１ならば２つの８×８乗算を選択するこ
とができる。この演算は複数算術論理装置演算に類似し
ており、これに関しては後述する。データレジスタＤ０
の“Ｒ”ビット（ビット６）は、乗算器２２０からの結
果に対して丸め演算を行うか否かを指定する。もし
“Ｒ”ビットが“１”であれば、乗算器２２０の動作に
関連して後述する丸め動作が行われる。もし“Ｒ”ビッ
トが“０”であれば、丸めは行われず、乗算器２２０か
らの 32 ビット結果は行先レジスタ内に書き込まれる。
データレジスタＤ０内の所定のビットの使用は、このモ
ードをトリガするための好ましい実施例に過ぎないこと
を理解されたい。所定の命令ワードビットを介して丸め
モードを可能にすることも実現することができる。デー
タレジスタＤ０の“ＤＢＲ”フィールド（ビット４−
０）は、若干の命令中に使用されるバレル回転子２３５
の省略時バレル回転量を指定する。“ＤＢＲ”フィール
ドは、バレル回転子２３５が左へ回転させるビット位置
の数を指定する。これらの５ビットは左へ０乃至 31 位
置回転を指定することができる。“ＤＢＲ”フィールド
の値は、マルチプレクサＭｍｕｘ ２３４を介してマス
ク発生器２３９へ供給することもできる。マスク発生器
２３９は算術論理装置２３０のＣポートへ供給されるマ
スクを形成する。マスク発生器２３９の動作に関しては
後述する。
【００５６】乗算器２２０はハードウェア単一サイクル
乗算器である。前述したように乗算器２２０は、１対の
16 ビット数を乗算して 32 ビット結果を得るか、もし
くは同一の 32 ビットデータワード内の２対の８ビット
数を乗算して２つの 16 ビット結果を得るように動作す
る。算術論理装置２３０は、データユニット１１０内で
算術及び論理演算を遂行する。有利なことに算術論理装
置２３０は、３つの入力の算術及び論理演算を遂行する
ための入力ポートを含んでいる。多くのバス及び補助ハ
ードウェアが３入力を供給する。入力Ａバス２４１は、
算術論理装置２３０のＡ入力へデータを供給する。マル
チプレクサＡｍｕｘ ２３２は、命令に基づいて乗算器
第２入力バス２０２もしくは算術論理装置第１入力バス
２０５の何れかからのデータを入力Ａバス２４１へ供給
する。乗算器第２入力バス２０２上のデータは、データ
レジスタ２００の指定された１つからのデータ、もしく
はマルチプレクサＩｍｕｘ ２２２及びバッファ２２３
を通った命令ワードの即値フィールドからのデータであ
ることができる。算術論理装置第１入力バス２０５上の
データは、データレジスタ２００の指定された１つから
のデータ、もしくはバッファ１０６を通った大域ポート
原始データバスＧＳＲＣ １０５からのデータであるこ
とができる。従って、算術論理装置２３０のＡ入力へ供
給されるデータは、データレジスタ２００の１つからの
データ、命令ワードの即値フィールドからのデータ、も
しくは大域ポート原始データバスＧＳＲＣ １０５及び
バッファ１０６を通ったデジタル画像／グラフィックス
プロセッサ７１の別のレジスタからの長距離源であるこ
とができる。
【００５７】入力Ｂバス２４２は、算術論理装置２３０
のＢ入力へデータを供給する。バレル回転子２３５が入
力Ｂバス２４２へデータを供給する。従ってバレル回転
子２３５は、算術論理装置２３０のＢ入力への入力を制
御する。バレル回転子２３５は、算術論理装置第２入力
バス２０６からデータを受信する。算術論理装置第２入
力バス２０６は、データレジスタ２００の指定された１
つからのデータ、バッファ１０４を通った大域ポート源
データバスＧＳＲＣ １０５からのデータ、もしくはバ
ッファ２３６からの特別データワードを供給する。バッ
ファ２３６はもし可能化されれば、 32 ビットデータ定
数“０００００００００００００００００００００００
００００００００１”（ＨＥＸ“１”とも呼ばれる）を
算術論理装置第２入力バス２０６へ供給する。以後、
“ＨＥＸ”を前置したデータもしくはアドレスは１６進
数で表されていることに注意されたい。大域ポート源デ
ータバスＧＳＲＣ １０５からのデータは、前述したよ
うに長距離源としてバレル回転子２３５へ供給すること
ができる。バッファ２３６が可能化されると、バレル回
転子２３５は２N （Ｎはバレル回転量）の形状のどのよ
うな定数も入力Ｂバス２４２上に生成することができ
る。この形状の定数は、 32 ビットデータワードの単一
のビットだけを制御する演算に有用である。算術論理装
置第２入力バス２０６及びバレル回転子２３５へ供給さ
れるデータは、命令に依存する。
【００５８】バレル回転子２３５は、その受信したデー
タを０から 31 位置まで回転させることができる 32 ビ
ットの回転子である。これは左回転子であるが、３２−
ｎビットだけ左回転させることによってｎビットの右回
転を得ることもできる。回転バス２４４からの５ビット
入力は、バレル回転子２３５によって与えられる回転の
量を制御する。この回転は円形であり、ビットが失われ
ることがないことに注目されたい。バレル回転子２３５
の左へ回転して出て行くビットは右へ回り込まされる。
マルチプレクサＳｍｕｘ ２３１は回転バス２４４へ送
り込む。マルチプレクサＳｍｕｘ ２３１は、幾つかの
入力を有している。これらの入力は、乗算器第１入力バ
ス２０１の５つの最下位ビット、乗算器第２入力バス２
０２の５つの最下位ビット、データレジスタＤ０の“Ｄ
ＢＲ”フィールドからの５ビット、及び５ビットの０定
数“０００００”を含む。乗算器第２入力バス２０２は
マルチプレクサＩｍｕｘ ２２２及びバッファ２２３を
通して即値データを受信することができるから、命令ワ
ードをバレル回転子２３５へ即値回転量を供給できるこ
とに注目されたい。マルチプレクサＳｍｕｘ ２３１
は、これらの入力の１つを命令に依存して選択し、バレ
ル回転子２３５の回転量を決定する。これらの各回転の
量は５ビットであり、従って０から 31 位置までの範囲
内で左回転をセットすることができる。
【００５９】バレル回転子２３５は、マルチプレクサＢ
ｍｕｘ ２２７へもデータを供給する。これは、算術論
理装置２３０の演算と並行して、バレル回転子２３５か
らの回転したデータを乗算器行先バス２０３を通してデ
ータレジスタ２００の１つに記憶させることを可能にす
る。バレル回転子２３５はマルチプレクサＢｍｕｘ２２
７を通して、マルチプレクサＲｍｕｘ ２２１と乗算器
行先バス２０３を共用する。従って、もし乗算が行われ
ていれば、回転したデータを保管することはできない。
好ましい実施例では、この書き戻し( write back )方法
は拡張算術論理装置演算によって特に支援されており、
バレル回転子２３５の結果のための同一レジスタ行先を
算術論理装置２３０の結果として指定することによっ
て、不能化することができる。この場合、算術論理装置
行先バス２０４に現れる算術論理装置２３０の結果だけ
が保管される。以上の説明ではバレル回転子２３５を使
用するものとしたが、データを回り込ませない桁送り回
路を使用しても実質的な効用（もしくはユーティリテ
ィ）を達成することもできる。具体的に言えば、算術論
理装置２３０のＢポートへのビットの全てが使用されな
いような桁送り及びマスク動作の場合には、回転バス２
４４によって制御される桁送り回路が必要な機能性を与
える。この場合、回転バス２４４上の最上位ビットのよ
うな付加的なビットが、右桁送りを形成するのか、もし
くは左桁送りを形成するのかを指示することが好まし
い。桁送りの大きさを指定するために、回転バス２４４
上にはやはり５ビットが必要である。従って、多くの場
合に、バレル回転子２３５は桁送り回路によって置換で
きることを理解されたい。
【００６０】入力Ｃバス２４３は、算術論理装置２３０
のＣポートへデータを供給する。マルチプレクサＣｍｕ
ｘ ２３３が入力Ｃバス２４３へデータを供給する。マ
ルチプレクサＣｍｕｘ ２３３は４つの源からデータを
受信する。これらは、ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭ
ＢＣ回路２３７、拡張回路２３８、乗算器第２入力バス
２０２、及びマスク発生器２３９である。ＬＭＯ／ＲＭ
Ｏ／ＬＭＢＣ／ＲＭＢＣ回路２３７は、命令もしくはデ
ータレジスタＤ０の“ＦＭＯＤ”フィールドに依存して
算術論理装置第２入力バス２０６上のデータの最も左の
“１”、最も右の“１”、最も左のにビット変化、もし
くは最も右のビット変化の何れかを決定する専用ハード
ウェア回路である。ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭＢ
Ｃ回路２３７は、検出された量に対応する値を有する 3
2 ビット数をマルチプレクサＣｍｕｘ ２３３に供給す
る。最も左ビット変化は、符号ビット３２とは異なる最
も左のビットの位置として定義される。最も右のビット
変化は、０とは異なる最も右のビットの位置として定義
される。結果は、以下の表９にリストされている検出さ
れたビット位置に対応する２進数である。これらの値
は、効果的に、検出されたビット位置の大きいエンディ
アン( endian )ビット数であり、結果は 31 −（ビッ
ト）である。 この決定は、正規化するために、及び最も左の、もしく
は最も右の“１”または変化したビットを画像の端とし
て見出すための画像圧縮のために有用である。ＬＭＯ／
ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ回路２３７は、潜在的スピ
ード経路であり、従って算術論理装置第２入力バス２０
６に結合されている源は、データレジスタ２００の１つ
に制限することが好ましい。最も左の“１”、及び最も
右の“１”動作の場合、状態レジスタ２１０のあふれを
指示する“Ｖ”ビットは、源内に“１”が存在しなけれ
ば“１”にセットされ、存在すれば“０”にセットされ
る。最も左のビット変化、及び最も右のビット変化動作
の場合、もし源内の全てのビッチが等しければ“Ｖ”ビ
ットは“１”にセットされ、もし変化が検出されれば
“０”にセットされる。これらの動作によってもし
“Ｖ”ビットが“１”にセットされれば、ＬＭＯ／ＲＭ
Ｏ／ＬＭＢＣ／ＲＭＢＣ結果は実効的に 32 である。状
態レジスタ２１０の動作に関する詳細は説明済である。
【００６１】拡張回路２３８は、複数フラグレジスタ２
１１及び状態レジスタ２１０から入力を受信する。上述
した状態レジスタ２１０の“ＭＳＩＺＥ”フィールドに
基づいて、拡張回路２３８は複数フラグレジスタ２１１
内に記憶されている若干の最下位ビットを複写して 32
ビットを満たす。拡張回路２３８は、最下位ビットを32
倍に拡張し、２つの最下位ビットを 16 倍に拡張し、
もしくは４つの最下位ビットを８倍に拡張することがで
きる。状態レジスタ２１０の“ＡＳＩＺＥ”フィールド
は、独立したデータ演算のために 32 ビット算術論理装
置２３０が独立した区分に分割されるプロセスを制御す
る。これは、算術論理装置２３０の 32ビット幅よりも
小さい画素サイズに対する演算に有用である。このプロ
セス並びにその使用例に関しては後述する。マスク発生
器２３９は、マルチプレクサＣｍｕｘ ２３３を通して
入力Ｃバス２４３へ供給することができる 32 ビットの
マスクを生成する。生成されるマスクは、マルチプレク
サＭｍｕｘ ２３４からの５ビット入力に依存する。マ
ルチプレクサＭｍｕｘ ２３４は、乗算器第２入力バス
２０２の５つの最下位ビットか、もしくはデータレジス
タＤ０からの“ＤＢＲ”フィールドの何れかを選択す
る。好ましい実施例では、値Ｎが入力されるとマスク発
生器２３９は、最下位ビットにＮ個の“１”と、最上位
ビットに 32 −Ｎ個の“０”を有するマスクを生成す
る。これは、右位置調整されたＮ個の“１”を有する出
力を形成する。これはマスク発生器２３９の４つの動作
の中の１つに過ぎない。第２の実施例においては、マス
ク発生器２３９は、右位置調整されたＮ個の“０”を有
する、即ち最下位ビットのＮ個が“０”であり、最上位
ビットのＮ− 32 個が“１”であるマスクを生成する。
左位置調整されたＮ個の“１”、もしくは左位置調整さ
れたＮ個の“０”を有するマスクを生成するマスク発生
器２３９を実現することが可能である。表１０は、複数
演算を選択していない時の好ましい実施例によるマスク
発生器２３９の動作を示す。 表 １０ マスク発生器 入 力 マスク−非複数演算時 ０００００ 0000 0000 0000 0000 0000 0000 0000 0000 ００００１ 0000 0000 0000 0000 0000 0000 0000 0001 ０００１０ 0000 0000 0000 0000 0000 0000 0000 0011 ０００１１ 0000 0000 0000 0000 0000 0000 0000 0111 ００１００ 0000 0000 0000 0000 0000 0000 0000 1111 ００１０１ 0000 0000 0000 0000 0000 0000 0001 1111 ００１１０ 0000 0000 0000 0000 0000 0000 0011 1111 ００１１１ 0000 0000 0000 0000 0000 0000 0111 1111 ０１０００ 0000 0000 0000 0000 0000 0000 1111 1111 ０１００１ 0000 0000 0000 0000 0000 0001 1111 1111 ０１０１０ 0000 0000 0000 0000 0000 0011 1111 1111 ０１０１１ 0000 0000 0000 0000 0000 0111 1111 1111 ０１１００ 0000 0000 0000 0000 0000 1111 1111 1111 ０１１０１ 0000 0000 0000 0000 0001 1111 1111 1111 ０１１１０ 0000 0000 0000 0000 0011 1111 1111 1111 ０１１１１ 0000 0000 0000 0000 0111 1111 1111 1111 １００００ 0000 0000 0000 0000 1111 1111 1111 1111 １０００１ 0000 0000 0000 0001 1111 1111 1111 1111 １００１０ 0000 0000 0000 0011 1111 1111 1111 1111 １００１１ 0000 0000 0000 0111 1111 1111 1111 1111 １０１００ 0000 0000 0000 1111 1111 1111 1111 1111 １０１０１ 0000 0000 0001 1111 1111 1111 1111 1111 １０１１０ 0000 0000 0011 1111 1111 1111 1111 1111 １０１１１ 0000 0000 0111 1111 1111 1111 1111 1111 １１０００ 0000 0000 1111 1111 1111 1111 1111 1111 １１００１ 0000 0001 1111 1111 1111 1111 1111 1111 １１０１０ 0000 0011 1111 1111 1111 1111 1111 1111 １１０１１ 0000 0111 1111 1111 1111 1111 1111 1111 １１１００ 0000 1111 1111 1111 1111 1111 1111 1111 １１１０１ 0001 1111 1111 1111 1111 1111 1111 1111 １１１１０ 0011 1111 1111 1111 1111 1111 1111 1111 １１１１１ 0111 1111 1111 1111 1111 1111 1111 1111 値Ｎが“０”であれば 32 の“０”が生成される。しか
しながら、若干の状況では、値“０”が 32 の“１”を
生成することが好ましいこともある。この機能は、状態
レジスタ２１０の“ＦＭＯＤ”内に指定されている、も
しくは拡張算術論理装置演算を実行中の場合には命令の
ビット５２、５４、５６及び５８内に指定されている
“％！”によって選択される。この機能は、マスク発生
器２３９によって生成されるマスクを変化させることに
よって、もしくはＣポートに供給される全て“０”のマ
スクがあたかも全て１が供給されたかのように動作する
ように算術論理装置２３０の機能を変更することによっ
て、実現することができる。他の実現可能なマスク機能
の類似変更も可能であることを理解されたい。例えば
“％！”変更によって、Ｎ＝０に対して右位置調整され
たＮ個の“０”を有するマスクを生成するのではなく、
全て“０”のマスクを生成するようにマスク発生器２３
９を変化させることができる。同様に“％！”変更によ
って、Ｎ＝０に対して左位置調整されたＮ個の“１”を
生成するのではなく、全て“１”のマスクを生成するよ
うにマスク発生器２３９を変化させることも、もしくは
Ｎ＝０に対して左位置調整されたＮ個の“０”を生成す
るのではなく、全て“０”を生成するように変化させる
こともできる。
【００６２】複数演算を選択すると、マスク発生器２３
９の動作が変更される。状態レジスタの“ＡＳＩＺＥ”
フィールドが“１１０”である場合、これは 32 ビット
のデータサイズを選択し、マスク発生器２３９の動作は
表１０に示す動作から変化しない。状態レジスタの“Ａ
ＳＩＺＥ”フィールドが“１０１”である場合、これは
16 ビットのデータサイズを選択し、マスク発生器２３
９は２つの独立した 16 ビットのマスクを形成する。こ
の場合、マスク発生器２３９への入力の最上位ビットは
無視されることに注目されたい。以下の表１１には、こ
のビットをドントケアＸとして示してある。 表 １１ マスク発生器 入 力 マスク−ハーフワード演算時 Ｘ００００ 0000 0000 0000 0000 0000 0000 0000 0000 Ｘ０００１ 0000 0000 0000 0001 0000 0000 0000 0001 Ｘ００１０ 0000 0000 0000 0011 0000 0000 0000 0011 Ｘ００１１ 0000 0000 0000 0111 0000 0000 0000 0111 Ｘ０１００ 0000 0000 0000 1111 0000 0000 0000 1111 Ｘ０１０１ 0000 0000 0001 1111 0000 0000 0001 1111 Ｘ０１１０ 0000 0000 0011 1111 0000 0000 0011 1111 Ｘ０１１１ 0000 0000 0111 1111 0000 0000 0111 1111 Ｘ１０００ 0000 0000 1111 1111 0000 0000 1111 1111 Ｘ１００１ 0000 0001 1111 1111 0000 0001 1111 1111 Ｘ１０１０ 0000 0011 1111 1111 0000 0011 1111 1111 Ｘ１０１１ 0000 0111 1111 1111 0000 0111 1111 1111 Ｘ１１００ 0000 1111 1111 1111 0000 1111 1111 1111 Ｘ１１０１ 0001 1111 1111 1111 0001 1111 1111 1111 Ｘ１１１０ 0011 1111 1111 1111 0011 1111 1111 1111 Ｘ１１１１ 0111 1111 1111 1111 0111 1111 1111 1111 バイトデータを選択した場合にも、マスク発生器２３９
の機能は“ＡＳＩＺＥ”フィールドが“１００”である
ことによって同様に変更される。マスク発生器２３９
は、その入力の３つの最下位ビットだけを使用して４つ
の独立したマスクを形成する。これを以下の表１２に示
す。 表 １２ マスク発生器 入 力 マスク−バイト演算時 ＸＸ０００ 0000 0000 0000 0000 0000 0000 0000 0000 ＸＸ００１ 0000 0001 0000 0001 0000 0001 0000 0001 ＸＸ０１０ 0000 0011 0000 0011 0000 0011 0000 0011 ＸＸ０１１ 0000 0111 0000 0111 0000 0111 0000 0111 ＸＸ１００ 0000 1111 0000 1111 0000 1111 0000 1111 ＸＸ１０１ 0001 1111 0001 1111 0001 1111 0001 1111 ＸＸ１１０ 0011 1111 0011 1111 0011 1111 0011 1111 ＸＸ１１１ 0111 1111 0111 1111 0111 1111 0111 1111 前述したように、４ビットずつの８つの区分、２ビット
ずつの 16 区分、及び単一ビットずつの 32 区分の複数
演算を支援するように実現することができる。これらの
他のデータサイズには、表１０、１１、及び１２に示す
ようなマスク発生器２３９の動作に類似の変更を施す必
要があることは明白である。
【００６３】データユニット１１０は３入力算術論理装
置２３０を含む。算術論理装置２３０は３つの入力、即
ち、Ａポートへの入力を供給する入力Ａバス２４１と、
Ｂポートへの入力を供給する入力Ｂバス２４２と、Ｃポ
ートへの入力を供給する入力Ｃバス２４３とを含む。算
術論理装置２３０は、結果を算術論理装置行先バス２０
４へ供給する。この結果は、データレジスタ２００のデ
ータレジスタの１つに記憶させることができる。代替と
して、結果は、バッファ１０８及び大域ポート行先デー
タバスＧＤＳＴ １０７を介してデジタル画像／グラフ
ィックスプロセッサ７１内の別のレジスタ内に記憶させ
ることができる。この機能は、長距離動作と呼ばれる。
命令は結果の行先を指定する。機能信号発生器２４５か
ら算術論理装置２３０へ供給される機能信号は、特定の
サイクルの間に算術論理装置２３０が実行する３入力機
能を決定する。ビット０キャリーイン発生器２４６は、
算術論理装置２３０の第１ビットであるビット０へ供給
されるキャリーイン信号を形成する。前述したように、
複数算術論理装置演算中は、ビット０キャリーイン発生
器２４６はキャリーイン信号を複数の各区分の最下位ビ
ットへ供給する。図１０は、算術論理装置２３０のビッ
ト回路４００の例示構造のブロック線図である。算術論
理装置２３０は 32 ビットのデータワードで演算するこ
とが好ましく、従って並列の 32 ビット回路４００を備
えている。算術論理装置２３０の各ビット回路４００
は、３入力Ａi 、Ｂi 及びＣi の対応するビットと、前
段ビット回路４００からの０キャリーイン信号ｃ
in0 と、前段ビット回路４００からの１キャリーイン信
号ｃin1 と、算術可能化信号Ａenと、前段ビット回路４
００からの反転キル( kill )信号Ｋi-1 バーと、キャリ
ーイン信号ｃin0 及びｃin1を選択するための桁上げセ
ンス信号と、８つの反転機能信号Ｆ７バー乃至Ｆ０バー
とを受信する。第１のビット（ビット０）のためのキャ
リーイン信号ｃin0 及びｃin1 は同一であり、後述する
特別な回路によって生成される。入力信号Ａi、Ｂi 及
びＣi は算術論理装置２３０の各ビット毎に形成され、
異なることができることを理解されたい。算術可能化信
号Ａen及び反転機能信号Ｆ７バー乃至Ｆ０バーは各 32
ビット回路４００に対して同一である。算術論理装置２
３０の各ビット回路４００は、対応する１ビット結果Ｓ
i と、早期０信号Ｚi と、次段ビット回路のための０キ
ャリーイン信号ｃin0 を形成する０キャリーアウト信号
ｃ out0と、次段ビット回路のための１キャリーイン信号
ｃin1 を形成する１キャリーアウト信号ｃout1と、次段
ビット回路のための反転キル信号Ｋi-1 バーを形成する
反転キル信号Ｋi とを生成する。 32 ビット算術論理装
置２３０の最後のビットの０キャリーアウト信号ｃout0
もしくは１キャリーアウト信号ｃout1の選択された一方
は、“Ｃ”ビットがその命令に対して変化から保護され
ていない限り、状態レジスタ２１０内に記憶される。更
に、複数演算中、その命令は分離した算術論理装置区分
からのキャリーアウト信号を複数フラグレジスタ２１１
内に記憶させるように指定することができる。この場
合、選択された０キャリーアウト信号ｃout0もしくは１
キャリーアウト信号ｃout1が複数フラグレジスタ２１１
内に記憶される。
【００６４】ビット回路４００は、結果発生キャリーイ
ン４０１と、キャリーアウト論理４０２と、ブール関数
発生器４０３とを含む。ブール関数発生器４０３は、反
転関数信号Ｆ７バー乃至Ｆ０バーに従って関連ビット入
力Ａi 、Ｂi 及びＣi のブール組合わせを形成する。ブ
ール関数発生器は、対応伝播信号Ｐi と、生成信号Ｇ i
と、キル信号Ｋi とを生成する。結果論理４０１は、伝
播信号Ｐi と、前段ビット回路４００からのキャリーセ
ンス選択信号によって選択されたキャリーイン信号ｃ
in0 もしくはキャリーイン信号ｃin1 の一方とを組合わ
せて、ビット結果Ｓi と早期０信号Ｚi とを形成する。
キャリーアウト論理４０２は、伝播信号Ｐ i と、生成信
号Ｇi と、キル信号Ｋi と、２つのキャリーイン信号ｃ
in0 及びｃ in1 と、算術可能化信号Ａenとを受信する。
キャリーアウト論理４０２は、２つのキャリーアウト信
号ｃout0及びｃout1を発生し、次段のビット回路４００
へ供給する。図１１及び１２は一緒になって、算術論理
装置２３０のビット回路４００の例を示す。図１１は、
算術論理装置２３０の各ビット回路４００の結果論理４
０１及びキャリーアウト論理４０２の詳細を示す。図１
２は、算術論理装置２３０の各ビット回路４００の対応
ブール関数発生キャリーイン４０３の詳細を示す。
【００６５】各結果論理４０１は、対応結果信号Ｓi と
早期０信号Ｚi とを生成する。結果論理４０１はこれら
の信号を、前段ビット回路からの２つのキャリーイン信
号、反転伝播信号Ｐi バー及び反転キル信号Ｋi-1 バー
と、桁上げセンス選択信号とから形成する。キャリーア
ウト論理４０２は、２つのキャリーアウト信号と反転キ
ル信号Ｋi バーとを形成する。これらの信号は、そのビ
ット回路４００のための２つのキャリーイン信号、反転
伝播信号Ｐi バー、反転生成信号Ｇi バー、及び反転キ
ル信号Ｋi バーから形成される。各伝播信号は、“１”
キャリーイン信号をそのビット回路４００を通して次の
ビット回路４００へ伝播させるのか、もしくは吸収する
のかを指示する。生成信号は、そのビット回路４００へ
の入力が次のビット回路４００への“１”キャリーアウ
ト信号を生成するか否かを指示する。キル信号は、その
ビット回路４００への入力が次のビット回路４００への
“０”キャリーイン信号を生成するか否かを指示する。
伝播信号Ｐi 、生成信号Ｇ i 及びキル信号Ｋi は相互に
排他的であることに注目されたい。これらの１つの信号
だけが入力の各組合わせに対して生成されるのである。
算術論理装置２３０の各ビット回路４００は 32 ビット
を通る桁上げリップル時間を短縮する技術を使用してい
る。算術論理装置２３０は、桁上げ区分（好ましくは８
ビットずつの４区分）に分割される。これらの各区分の
最下位ビット回路４００の０キャリーイン信号ｃin0 は
“０”にハードワイヤードされ、１キャリーイン信号ｃ
in1 は“１”にハードワイヤードされている。各ビット
回路４００は２つの結果信号及び２つのキャリーアウト
信号を形成して次段のビット回路へ送る。各区分を通る
桁上げリップルが完了すると、前段の桁上げ区分の最上
位ビットからの実際の桁上げ出力が桁上げセンス選択信
号を形成する。この桁上げセンス選択信号は、ある区分
のビットによって生成された実際の結果をマルチプレク
サによって選択可能ならしめる。第１の桁上げ区分は、
その桁上げセンス選択信号を後述するビット０キャリー
イン発生器２４６から受信する。この技術により、桁上
げ区分を通る桁上げリップルを同時に発生させることが
可能になる。これは、冗長桁上げ線及び桁上げセンス選
択のための付加的なハードウェアを代価として、結果を
生成するのに要する時間の長さを短縮する。
【００６６】キャリーアウト論理４０２は、キャリーイ
ン信号からキャリーアウト信号への変換を制御する。キ
ャリーアウト論理４０２は、２つのキャリーイン信号ｃ
in0及びｃin1 に作用する同一回路を含む。反転伝播信
号Ｐi バー及びインバータ４１２によって反転された伝
播信号Ｐi は、パスゲート４１３及び４２３を制御す
る。もし伝播信号Ｐi が“１”であれば、１キャリーイ
ン線４１０はパスゲート４１３を介して１キャリーアウ
ト線４１１に接続され、０キャリーイン線４２０はパス
ゲート４２３を介して１キャリーアウト線４２１に接続
される。従ってキャリーイン信号はキャリーアウトへ伝
播する。もし伝播信号Ｐi が“０”であれば、１キャリ
ーイン線４１０は１キャリーアウト線４１１から絶縁さ
れ、０キャリーイン線４２０はキャリーアウト線４２１
から絶縁される。もし生成信号Ｇiが“１”であれば
（即ち、もし反転生成信号Ｇi バーが“０”であれ
ば）、ＰチャネルＭＯＳＦＥＴ（金属酸化物半導体電界
効果トランジスタ）４１４が導通して電源電圧をキャリ
ーアウト線４１１に結合し、ＰチャネルＭＯＳＦＥＴ
４２４が導通して電源電圧をキャリーアウト線４２１に
結合する。もし生成信号Ｇiが“０”であれば（即ち、
もし反転生成信号Ｇi バーが“１”であれば）、Ｐチャ
ネルＭＯＳＦＥＴ ４１４及び４２４は遮断され、キャ
リーアウト線４１１及び４２１には影響を与えない。も
しキル信号Ｋi が“１”であれば、ＮチャネルＭＯＳＦ
ＥＴ ４１５が接地とキャリーアウト線４１１とを結合
し、ＮチャネルＭＯＳＦＥＴ ４２５が接地とキャリー
アウト線４２１とを結合する。もしキル信号Ｋi が
“０”であれば、ＮチャネルＭＯＳＦＥＴ ４１５及び
４２５は遮断され、キャリーアウト線４１１及び４２１
には影響を与えない。インバータ４２２は、次のビット
回路へ供給される反転キル信号Ｋi バーを生成する。
【００６７】排他的ＯＲ回路４３１及び４３３は、結果
論理４０１の２つの結果を形成する。排他的ＯＲ回路４
３１及び４３３は各々、反転入力にインバータ４２７か
らの伝播信号Ｐi を、また非反転入力にインバータ４２
８からの反転伝播信号Ｐi バーを受信する。排他的ＯＲ
回路４３１は、非反転入力にインバータ４２６からの反
転０キャリーイン信号ｃin0 バーを受信し、現キャリー
区分の最下位ビットへのキャリーインが“０”である場
合に結果を形成する。同様に、排他的ＯＲ回路４３３
は、非反転入力にインバータ４１６からの反転１キャリ
ーイン信号ｃin1バーを受信し、現キャリー区分の最下
位ビットへのキャリーインが“１”である場合に結果を
形成する。インバータ４３２及び４３４は、マルチプレ
クサ４３５へ入力を供給する。マルチプレクサ４３５
は、桁上げセンス選択信号に基づいてこれらの信号の１
つを選択する。この桁上げセンス選択信号は、前段桁上
げ区分の最上位ビットからの実際のキャリーアウト信号
に対応する。マルチプレクサ４３５の出力をインバータ
４３６によって反転した出力が所望のビット結果Ｓi で
ある。結果論理４０１は、そのビット回路のための早期
０信号Ｚi をも形成する。この早期０信号Ｚi は、その
ビット回路４００の結果Ｓi が“０”になることを早め
に指示する。排他的ＯＲ回路４３７は、反転入力にイン
バータ４２７からの伝播信号Ｐi を、また非反転入力に
インバータ４２８からの反転伝播信号Ｐi バーを受信す
る。排他的ＯＲ回路４３７は、非反転入力に前段ビット
回路４００からの反転キル信号Ｋi-1 バーをも受信して
いる。排他的ＯＲ回路４３７は、前段ビットキル信号Ｋ
i-1 が“０”キャリーアウト信号を生成し、且つ伝播信
号Ｐi も“０”である場合に、早期０信号Ｚi を形成す
る。もしＫi-1 が“０”であればキャリーイン信号ｃ
in0 及びｃin1 がどのようであろうとも、０キャリーア
ウト信号ｃout0及び１キャリーアウト信号ｃout1は共に
“０”であることに注目されたい。桁上げが桁上げ区分
を通ってリップルできる前に、この早期０信号Ｚi が使
用可能になることに注目されたい。従って、この早期０
信号Ｚi は、算術論理装置２３０からの０出力の決定を
早めることができる。
【００６８】図１２に示す算術論理装置２３０の各ビッ
ト回路４００のブール関数発生器４０３は、ビット回路
４００のための伝播信号Ｐi 、生成信号Ｇi 、及びキル
信号Ｋi を生成する。ブール関数発生器４０３は、４レ
ベルからなる。第１のレベルは、パスゲート４５１、４
５２、４５３、４５４、４５５、４５６、４５７及び４
５８を含む。パスゲート４５１、４５３、４５５及び４
５７は、入力Ｃi 及びインバータ４５９からの反転入力
Ｃi バーによって第１の方向（センス）に制御される。
パスゲート４５２、４５４、４５６及び４５８は、入力
Ｃi 及び反転入力Ｃi バーによって反対の方向に制御さ
れる。入力Ｃi の状態に依存して、パスゲート４５１、
４５３、４５５及び４５７が導通するか、もしくはパス
ゲート４５２、４５４、４５６及び４５８が導通する。
第２のレベルは、パスゲート４６１、４６２、４６３及
び４６４を含む。パスゲート４６１及び４６３は、入力
Ｂi 及びインバータ４６５からの反転入力Ｂiバーによ
って第１の方向に制御される。パスゲート４６２及び４
６４は反対の方向に制御される。入力Ｂi の状態に依存
して、パスゲート４６１及び４５３が導通するか、もし
くはパスゲート４６２及び４５４が導通する。第３のレ
ベルは、パスゲート４７１、４７２及び４７３を含む。
パスゲート４７１は、入力Ａi 及びインバータ４７４か
らの反転入力Ａi バーによって第１の方向に制御され
る。パスゲート４７２及び４７３は反対の方向に制御さ
れる。入力Ａi の状態に依存して、パスゲート４７１が
導通するか、もしくはパスゲート４７２及び４７３が導
通する。第１のレベルは、インバータ４４１、４４２、
４４３、４４４、４４５、４４６、４４７及び４４８を
含み、これらは対応する反転関数信号Ｆ７バー−Ｆ０バ
ーに結合されている。インバータ４４１、４４２、４４
３、４４４、４４５、４４６、４４７及び４４８は、ブ
ール関数発生器４０３へ入力ドライブを供給し、算術論
理装置２３０が遂行する機能を決定する。
【００６９】ブール関数発生器４０３は、対応する入力
信号Ａi 、Ｂi 及び、Ｃi と、反転機能信号Ｆ７バー−
Ｆ０バーの状態によって選択される機能とに基づいて伝
播信号Ｐi を形成する。もしパスゲート４５１、４５
２、４５３、４５４、４５５、４５６、４５７、４５
８、４６１、４６２、４６３、４６４、４７１もしくは
４７２を通る何れかの経路がインバータ４４１、４４
２、４４３、４４４、４４５、４４６、４４７もしくは
４４８の１つから“１”を結合すれば、インバータ４７
６の入力の伝播信号Ｐi は“１”である。インバータ４
７６は、反転伝播信号Ｐi バーを形成し、これは図１１
に示す結果論理４０１へ印加される。各パスゲート４５
１、４５２、４５３、４５４、４５５、４５６、４５
７、４５８、４６１、４６２、４６３、４６４、４７
１、４７２及び４７３は、並列に配列されたＮチャネル
ＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴからなる。Ｎ
チャネルＭＯＳＦＥＴのゲートは制御信号を受信する。
この電界効果トランジスタは、そのゲート入力がスイッ
チングしきい値電圧より高くなると導通する。Ｐチャネ
ルＭＯＳＦＥＴのゲートは、インバータ４５９、４６５
もしくは４７４の１つを通して制御信号の反転によって
駆動される。この電界効果トランジスタは、そのゲート
入力がスイッチングしきい値より低くなると導通する。
ＰチャネルＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴの
動作に対して逆に動作するから、対応するインバータ４
５９、４６５もしくは４７４は、これら２つの電界効果
トランジスタが共に導通するか、もしくは共に非導通に
なるの何れかを保証する。Ｎチャネル及びＰチャネル電
界効果トランジスタが並列にされているので、制御入力
の極性の如何を問わず、望む時に導通させることができ
る。
【００７０】３状態ＡＮＤ回路４８０は、生成信号Ｇi
及びキル信号Ｋi を形成する。好ましい実施例において
は、生成信号Ｇi 、キル信号Ｋi 及び伝播信号Ｐi は相
互に排他的である。従って、伝播信号Ｐi は３状態ＡＮ
Ｄ回路４８０の出力を制御する。もし伝播信号Ｐi が
“１”であれば、３状態ＡＮＤ回路４８０は動作不能に
され、生成信号Ｇi 及びキル信号Ｋi は共に“０”であ
る。従って生成信号Ｇiもしくはキル信号Ｋi は何れも
桁上げ信号を変化させない。パスゲート４７３はブール
関数発生器４０３の部分からの出力を３状態ＡＮＤ回路
４８０の１つの入力へ結合する。パスゲート４７３のゲ
ート入力は、第１入力ビットＡi に第１の方向で結合さ
れている。ＮチャネルＭＯＳＦＥＴ ４７５は、３状態
ＡＮＤ回路４８０のこの入力を条件付きで接地へ結合す
る。第１入力ビットの反転Ａi バーがＮチャネルＭＯＳ
ＦＥＴ ４７５のゲート入力に供給される。パスゲート
４７３及びＮチャネルＭＯＳＦＥＴ ４７５はワイヤー
ドＯＲの関係で結合されているが、それらのゲート入力
はそれらを交互に導通させるので、ＯＲ演算は行われな
い。ＮチャネルＭＯＳＦＥＴ ４７５は、Ａi ＝“０”
である時に３状態ＡＮＤ回路４８０へ“０”入力を強制
的に印加させるように働く。算術可能化信号が３状態Ａ
ＮＤ回路４８０への第２の入力として供給されている。
【００７１】３状態ＡＮＤ回路４８０は以下のように動
作する。もし伝播信号Ｐi が“１”であれば、Ｐチャネ
ルＭＯＳＦＥＴ ４８１及びＮチャネルＭＯＳＦＥＴ
４８２は共に導通し、パスゲート４８３は非導通にな
る。これは図１１のＰチャネルＭＯＳＦＥＴ ４１４及
び４２４、及びＮチャネルＭＯＳＦＥＴ ４１５及び４
２５を遮断させるのでこれらの電界効果トランジスタは
何れも導通しなくなる。従って３状態ＡＮＤ回路４８０
の出力は高インピーダンス状態になり、キャリーアウト
線４１１及び４２１上の信号を変化させることはない。
もし伝播信号Ｐiが“０”であれば、ＰチャネルＭＯＳ
ＦＥＴ ４８１及びＮチャネルＭＯＳＦＥＴ ４８２は
共に非導通になり、パスゲート４８３は導通する。そこ
で回路は２入力の論理ＡＮＤを形成する。もし算術可能
化、もしくはＮチャネルＭＯＳＦＥＴ ４７５とパスゲ
ート４７３の接合点における信号の何れかが“０”であ
るか、もしくは共に“０”であれば、ＰチャネルＭＯＳ
ＦＥＴ ４８４もしくはＰチャネルＭＯＳＦＥＴ ４８
５の少なくとも一方は電源電圧Ｖ＋（論理“１”）を反
転生成信号Ｇi バーとして、図１１のキャリーアウト論
理４０２のＰチャネルＭＯＳＦＥＴ ４１４及び４２４
のゲートに印加する。同時にパスゲート４８３が導通し
てこの“１”信号を、キル信号Ｋi としてキャリーアウ
ト論理４０２のＮチャネルＭＯＳＦＥＴ ４１５及び４
２５へ供給する。この動作によって０キャリーアウト線
４２１上の信号はプルダウンされ、０キャリーアウト信
号ｃout0は“０”にされ、１キャリーアウト線４１１は
１キャリーアウト信号ｃout1を“０”にする。もし入力
が共に“１”であれば、ＮチャネルＭＯＳＦＥＴ ４８
６及びＮチャネルＭＯＳＦＥＴ ４８７の一連の組合わ
せは、ＮチャネルＭＯＳＦＥＴ ４１５及び４２５のゲ
ートへ接地電位（論理“０”）を供給する。キャリーア
ウト論理４０２のＮチャネルＭＯＳＦＥＴ ４１５及び
４２５は遮断され、非導通になる。同時にパスゲート４
８３が、この“０”をＰチャネルＭＯＳＦＥＴ ４１４
及び４２４のゲートへ供給する。従ってキャリーアウト
論理４０２のＰチャネルＭＯＳＦＥＴ ４１４及び４２
４は導通する。この動作により、０キャリーアウト線４
２１上の信号がプルアップされて０キャリーアウト信号
ｃout0は“１”になり、１キャリーアウト線４１１上の
１キャリーアウト信号ｃout1も“１”にされる。
【００７２】図１０に示すビット回路構成は、伝播項、
生成項、結果項及び２つのキャリーアウト項を形成す
る。ビット回路４００は伝播項Ｐi を以下のように形成
する。 Ｐi ＝Ｆ０＆( 〜Ａi ＆〜Ｂi ＆〜Ｃi ）｜Ｆ１＆（Ａi ＆〜Ｂi ＆〜Ｃi ） ｜Ｆ２＆( 〜Ａi ＆Ｂi ＆〜Ｃi ）｜Ｆ３＆( Ａi ＆ Ｂi ＆〜Ｃi ） ｜Ｆ４＆( 〜Ａi ＆〜Ｂi ＆Ｃi ）｜Ｆ５＆( Ａi ＆〜Ｂi ＆ Ｃi ） ｜Ｆ６＆( 〜Ａi ＆ Ｂi ＆Ｃi ）｜Ｆ７＆( Ａi ＆ Ｂi ＆ Ｃi ） ビット回路４００は、生成項Ｇi を以下のように形成する。 Ｇi ＝Ａi ＆〔（Ｆ０＆〜Ｆ１＆〜Ｂi ＆〜Ｃi ） ｜（Ｆ２＆〜Ｆ３＆Ｂi ＆Ｃi ）｜（Ｆ４＆〜Ｆ５＆Ｂi ＆Ｃi ） ｜（Ｆ６＆〜Ｆ７＆Ｂi ＆Ｃi ）〕 ビット回路４００は、キル項Ｋi を以下のように形成す
る。 Ｋi ＝〜Ｇi ＆〜Ｐi ビット回路４００は、結果項Ｓi を以下のように形成す
る。 Ｓi ＝Ｐi ＾（ｃin0 ＆ＣＳＳ｜ｃin1 ＆〜ＣＳＳ） ここに、ＣＳＳは桁上げセンス選択信号である。ビット
回路４００は、２つのキャリーアウト信号ｃout0及びｃ
out1を以下のように形成する。
【００７３】ｃout0＝（Ｐi ＆ｃin0 ）｜（Ｇi ＆
Ａen）｜〜（Ｋi ＆Ａen） ｃout1＝（Ｐi ＆ｃin1 ）｜（Ｇi ＆Ａen）｜〜（Ｋi
＆Ａen） 特定のビットｉに関して、伝播信号Ｐi 、生成信号Ｇi
及びキル信号Ｋi は相互に排他的であることに注目され
たい。これらの信号の２つが同時に発生することはな
い。各ビット回路４００の構成により、算術論理装置２
３０は、反転機能信号Ｆ７バー−Ｆ０バーに依存して、
256 の考え得る３入力ブール機能の何れか１つ、もしく
は 256 の考え得る３入力混合ブール及び演算機能を遂
行することができる。算術可能化信号及び反転機能信号
Ｆ７バー−Ｆ０バーを含む９つの入力によって、512 機
能を選択することができる。後述するように、有利なこ
とに、データユニット１１０のデータ経路は、スピード
演算に３入力算術論理装置２３０を多くの方法で使用す
ることを可能にする。表１３は、単一の機能信号Ｆ７−
Ｆ０に応答するビット回路４００の簡単なブール論理関
数をリストしたものである。これらはブール論理関数で
あるから、算術可能化信号が“０”であり、生成機能及
びキル機能は共に不能にされている。前述したように、
ブール拡張算術論理装置演算の場合には、ビット０キャ
リーイン発生器２４６からキャリーイン信号ｃin0 及び
ｃin1 を指定することができ、従って桁上げリップルが
許される。 表 １３ ８ビットＡＬＵ コードフィールド 機能信号 論理演算 ５８ Ｆ７ Ａ＆ Ｂ＆ Ｃ ５７ Ｆ６ 〜Ａ＆ Ｂ＆ Ｃ ５６ Ｆ５ Ａ＆〜Ｂ＆ Ｃ ５５ Ｆ４ 〜Ａ＆〜Ｂ＆ Ｃ ５４ Ｆ３ Ａ＆ Ｂ＆〜Ｃ ５３ Ｆ２ 〜Ａ＆ Ｂ＆〜Ｃ ５２ Ｆ１ Ａ＆〜Ｂ＆〜Ｃ ５１ Ｆ０ 〜Ａ＆〜Ｂ＆〜Ｃ これらの演算は、図１１及び１２を検討することによっ
て確認することができる。例えば、Ｆ７＝“１”であっ
て、Ｆ６−Ｆ０が全て“０”の場合、インバータ４４
１、４４２、４４３、４４４、４４６、４４７及び４４
８は各々“０”を出力する。インバータ４４５だけが
“１”出力を発生する。Ｃi ＝“１”であってパスゲー
ト４５５を導通させ、Ｂi ＝“１”であってパスゲート
４６３を導通させ、そしてＡi ＝“１”であってパスゲ
ート４７２を導通させた場合に限って伝播信号は“１”
になる。他の全ての組合わせは伝播信号を“０”にす
る。これは論理演算であるから０キャリーイン信号ｃ
in0 及び１キャリーイン信号ｃin1は共に“０”であ
る。排他的ＯＲ回路４３１及び４３３は共に伝播信号を
戻すからＳi ＝“１”になる。表１３の他のエントリも
同様にして確認できる。機能信号Ｆ７−Ｆ０を適切に選
択することによって、３つの入力Ａ、Ｂ及びＣの合計 2
56 のブール論理関数が可能にされる。３入力の状態表
は８位置を含むから、２8 ＝256 の考え得る３入力のブ
ール論理関数が得られることが理解されよう。２入力機
能は機能信号Ｆ７−Ｆ０を対で選択することによって達
成される部分集合機能である。入力Ａに対する関係を除
いたＢ及びＣのブール関数を望んでいるものとしよう。
Ｆ７＝Ｆ６、Ｆ５＝Ｆ４、Ｆ３＝Ｆ２及びＦ１＝Ｆ０の
ように選択すると、入力Ａには無関係になる。パスゲー
ト４７１及び４７２に接続されているブール関数発生器
４０３の枝路が同じように駆動されることに注目された
い。これにより、Ａi ＝“１”であっても、もしくはＡ
i ＝“０”であっても、結果は同一になる。このように
選択すると、４つの制御可能な機能対を得ることがで
き、入力Ｂ及びＣに対して合計 16 のブール論理関数を
指定することができる。２入力の状態表は４位置を含む
から、３入力に対して２4 ＝ 16 の考え得るブール論理
関数が得られるのである。同様に、Ｆ７＝Ｆ５、Ｆ６＝
Ｆ４、Ｆ３＝Ｆ１及びＦ２＝Ｆ０のように選択すること
によって入力Ｂには無関係になり、入力Ａ及びＣに対し
て 16 のブール論理関数を指定する４つの制御可能な機
能対が得られる。Ｆ７＝Ｆ３、Ｆ６＝Ｆ２、Ｆ５＝Ｆ１
及びＦ４＝Ｆ０のように選択すると、入力Ｃには無関係
な４つの制御可能な機能対を介して、入力Ａ及びＢの 1
6 のブール論理関数が得られる。
【００７４】命令ワードは、算術論理装置２３０によっ
て遂行される機能、及びこの動作が算術かもしくはブー
ル論理かを決定する。表１３に関して説明したように、
命令ワードは、ブール論理演算に対して機能信号で符号
化されたフィールドを含んでいる。命令ワードの“８ビ
ット算術論理装置”フィールド（ビット５８−５１）で
あるこのフィールドは、命令が算術論理装置２３０に対
してブール論理演算を指定している場合には、機能信号
で直接符号化されている。“８ビット算術論理装置”フ
ィールドは、命令が算術演算を指定している場合には異
なる符号化がなされる。考え得る演算機能を検討すれ
ば、これらの演算機能の部分集合が最も頻繁に使用され
る演算を指定していることが分かる。機能信号Ｆ７−Ｆ
０の集合を２位置 16 進数で表せば、これらの最も頻繁
に使用される演算は、通常はディジットＡ、９、６及び
５だけで形成される。機能信号のこれらの集合はＦ７＝
〜Ｆ６、Ｆ５＝〜Ｆ４、Ｆ３＝〜Ｆ２及びＦ１＝〜Ｆ０
である。ビット５７、５５、５３及び５１は、 15 の演
算を指定し、全てが０の“８ビット算術論理装置”フィ
ールドは、非算術論理装置演算の特別な場合に対して反
転される。非算術論理装置演算に関しては後述する。算
術演算を実行する場合には、機能信号Ｆ６＝ビット５
７、機能信号Ｆ４＝ビット５５、機能信号Ｆ４＝ビット
５３及び機能信号Ｆ２＝ビット５１である。他の機能信
号は、Ｆ７＝〜Ｆ６、Ｆ５＝〜Ｆ４、Ｆ３＝〜Ｆ２及び
Ｆ１＝〜Ｆ０によってセットされる。これらの演算及び
それらの対応する機能信号を表１４に示す。表１４に
は、省略時コーディングに対する変更も示してある。 表 １４ ８ビットＡＬＵ 導出された コードフィールド 機能信号 ５５５５ FFFFFFFF ７５３１ 76543210 16進 演算の記述 ００００ 10101010 ＡＡ 非算術論理装置演算に対して反転 ０００１ 10101001 Ａ９ Ａ−Ｂ左桁送り“１”拡張 ００１０ 10100110 Ａ６ Ａ＋Ｂ左桁送り“０”拡張 ００１１ 10100101 Ａ５ Ａ−Ｃ ０１００ 10011010 ９Ａ Ａ−Ｂ右桁送り“１”拡張 もし符号＝０ならば９５へフリップ Ａ−Ｂ右桁送り符号拡張 ０１０１ 10011001 ９９ Ａ−Ｂ ０１１０ 10010110 ９６ Ｃに依存してＡ＋Ｂ／Ａ−Ｂ もし〜＆ＭＦならば９９ Ａ−Ｂへ フリップ もし符号＝１ならばＡ＋｜Ｂ｜ ０１１１ 10010101 ９５ Ａ−Ｂ右桁送り“０”拡張 １０００ 01101010 ６Ａ Ａ＋Ｂ右桁送り“０”拡張 １００１ 01101001 ６９ Ａ−Ｂ／Ａ＋Ｂ もし〜＆ＭＦならば６６ Ａ＋Ｂへ フリップ もし符号＝１ならばＡ−｜Ｂ｜ １０１０ 01100110 ６６ Ａ＋Ｂ １０１１ 01100101 ６５ Ａ＋Ｂ右桁送り“１”拡張 もし符号＝０ならば６Ａへフリップ Ａ＋Ｂ右桁送り符号拡張 １１００ 01011010 ５Ａ Ａ＋Ｃ １１０１ 01011001 ５９ Ａ−Ｂ左桁送り“０”拡張 １１１０ 01010110 ５６ Ａ＋Ｂ左桁送り“１”拡張 １１１１ 01100000 ６０ （Ａ＆Ｃ）＋（Ｂ＆Ｃ）、 フィールドＡ＋Ｂ 命令ワードビット５７、５５、５３及び５１のの幾つか
のコーディングが、表１４に示すように変更された形状
で実行される。左もしくは右桁送りがリストされている
機能は、バレル回転子２３５及びマスク発生器２３８と
共に使用される。これらの演算に関しては後述する。こ
の説明の“符号”とは、算術論理装置第２入力バス２０
６（バレル回転子２３５を駆動するバス）のビット３１
のことである。これは、符号付けられた数の符号ビット
である。この符号ビットが“０”であることは正の数を
表し、この符号ビットが“１”であることは負の数（２
の補数）を表している。ビット５７、５５、５３及び５
１の状態が“０１００”であると、右桁送り“１”拡張
を伴うＡ−Ｂの通常機能がもたらされる。もし算術論理
装置第２入力バス２０６のビット３１が“０”であれ
ば、動作は右桁送り符号拡張を伴うＡ−Ｂに変化する。
ビット５７、５５、５３及び５１の状態が“０１１０”
であると、Ｃのビットワイズ状態に依存して、Ａ−Ｂも
しくはＡ＋Ｂの通常演算になる。もし命令が複数フラグ
レジスタマスク演算（＆ＭＦ）を指定していなければ、
演算はＡ−Ｂに変化する。もし算術論理装置第２入力バ
ス２０６のビット３１が“１”であれば、演算はＡ＋｜
Ｂ｜（ＡプラスＢの絶対値）に変化する。ビット５７、
５５、５３及び５１の状態が“１０１１”であると、Ｃ
のビットワイズ状態に依存して、Ａ＋ＢもしくはＡ−Ｂ
の通常演算になる。もし命令が複数フラグレジスタマス
ク演算（＆ＭＦ）を指定していなければ、演算はＡ＋Ｂ
に変化する。もし算術論理装置第２入力バス２０６のビ
ット３１が“１”であれば、演算はＡ−｜Ｂ｜（Ａマイ
ナスＢの絶対値）に変化する。ビット５７、５５、５３
及び５１の状態が“１００１”であると、右桁送り
“１”拡張を伴うＡ＋Ｂの通常演算がもたらされる。も
し算術論理装置第２入力バス２０６のビット３１が
“０”であれば、演算は右桁送り符号拡張を伴うＡ＋Ｂ
に変化する。
【００７５】より有用な機能を提供するために２つのコ
ードが変更される。ビット５７、５５、５３及び５１の
状態が“００００”であると〜Ａ（Ａの否定）の通常機
能になり、これは後述する非算術論理装置演算を支援す
るために保留される。ビット５７、５５、５３及び５１
の状態が“１１１１”であるとＡの通常機能になる。こ
れはＡ＆Ｃ）＋（Ｂ＆Ｃ）もしくはＣの状態によって制
御されるＡとＢとのフィールド加算に変更される。表１
４にリストした演算の基本集合は、演算命令内に指定す
ることができる。表６に示したように命令ワードビット
５８、５６、５４及び５２がこれらの基本演算の変更を
制御することに注意されたい。これらの変更に関しては
表６及び状態レジスタ２１０の記述において説明済であ
る。後述するように、若干の命令は拡張算術論理装置演
算を指定する。それでも拡張算術論理装置（ＥＡＬＵ）
演算を介して 256 の各算術演算を指定することはでき
る。これらの命令の場合、データレジスタＤ０の“Ａ”
（ビット２７）は算術もしくはブール論理演算の何れか
を指定し、“ＥＡＬＵ”フィールド（ビット２６−１
９）は機能信号Ｆ７−Ｆ０を指定し、“ＦＭＯＤ”フィ
ールド（ビット３１−２８）は基本機能の変更を指定す
る。またデータレジスタＤ０の“Ｃ”、“Ｉ”、
“Ｓ”、“Ｎ”及び“Ｅ”フィールドによって、算術論
理装置２３０のビット０への、及びもし複数演算が動作
可能にされていれば各区分の最下位ビットへのキャリー
インを制御することができる。拡張算術論理装置演算に
は４つの形状が存在する。拡張算術論理装置真（ＥＡＬ
ＵＴ）演算では、機能信号Ｆ７−Ｆ０はデータレジスタ
Ｄ０の“ＥＡＬＵ”フィールドの対応するビットに等し
い。拡張算術論理装置偽（ＥＡＬＵＦ）演算では、デー
タレジスタＤ０の“ＥＡＬＵ”フィールドの個々のビッ
トは機能信号Ｆ７−Ｆ０を反転したものである。若干の
アルゴリズム中に反転機能信号が有用な関連演算を遂行
するので、拡張算術論理装置偽演算は有用である。全て
の機能信号を反転することは、典型的には反転機能を指
定する。従ってデータレジスタ２０８を再ロードするこ
となく、別の命令を通してこの関連演算にアクセスする
ことができる。他の拡張算術論理装置演算では、機能信
号Ｆ７−Ｆ０はデータレジスタＤ０の“ＥＡＬＵ”フィ
ールドの対応するビットに等しいが、算術論理装置２３
０への異なるデータ経路が動作可能にされる。これらの
オプションに関しては後述する。
【００７６】データユニット１１０の動作は、プログラ
ムの流れ制御ユニット１３０によって取り込まれた命令
ワードに応答する。命令復号論理２５０は、実行パイプ
ライン段内の命令に対応するデータを演算コードバス１
３３から受信する。命令復号論理２５０は、受信した命
令ワードに従ってマルチプレクサＦｍｕｘ ２２１、Ｉ
ｍｕｘ ２２２、ＭＳｍｕｘ ２２５、Ｂｍｕｘ ２２
７、Ａｍｕｘ ２３２、Ｃｍｕｘ ２３３、Ｍｍｕｘ
２３４及びＳｍｕｘ ２３１の動作のための制御信号を
生成する。命令復号論理２５０は、受信した命令ワード
に従ってバッファ１０４、１０６、１０８、２２３及び
２３６の動作をも制御する。これらの機能のための制御
線は、明瞭化の目的で図示してない。マルチプレクサ及
びバッファの特定の制御された機能に関しては命令ワー
ドフォーマットの説明、及び図１８に関連して後述す
る。また命令復号論理２５０は、部分的に復号された信
号を機能信号発生器２４５及びビット０キャリーイン発
生器２４６へ供給し、算術論理装置２３０の制御をも行
う。この部分的復号のための特定ハードウェアは図示し
てないが、当分野に精通していれば図１８を参照しての
命令ワードフォーマットの説明から、これらの機能は容
易に実現できよう。命令復号論理２５０は、図７に関し
て説明済のマルチプレクサ３１１、３１２、３１３及び
３１４の制御によって算術論理装置２３０のオプション
的な複数区分演算をも制御する。
【００７７】図１３は、機能信号選択回路２４５ａの詳
細を示す。機能信号選択回路２４５ａは、図５に示す機
能信号発生器２４５の一部を形成している。機能信号発
生を完全に理解するためには、図１３は図１４に示す機
能信号変更回路２４５ｂと共に考えるべきである。マル
チプレクサは、入力から出力へのビットの流れを表す矢
印を有する矩形で示されている。入力は小文字で示され
ている。矢印に直角にマルチプレクサの矩形に入る制御
線には対応する大文字を付してある。特定の大文字を付
した制御線が活動（もしくはアクティブ）であると対応
する小文字を有する入力が選択され、マルチプレクサの
出力に接続される。マルチプレクサＯｍｕｘ ５００の
入力“ａ”は、入力を２つの部分に受信する。命令ワー
ドのビット５７、５５、５３及び５１は、それぞれ入力
“ａ”のビット線６、４、２及び０に接続されている。
インバータ５０１は関連命令ワードビットを反転し、そ
れらを入力“ａ”のビット線７、５、３及び１へ供給す
る。入力“ａ”は、もし制御線“Ａ”が活動になれば選
択され、選択された時には８つの入力ビット線が、対応
する番号を付した８つの出力ビット線７−４及び３−０
に接続される。制御線“Ａ”はＡＮＤゲート５０２によ
って送り込まれる。ＡＮＤゲート５０２は、命令クラス
７−０の何れかの中の命令の実行を指示する第１入力を
受信する。命令ワードビット６３がこれを指示する。こ
れらの命令クラスに関しては後述する。ＡＮＤゲート５
０２は、命令ワードのビット５９を送り込まれる第２入
力を有している。後述するように、ビット５９が“１”
であることは、算術演算を指示している。ＮＡＮＤゲー
ト５０３は、４つの命令ワードビット５７、５５、５３
及び５１の何れかが低であることを感知する。ＮＡＮＤ
ゲート５０３は、ＡＮＤゲート５０２へ第３の入力を供
給する。従って、制御入力“Ａ”は、命令クラス７−０
の何れかが選択され、命令ワードの演算ビット５９が
“１”であり、且つ命令ワードビット５７、５５、５３
及び５１が全て“１”でない場合に活動になる。表１４
から、ビット５７、５５、５３及び５１の状態が“１１
１１”の場合には、本来の機能信号ではなく、変更され
た機能信号ＨＥＸ“６０”になることを思い出された
い。
【００７８】マルチプレクサＯｍｕｘ ５００への入力
“ｂ”は、定数ＨＥＸ“６０”である。マルチプレクサ
Ｏｍｕｘ ５００は、もしＡＮＤゲート５０４が制御
“Ｂ”を活動にすれば、この入力を選択する。もし、命
令ワードビット６３によって指示された命令がクラス７
−０内にあり、命令ワードビット５９が“１”であって
算術演算を指示し、且つビット５７、５５、５３及び５
１の状態が“１１１１”であれば、ＡＮＤゲート５０４
は制御“Ｂ”を活動にする。表１４について前述したよ
うに、これらの条件の下では関数ＨＥＸ“６０”はその
命令によって指示された関数信号に置換される。マルチ
プレクサＯｍｕｘ ５００への入力“ｃ”は、８つの命
令ワードビット５８−５１の全てを受信する。マルチプ
レクサＯｍｕｘ ５００は、ＡＮＤゲート５０５が制御
“Ｃ”を活動にすれば、この入力を選択する。ＡＮＤゲ
ート５０５は、インバータ５０６によって反転された命
令ワードビット５９と、命令クラス７−０の何れかの指
示とを受信する。即ち、命令ワードビット５８−５１は
命令クラス７−０内の 256 のブール演算の何れかを遂
行するために選択されるのである。
【００７９】制御入力“Ｄ”、“Ｅ”、“Ｆ”、“Ｇ”
及び“Ｈ”に関連する演算のための命令ワードは、“０
１１”に等しいビット６３−６１を有している。もしこ
の条件が充たされれば、ビット６０−５７は演算の型を
限定する。マルチプレクサＯｍｕｘ ５００への入力
“ｄ”は、定数ＨＥＸ“６６”である。この入力は、並
行符号付き乗算及び加算（ＭＰＹＳ‖ＡＤＤ）、もしく
は並行符号なし乗算及び加算（ＭＰＹＵ‖ＡＤＤ）を実
行する命令のために選択される。これらの命令は、まと
めて簡略記号ＭＰＹｘ‖ＡＤＤによって表す。マルチプ
レクサＯｍｕｘ ５００への入力“ｅ”は、定数ＨＥＸ
“９９”である。この入力は、並行符号付き乗算及び減
算（ＭＰＹＳ‖ＳＵＢ）、もしくは並行符号なし乗算及
び加算（ＭＰＹＵ‖ＳＵＢ）を実行する命令のために選
択される。これらの命令は、まとめて簡略記号ＭＰＹｘ
‖ＳＵＢによって表す。マルチプレクサＯｍｕｘ ５０
０への入力“ｆ”は、定数ＨＥＸ“Ａ６”である。この
入力は、ＤＩＶＩ演算のために選択される。除算に使用
されるこのＤＩＶＩ演算の動作に関しては後述する。マ
ルチプレクサＯｍｕｘ ５００への入力“ｇ”は、拡張
算術論理装置機能コードビット２６−１９に従って、デ
ータレジスタＤ０の“ＥＡＬＵ”フィールド（ビット
（２６−１９）から供給される。もしＯＲゲート５０７
がＭＰＹｘ‖ＥＡＬＵＴ演算もしくは／及びＥＡＬＵ演
算の何れかを検出すれば、制御入力“Ｇ”はデータレジ
スタＤ０からこの“ＥＡＬＵ”フィールドを選択する。
前述したように、ＥＡＬＵＴの添え字ＴはＥＡＬＵコー
ドが真であることを意味し、これに対して反転（偽）は
ＥＡＬＵＦで表す。データレジスタＤ０の“ＥＡＬＵ”
フィールドが、ＥＡＬＵもしくはＥＡＬＵ％の何れかを
指示すると、制御入力“Ｇ”へのＥＡＬＵ入力が活動に
なる。
【００８０】インバータ５０８は、データレジスタＤ０
の“ＥＡＬＵ”フィールドの個々のビットを反転してマ
ルチプレクサＯｍｕｘ ５００の入力“ｈ”へ供給す
る。マルチプレクサＯｍｕｘ ５００の入力“ｈ”は、
制御入力“Ｈ”におけるＭＰＹｘ‖ＥＡＬＵＦ演算の検
出に応答して選択される。前述したように、ＥＡＬＵＦ
の添え字Ｆは，データレジスタＤ０の“ＥＡＬＵ”フィ
ールドの個々のビットが機能信号Ｆ７−Ｆ０の指定のた
めに反転されていることを表している。図１３に示され
ているマルチプレクサＡＥｍｕｘ ５１０は、算術可能
化信号を生成する。この算術可能化信号は各ビット回路
４００の３状態ＡＮＤゲート４８０へ供給される。マル
チプレクサＡＥｍｕｘ ５１０への“ａ”入力はデータ
レジスタＤ０の“Ａ”ビット（ビット２７）である。Ｏ
Ｒゲート５１１は３つの入力，即ちＭＰＹｘ‖ＥＡＬＵ
Ｔ、ＥＡＬＵ及びＭＰＹｘ‖ＥＡＬＵＦを受信する。も
し命令がこれら３つの演算の何れかを選択すれば、マル
チプレクサＡＥｍｕｘ ５１０への制御入力“Ａ”はデ
ータレジスタＤ０の“Ａ”ビット（ビット２７）を選択
する。マルチプレクサＡＥｍｕｘ ５１０への“ｂ”入
力は、命令ワードの“ａｒｉ”ビット（ビット５９）で
ある。後述するように、この“ａｒｉ”ビットは若干の
型の命令のために算術演算を選択する。この入力は、も
し命令が命令クラス７−０の何れかであれば選択され
る。この場合“ａｒｉ”ビットは、算術演算（“ａｒ
ｉ”＝“１”）またはブール演算（“ａｒｉ”＝
“０”）が直接算術論理装置２３０に渡されることを表
す。マルチプレクサＡＥｍｕｘ５１０への“ｂ”入力は
定数“１”である。もし命令が拡張算術論理装置命令で
もなく、または命令クラス７−０内になければ、ゲート
５１２はこの入力を選択する。これらの命令は、ＤＩＶ
Ｉ演算及びＭＰＹｘ‖ＡＤＤ及びＭＰＹｘ‖ＳＵＢ演算
を含む。命令がマルチプレクサＡＥｍｕｘ ５１０の出
力によって指示される算術演算か、もしくはＯＲゲート
５１１によって指示される“どれかのＥＡＬＵ”演算の
何れかであれば、ＯＲゲート５１３は算術もしくはＥＡ
ＬＵ信号を供給する。
【００８１】図１４は、機能信号変更回路２４５ｂを示
す。機能信号変更回路２４５ｂは、機能信号発生器２４
５ａからセットされた機能信号を、命令に依存して、デ
ータレジスタＤ０の“ＦＭＯＤ”フィールド、もしくは
命令ビット５８、５６、５４及び５２に従って変更す
る。マルチプレクサＦｍｕｘ ５２０は機能変更子コー
ドを選択する。マルチプレクサＦｍｕｘ ５２０への
“ａ”入力は全て“０”（ＨＥＸ“０”）である。ＮＯ
Ｒゲート５２１は、マルチプレクサＦｍｕｘ ５２０の
制御線“Ａ”に接続されている。ＮＯＲゲート５２１の
第１入力は、図１３に示したＯＲゲート５１１から“ど
れかのＥＡＬＵ”信号を受信し、第２入力はＡＮＤゲー
ト５２２の出力に接続されている。ＡＮＤゲート５２２
の第１入力は命令ワードの“ａｒｉ”ビット（ビット５
９）を受信し、第２入力は命令が命令クラス７−０内に
あることを指示する。従って、もし命令がどの拡張算術
論理装置演算でもなく、且つ命令ワードの“ａｒｉ”ビ
ットが“０”であるかもしくは命令が命令クラス７−０
内になければ、ＮＯＲゲート５２１はマルチプレクサＦ
ｍｕｘ ５２０へのＨＥＸ“０”入力を選択する活動出
力を生成する。
【００８２】マルチプレクサＦｍｕｘ ５２０への
“ｂ”入力は、命令ワードのビット５８、５６、５４及
び５２を受信する。制御入力“Ｂ”は、ＡＮＤゲート５
２２の出力を受信する。従ってマルチプレクサＦｍｕｘ
５２０は、命令が命令クラス７−０の何れかであっ
て、且つ命令の“ａｒｉ”ビットがセットされている場
合に命令ワードのビット５８、５６、５４及び５２を選
択する。マルチプレクサＦｍｕｘ ５２０への“ｃ”入
力は、データレジスタＤ０の“ＦＭＯＤ”フィールド
（ビット３１−２８）である。制御入力“Ｃ”は、ＯＲ
ゲート５１１から“どれかのＥＡＬＵ”信号を受信す
る。もし命令が拡張算術論理装置演算を要求すれば、マ
ルチプレクサＦｍｕｘ ５２０はデータレジスタＤ０の
“ＦＭＯＤ”フィールドを選択する。マルチプレクサＦ
ｍｕｘ ５２０は、活動機能変更コードを選択する。活
動機能変更コードは、後述するように算術論理装置２３
０へ供給される機能信号を変更する。機能変更コードは
復号されて表６に指定されている演算を制御する。前述
したように、これらの変更された演算は、算術論理装置
２３０の制御された分割と、複数フラグレジスタ２１１
の１もしくはそれ以上のビットを算術論理装置２３０か
らの１以上の０もしくは１以上のキャリーアウトによっ
てセットすることと、複数フラグレジスタ２１１を回転
もしくはクリアすることと、ＬＭＯ／ＲＭＯ／ＬＭＢＣ
／ＲＭＢＣ回路２３７をその４つのモードの１つで動作
させることと、マスク発生器２３９を動作させること
と、ビット０キャリーイン発生器２４６を動作させるこ
ととを含む。機能変更コードの特定状態に対して遂行さ
れる演算は表６に示されている。
【００８３】機能変更回路２４５ｂ内の３つの回路ブロ
ックは、図１３に示すマルチプレクサＯｍｕｘ ５００
からの機能信号Ｆ７−Ｆ０を変更する。Ｍｍｕｘブロッ
ク５３０は、Ｃポートへの入力を効果的に全て“１”に
セットするように動作する。Ａポートブロック５４０
は、Ａポートへの入力を効果的に全て“０”にセットす
るように動作することができる。符号拡張ブロック５５
０は、機能信号Ｆ３−Ｆ０をフリップできる符号拡張ユ
ニットである。Ｍｍｕｘブロック５３０は、通常は変更
を行わずに機能信号Ｆ３−Ｆ０を通過させるマルチプレ
クサ５３１を含む。算術論理装置２３０のＣポートへの
入力を効果的に全て“１”にセットするために、マルチ
プレクサ５３１は機能信号Ｆ７−Ｆ４を機能信号Ｆ３−
Ｆ０上に複写する。マルチプレクサ５３１はＡＮＤゲー
ト５３３によって制御される。ＡＮＤゲート５３３は、
３つの条件、即ち、１）機能変更子コードマルチプレク
サＦｍｕｘ ５２０が、“０Ｘ１Ｘ”一致検出器５３２
（Ｘ＝ドントケア）によって検出された４つのコード
“００１０”、“００１１”、“０１１０”もしくは
“０１１１”の何れかであること、２）命令がマスク生
成動作を要求していること、そして３）マルチプレクサ
Ｍｍｕｘ ２３４からの出力が“０”であることが全て
存在する場合に活動となり、Ｃポートへの入力を効果的
に全て“１”にセットする。前述したように、機能信号
Ｆ７−Ｆ４を機能信号Ｆ３−Ｆ０上に複写すると、即ち
Ｆ７＝Ｆ３、Ｆ６＝Ｆ２、Ｆ５＝Ｆ１及びＦ４＝Ｆ０に
すると、入力Ｃには無関係に入力Ａ及びＢの 16 のブー
ル論理関数を選択することができる。表６から、４つの
機能変更子コード“０Ｘ１Ｘ”が“％！”変更を含むこ
とに注目されたい。図１４によれば“％！”変更は、マ
スク発生器２３９によって生成されるマスクを変えるの
ではなく、算術論理装置２３０へ送られる機能信号を変
えることによって達成される。
【００８４】Ａポートブロック５４０は、マルチプレク
サ５４１と、通常は機能信号Ｆ７−Ｆ０を変更すること
なく通過させる接続回路５４２とを含む。算術論理装置
２３０のＡポートへの入力を効果的に全て“０”にセッ
トするために、マルチプレクサ５４１及び接続回路５４
２は、機能信号Ｆ６、Ｆ４、Ｆ２及びＦ０を、それぞれ
機能信号Ｆ７、Ｆ５、Ｆ３及びＦ１上に複写する。マル
チプレクサ５４１及び接続回路５４２は、ＯＲゲート５
４４によって付勢されるとこの置換を行う。ＯＲゲート
５４４の第１入力は“０１０Ｘ”一致検出器５４３に接
続され、第２入力はＡＮＤゲート５４６に接続されてい
る。ＡＮＤゲート５４６の第１入力は“０１１Ｘ”一致
検出器５４５に接続されている。両一致検出器５４３及
び５４５は、機能変更子コードがそれらの検出状態に一
致したか否かを決定する。ＡＮＤゲート５４６の第２入
力は、命令がマスク生成動作を要求しているか否かを指
示する信号を受信する。算術論理装置２３０のＡポート
への入力は、機能信号Ｆ６、Ｆ４、Ｆ２及びＦ０を、そ
れぞれ機能信号Ｆ７、Ｆ５、Ｆ３及びＦ１と交換するこ
とによって効果的に０にされる。前述したように、この
置換により算術論理装置２３０の出力はＡ入力には無関
係になる。もし、１）機能変更子コードが“０１０Ｘ”
一致検出器５４３において一致を見出せば、もしくは
２）命令がマスク生成動作を要求し、且つ機能変更子コ
ードが“０１１Ｘ”一致検出器５４５において一致を見
出せば、この置換が行われる。
【００８５】符号拡張ブロック５５０は、通常は機能信
号Ｆ３−Ｆ０を通過させる排他的ＯＲゲート５５１を含
む。しかしながら、若干の条件の下では、これらの機能
信号Ｆ３−Ｆ０は算術論理装置符号拡張及び絶対値の目
的のために反転される。Ａポートブロック５４０からの
機能信号Ｆ７−Ｆ４が常に、符号拡張ブロック５５０に
よって変更されることなく通過することに注意された
い。ＡＮＤゲート５５２は、排他的ＯＲゲート５５１に
機能信号Ｆ３−Ｆ０を反転させるか否かを制御する。Ａ
ＮＤゲート５５２の第１入力は、図１３のＯＲゲート５
１３から算術もしくは拡張算術論理装置信号を受信す
る。ＡＮＤゲート５５２の第２入力は、マルチプレクサ
５５３からのものである。マルチプレクサ５５３は、図
１３のＯＲゲート５１１からの“どれかのＥＡＬＵ”信
号が活動であるとＡＮＤゲート５５４からの第１信号を
選択し、“どれかのＥＡＬＵ”信号が非活動であると複
合ＡＮＤ／ＯＲゲート５５６からの第２信号を選択す
る。ＡＮＤゲート５５４の出力は、算術論理装置第２入
力バス２０６上のデータが正であり（インバータ５５５
によって反転された符号ビット（ビット３１）によって
指示される）、且つデータレジスタ０の“Ｓ”ビット
（ビット１６）が“１”である時には、“１”に等し
い。複合ＡＮＤ／ＯＲゲート５５６の出力は、もし、
１）算術論理装置第２入力バス２０６上のデータが正で
あり（インバータ５５５によって反転された符号ビット
（ビット３１）によって指示される）、２）命令が命令
クラス７−０内にあり、そして３）（ａ）命令ビット５
７、５５、５３及び５１が“０１００”／“１０１１”
一致検出器５５７内の一致を見出すか、もしくは（ｂ）
ＡＮＤゲート５６０が命令ワードビット５７、５５、５
３及び５１が“１００１”／“０１１０”一致検出器５
５８内の一致を見出すの何れかであって、且つ命令が複
数フラグレジスタマスク動作（＠ＭＦ）を要求していな
ければ（インバータ５５９によって指示される）、活動
になる。
【００８６】符号拡張ブロック５５０は、表１４に注記
した例外を実現する。命令が算術演算を指定しているこ
とを指示する非活動“どれかのＥＡＬＵ”信号は、マル
チプレクサ５５３への第２入力を選択する。複合ＡＮＤ
／ＯＲゲート５５６は、命令が命令クラス７−０内にあ
ること、及び符号ビットが“０”であることを決定す
る。これらの条件の下では、もし命令ワードビット５
７、５５、５３及び５１が“０１００”に等しければ、
機能信号ビットＦ３−Ｆ０を反転させることによって、
機能信号はＨＥＸ“９Ａ”からＨＥＸ“９５”へフリッ
プする。同様にもし命令ワードビット５７、５５、５３
及び５１が“１０１１”に等しければ、機能信号ビット
Ｆ３−Ｆ０を反転させることによって、機能信号はＨＥ
Ｘ“６５”からＨＥＸ“６Ａ”へフリップする。もし命
令ワードビット５７、５５、５３及び５１が“１００
１”に等しく、且つ命令が複数フラグレジスタマスク演
算を要求していなければ（インバータ５９９によって指
示される）、機能信号はＨＥＸ“６９”からＨＥＸ“６
６”へフリップする。機能信号のこの集合は、算術論理
装置２３０にＡ−｜Ｂ｜（即ちＡマイナスＢの絶対値）
を実行せしめる。もし命令ワードビット５７、５５、５
３及び５１が“０１１０”に等しく、且つ命令が複数フ
ラグレジスタマスク演算を要求していなければ、機能信
号はＨＥＸ“９６”からＨＥＸ“９９”へフリップす
る。これはＡ＋｜Ｂ｜（即ちＡプラスＢの絶対値）を実
行させる。機能信号のこれらのフリップは算術論理装置
第２入力２０６上のデータの符号ビット（ビット３１）
に基づいていることに注目されたい。
【００８７】図１５に、ビット０キャリーイン発生器２
４６を示す。前述したように、ビット０キャリーイン発
生器２４６は、算術論理装置２３０の第１ビットに供給
されるキャリーイン信号ｃinを発生する。更に、もし命
令が複数算術論理装置演算を要求していれば、ビット０
キャリーイン発生器２４６からのこのキャリーイン信号
ｃinは、一般的に複数の各区分の第１ビットにも供給さ
れる。マルチプレクサＺｍｕｘ ５７０は、命令復号論
理２５０からの６つの制御入力に基づいてこのビット０
キャリーイン信号ｃinの考え得る６つの源の１つを選択
する。マルチプレクサＺｍｕｘ ５７０の入力“ａ”へ
は、複数フラグレジスタ２１１のビット３１が供給され
る。もし命令がＤＩＶＩ演算を要求すれば、マルチプレ
クサＺｍｕｘ ５７０はこの入力をビット０キャリーイ
ン信号ｃinとして選択する。マルチプレクサＺｍｕｘ
５７０への入力“ｂ”、“ｃ”及び“ｄ”は、複合論理
関数から形成されている。マルチプレクサＺｍｕｘ ５
７０の入力“ｂ”は、機能信号Ｆ６、Ｆ２及びＦ０のブ
ール関数である信号を受信する。回路５７１によって形
成されるこのブール式は、（Ｆ０＆〜Ｆ６）｜（Ｆ０＆
〜Ｆ２）｜（〜Ｆ２＆〜Ｆ６）である。マルチプレクサ
Ｚｍｕｘ ５７０の入力“ｃ”は、排他的ＯＲゲート５
７２から送り込まれる。排他的ＯＲゲート５７２の第１
入力は排他的ＯＲゲート５７３から送り込まれ、第２入
力はＡＮＤゲート５７４から送り込まれている。排他的
ＯＲゲート５７３の第１入力は、データレジスタＤ０の
“Ｃ”ビット（ビット１８）であり、このビットは算術
論理装置２３０の先行演算が、最後のビットであるビッ
ト３１にキャリーアウト信号ｃout を発生したか否かを
指示する。排他的ＯＲゲート５７３の第２入力は、命令
がＭＰＹｘ‖ＥＡＬＵＦ演算を要求していることを指示
する信号を受信する。ＡＮＤゲート５７４の第１入力
は、正符号を検出するために算術論理装置第２入力バス
２０６上に存在する符号ビット（ビット３１）を反転す
るインバータ５７５から供給される。ＡＮＤゲート５７
４の第２入力は、データレジスタＤ０の“Ｉ”ビット
（ビット１７）から送り込まれ、第３入力はデータレジ
スタＤ０の“Ｓ”ビット（ビット１６）から送り込まれ
る。前述したように“Ｉ”ビットは、符号拡張が可能化
されたことを“Ｓ”ビットが指示するとキャリーインを
反転させる。この動作は、図１４に示す機能変更回路２
４６ｂのＡＮＤゲート５５４及び排他的ＯＲゲート５５
１の符号拡張動作を補足する。マルチプレクサＺｍｕｘ
５７０の入力“ｄ”は、排他的ＯＲゲート５７６から
到来する。排他的ＯＲゲート５７６の第１入力には機能
信号Ｆ０が供給され、第２入力には入力Ｃバス２４３上
のデータのビット０が供給されている。
【００８８】マルチプレクサＺｍｕｘ ５７０の入力
“ｂ”は、ＡＮＤゲートが制御入力“Ｂ”を活動にセッ
トすると選択される。これは、ＯＲゲート５１３からの
“算術もしくはＥＡＬＵ”が活動であり、命令が拡張算
術論理装置演算を要求せず（インバータ５８２によって
指示される）、そしてインバータ５８３、５８４及び５
８５によって制御されるマルチプレクサＺｍｕｘ ５７
０の他の入力が印加され得ない場合に発生する。マルチ
プレクサＺｍｕｘ ５７０の入力“ｃ”は、ＡＮＤゲー
ト５８６が活動出力を制御入力“Ｃ”へ供給すると選択
される。ＡＮＤゲート５８６は、命令が“どれかのＥＡ
ＬＵ”演算を要求していることを指示する信号に応答す
る。ＡＮＤゲート５８６への残余の入力は、もし何れか
の入力“ｄ”、“ｅ”もしくは“ｆ”がインバータ５８
４、５８５及び５９５を介して活動になれば、このＡＮ
Ｄゲート５８６が活動にならないようにする。マルチプ
レクサＺｍｕｘ ５７０の入力“ｄ”は、制御線“Ｄ”
がＡＮＤゲート５８７からであると選択される。ＡＮＤ
ゲート５８７は、命令が算術演算であるか、もしくは拡
張算術論理装置演算であり、ＡＮＤゲート５８９が活動
であり、且つ入力“ｅ”が選択されていない（インバー
タ５８５によって指示される）場合に選択される。ＡＮ
Ｄゲート５８９は、命令が複数フラグレジスタマスク動
作（＠ＭＦ）拡張を指定し、且つ命令ワードビット５
７、５５、５３及び５１が“０１１０”／“１００１”
一致回路５８８における一致を見出すと活動になる。こ
れらの命令ワードビットは、ポートＣへの入力に依存し
てポートＡ及びＢの加算もしくは減算を行わせる機能信
号ＨＥＸ“６９”及びＨＥＸ“９６”に対応する。命令
クラスが複数フラグレジスタ拡張を含むから、機能信号
のフリッピングは含まれない。図７は、複数モードにお
けるこのキャリーイン信号を分割算術論理装置の複数区
分へ供給することを示している。
【００８９】マルチプレクサＺｍｕｘ ５７０の入力
“ｅ”は、状態レジスタ２１０の“Ｃ”（ビット３０）
から到来する。前述したように、もし算術論理装置２３
０の最後の演算の結果がビット３１からキャリーアウト
を生じさせれば、状態レジスタ２１０のこの“Ｃ”ビッ
トは“１”にセットされる。ＡＮＤゲート５９４は制御
入力“Ｅ”を供給する。ＡＮＤゲート５９４は、命令が
算術演算もしくは拡張算術論理装置演算を指定し、且つ
１）機能変更子コードが“０Ｘ０１”一致検出器５９１
における一致を見出すか、もしくは２）命令がマスク生
成演算を要求するか（ＯＲゲート５９０）、または機能
変更子コードが“０Ｘ１１”一致検出器５９１における
一致を見出す（ＡＮＤゲート５９３）論理が真である時
に活動になる。マルチプレクサＺｍｕｘ ５７０の入力
“ｆ”には、定数“０”が供給されている。インバータ
５９５によって反転されたＯＲゲート５１３からの“算
術またはＥＡＬＵ”信号が、命令はブール演算を指定し
ていると指示した時にマルチプレクサＺｍｕｘ ５７０
はこの入力を選択する。マルチプレクサＺｍｕｘ ５７
０の出力は、通常は変化しないでＹｍｕｘ ５８０を通
過し、ビット０キャリーイン出力に現れる。データレジ
スタＤ０の“Ａ”ビット（ビット２７）及び“Ｅ”ビッ
ト（ビット１４）が共に“１”でないような複数算術演
算では、Ｙｍｕｘは複数の同一キャリーイン信号を発生
する。状態レジスタ２１０の“ＡＳＩＺＥ”フィールド
を通してハーフワード演算が選択されている場合には、
Ｚｍｕｘ ５７０の出力はＹｍｕｘにビット０キャリー
イン出力及びビット 16 キャリーイン出力の両方を発生
させる。同様にバイト演算が選択されると、Ｚｍｕｘ
５７０の出力はＹｍｕｘにビット０キャリーイン出力、
ビット８キャリーイン出力、ビット 16 キャリーイン出
力及びビット 24 キャリーイン出力を発生させる。
【００９０】データレジスタＤ０の“Ａ”ビット（ビッ
ト２７）及び“Ｅ”ビット（ビット１４）が共に“１”
である場合にはＹｍｕｘ ５８０の動作は異なる。ＡＮ
Ｄゲート５７７がこの条件を形成し、Ｙｍｕｘ ５８０
の動作を制御する。これは、複数算術中に算術論理装置
２３０の異なる区分へ供給されるキャリーイン信号が異
なっている唯一の場合である。もしＡＮＤゲート５７７
がこの条件を検出すれば、機能信号Ｆ０と算術論理装置
２３０の対応する区分のＣ入力の最下位ビットとの排他
的ＯＲによってキャリーイン信号が形成される。もし
“ＡＳＩＺＥ”フィールドがワード演算を選択していれ
ば、即ち算術論理装置２３０が単一の 32ビット区分を
形成していれば、Ｙｍｕｘ ５８０が形成するビット０
キャリーイン出力は、機能信号Ｆ０と排他的ＯＲゲート
５９６が形成した入力Ｃバスビット０との排他的ＯＲで
ある。他のキャリーイン信号は形成されない。もし“Ａ
ＳＩＺＥ”フィールドがハーフワード演算を選択して２
つの 16 ビット区分が形成されていれば、Ｙｍｕｘ ５
８０が形成するビット０キャリーイン出力は排他的ＯＲ
ゲート５９６の出力であり、ビット 16 へのキャリーイ
ンは機能信号Ｆ０と排他的ＯＲゲート５９８が形成した
入力Ｃバスビット 16 との排他的ＯＲである。最後にバ
イト複数算術の場合、Ｙｍｕｘ ５８０が形成するビッ
ト０キャリーイン出力は排他的ＯＲゲート５９６の出力
であり、ビット 16 キャリーインは排他的ＯＲゲート５
９８によって形成され、そしてビット 24 キャリーイン
は排他的ＯＲゲート５９９によって形成される。
【００９１】図１３、１４及び１５は、表を実現する特
定のブロックを表しているだけではなく、簡潔化のため
に特定回路のブロック線図を省略しても、表及び図によ
って好ましい実施例を製造できるようにする論理回路を
緻密に限定する直接的なプロセスをも示してしる。図１
３及び１４の回路は、図５のデータユニット１１０の一
部である命令復号論理２５０を通しての種々のマルチプ
レクサ及び特別回路のための制御をカバーしていないこ
とを理解されたい。しかしながら、当分野においてはこ
れらの回路の制御は常識である。従ってこれらに関して
は、簡潔化のためにこれ以上の説明はしない。算術論理
装置２３０は、各入力の前に異なるハードウェア機能を
有する３つの32 ビット入力を含む。これにより算術論
理装置２３０を使用して多くの異なる機能を遂行し、各
入力に送り込んでいるハードウェアからの結果を組合わ
せることができる。算術論理装置２３０は、３入力の、
ブールもしくはビット毎の論理組合わせ、算術組合わ
せ、またはブール及び算術の混合組合わせを遂行する。
ブール及び算術の混合機能は、それらの実行が類似して
いることから、以後算術機能と呼ぶ。算術論理装置２３
０は、論理機能もしくは算術機能の何れかを選択する１
つの制御ビットを有している。論理機能は算術論理装置
２３０のビット回路４００の、もしくはビット回路４０
０間のキャリーアウトを生成しない。従って算術論理装
置２３０の各ビット回路４００は、そのビット回路への
３入力を組合わせて、 32 の個々のビットワイズ結果を
独立的に形成する。算術機能中、各ビット回路４００は
隣接する下位ビットからキャリーインを受信することが
でき、次に上位のビット位置へのキャリーアウトを生成
することができる。８ビット制御信号（機能制御信号Ｆ
７−Ｆ０）は算術論理装置２３０が遂行する機能を制御
する。これにより、256 のブール機能の１つ、及び 256
の算術機能の１つを選択することができる。機能信号
Ｆ７−Ｆ０と番号付けされた機能信号は、マイクロソフ
ト(R) ウィンドウズに使用されているものと同一であ
る。ビット０キャリーイン発生器２４６は、算術モード
にある時にキャリーイン信号を供給する。算術モードで
は、算術論理装置２３０を２つの独立した 16 ビット区
分か、もしくは４つの独立した８ビット区分の何れかに
分割し、並列の複数の小さいデータセグメントで処理す
ることができる。ビット０キャリーイン発生器２４６
は、算術論理装置２３０が１、２、もしくは４区分の何
れかで動作している時にそれぞれ１、２、もしくは４つ
の何れかのキャリーイン信号を供給する。好ましい実施
例では、データユニット１１０のためのアセンブラは、
代数入力構文に基づいて機能信号の適切な集合を選択す
る式評価装置を含む。
【００９２】実行されている特定命令は、算術論理装置
２３０の機能を決定する。後述するように、命令ワード
の好ましい実施例は、ブール演算もしくは算術演算の何
れかを指示するフィールドを含む。別の命令ワードは、
算術論理装置２３０へ供給される機能信号を指定する。
ブール命令は８つの機能信号Ｆ７−Ｆ０を直接指定す
る。算術命令では、この命令ワードフィールドの第１部
分集合は、表１４に従う考え得る算術論理装置演算の部
分集合を指定する。この命令ワードフィールドの第２部
分集合は、表６に従う命令機能の変更を指定する。ブー
ル及び算術命令の両者のための機能信号及び機能変更の
全ての考え得る変化は、拡張算術論理装置（ＥＡＬＵ）
命令を使用して指定することができる。この場合、図９
に示したデータレジスタＤ０内の予め定められたフィー
ルドが算術論理装置２３０の演算を指定する。算術論理
装置２３０は３つの全ての入力を組合わせることができ
るが、多くの有用な機能は若干の入力を含まない。例え
ば、式Ａ＆ＢはＣ入力をドントケアとして処理し、式Ａ
｜ＣはＢ入力をドントケアとして処理する。各入力には
異なるデータ経路ハードウェアが先行しているから、何
れかの入力を使用もしくは無視する能力は、所望機能の
ために必要なデータ経路ハードウェアの選択を支援す
る。表１５は、Ｃ入力をマスクもしくは組合わせ（マー
ジング）制御として処理する場合の３つの入力式の例を
示す。データユニット１１０は、算術論理装置２３０の
Ｃ入力のデータ経路内に拡張回路２３８及びマスク発生
器２３９を含むから、Ｃ入力をマスクとして使用するの
は当然である。 表 １５ 論理演算 典型的な使用 （Ａ＆Ｃ）｜（Ｂ＆〜Ｃ） Ｃに基づくＡとＢとのビット毎の多重化（併合） もしＣ内の対応ビットが１ならばＡ選択 （Ａ＆〜Ｃ）｜（Ｂ＆Ｃ） Ｃに基づくＡとＢとのビット毎の多重化（併合） もしＣ内の対応ビットが１ならばＢ選択 （Ａ｜Ｂ）＆〜Ｃ ＡとＢの論理ＯＲ、次いでＣが１ならば全ての箇 所を０にする （Ａ＆Ｂ）＆〜Ｃ ＡとＢの論理ＡＮＤ、次いでＣが１ならば全ての 箇所を０にする Ａ｜（Ｂ＆Ｃ） Ｃが０ならば、Ａと論理ＯＲの前にＢ入力を０に する Ａ｜（Ｂ｜〜Ｃ） Ｃが０ならば、Ａと論理ＯＲの前にＢ入力を０に する ３入力算術論理装置２３０は、算術論理装置２３０を通
る単一のパスでブール（論理）及び算術の混合機能を遂
行することができる。ブール及び算術の混合機能は、算
術機能の前にブール機能の遂行を支援する。桁送り及び
加算、桁送り及び減算、もしくは加算または減算の前
に、フィールドマスキングのような種々の複合機能を適
切な算術論理装置機能と他のデータ経路ハードウェアと
の組合わせによって遂行することができる。算術論理装
置２３０は 256 の異なる算術機能を支援するが、殆ど
のプログラミングはこれらの部分集合だけしか必要とし
ないことに注目されたい。また、キャリーイン及び符号
拡張のような他のオプションを制御する必要がある。広
く使用されることが予測される若干の例を以下の表１６
にリストする。 表 １６ 機能 コード 演 算 省略時 一般的な使用ＨＥＸ キャリーイン ６６ Ａ＋Ｂ ０ Ａ＋Ｂ、Ｃ無視 ９９ Ａ−Ｂ １ Ａ−Ｂ、Ｃ無視 ５Ａ Ａ＋Ｃ ０ Ａ＋Ｃ、Ｂ無視 Ａ５ Ａ−Ｃ １ Ａ−Ｃ、Ｂ無視 ６Ａ Ａ＋（Ｂ＆Ｃ） ０ Ａ＋Ｂ右桁送り “０”拡張 Ｃ桁送りマスク ９５ Ａ−（Ｂ＆Ｃ） １ Ａ−Ｂ右桁送り “０”拡張 Ｃ桁送りマスク ５６ Ａ＋（Ｂ｜Ｃ） ０ Ａ＋Ｂ左桁送り “０”拡張 Ｃ桁送りマスク Ａ９ Ａ−（Ｂ｜Ｃ） ０ Ａ−Ｂ左桁送り “１”拡張 Ｃ桁送りマスク Ａ６ Ａ＋（Ｂ＆〜Ｃ） ０ Ａ＋Ｂ左桁送り “０”拡張 Ｃ桁送りマスク ５９ Ａ−（Ｂ＆〜Ｃ） １ Ａ−Ｂ左桁送り “０”拡張 Ｃ桁送りマスク ６５ Ａ＋（Ｂ｜〜Ｃ） ０ Ａ＋Ｂ右桁送り 符号拡張 Ｃ桁送りマスク ９Ａ Ａ−（Ｂ｜〜Ｃ） １ Ａ−Ｂ右桁送り 符号拡張 Ｃ桁送りマスク ６０ （Ａ＆Ｃ）＋（Ｂ＆Ｃ） ０ Ａ＋Ｂ、Ｃにより マスク ９Ｆ （Ａ＆Ｃ）−（Ｂ＆Ｃ） １ Ａ−Ｂ、Ｃにより マスク ０６ （Ａ＆〜Ｃ） ０ Ａ＋Ｂ、〜Ｃにより ＋（Ｂ＆〜Ｃ） マスク Ｆ９ （Ａ＆〜Ｃ） １ Ａ−Ｂ、〜Ｃにより ＋（Ｂ＆〜Ｃ） マスク ９６ Ａ＋（（−Ｂ＆Ｃ）｜ ＣのＬＳＢ 〜Ｃに基づきＡ＋Ｂ （Ｂ＆〜Ｃ）） またはＡ−Ｂ ６９ Ａ＋（（Ｂ＆Ｃ）｜ 〜ＣのＬＳＢ Ｃに基づきＡ＋Ｂ （−Ｂ＆〜Ｃ）） またはＡ−Ｂ ＣＣ Ｂ ０ Ｂ、ＡとＣ無視 ３３ −Ｂ １ 負のＢ、 ＡとＣ無視 Ｆ０ Ｃ ０ Ｃ、ＡとＢ無視 ０Ｆ −Ｃ １ 負のＣ、 ＡとＢ無視 Ｃ０ （Ｂ＆Ｃ） ０ Ｂ右桁送り “０”拡張 Ｃ桁送りマスク ３Ｆ −（Ｂ＆Ｃ） １ 負のＢ右桁送り “０”拡張 Ｃ桁送りマスク ＦＣ （Ｂ｜Ｃ） ０ Ｂ左桁送り “１”拡張 Ｃ桁送りマスク ０３ −（Ｂ｜Ｃ） １ 負のＢ左桁送り “１”拡張 Ｃ桁送りマスク ０Ｃ （Ｂ＆〜Ｃ） ０ Ｂ左桁送り “０”拡張 Ｃ桁送りマスク Ｆ３ −（Ｂ＆〜Ｃ） １ 負のＢ左桁送り “０”拡張 Ｃ桁送りマスク ＣＦ （Ｂ｜〜Ｃ） ０ Ｂ右桁送り 符号拡張 Ｃ桁送りマスク ３０ −（Ｂ｜〜Ｃ） １ 負のＢ右桁送り 符号拡張 Ｃ桁送りマスク ３Ｃ （−Ｂ＆Ｃ）｜ ＣのＬＳＢ 〜Ｃに基づき （Ｂ＆〜Ｃ） −ＢまたはＢ Ｃ３ （Ｂ＆Ｃ）｜ 〜ＣのＬＳＢ Ｃに基づき （Ｂ＆〜Ｃ） Ｂまたは−Ｂ 省略時キャリーイン制御及び符号拡張オプションと組合
わされた算術機能の最も一般的な有用な集合は、演算の
基本集合内の命令集合内で直接使用できる。これらは表
１４にリストしてある。この基本集合は、算術論理装置
の機能制御を符号ビットに基づいて変更し、省略時キャ
リーイン選択を使用する動作を含む。これらの若干の例
について以下に説明する。
【００９３】256 の全ての算術機能は、より多くの明示
キャリーイン及び符号拡張制御と共に、拡張算術論理装
置（ＥＡＬＵ）命令を通して利用可能である。拡張算術
論理装置命令では、機能制御信号、機能変更子及び明示
キャリーイン及び符号拡張制御はデータレジスタＤ０内
に指定される。この拡張算術論理装置命令中のデータレ
ジスタＤ０のコーディングは図９に関して説明済であ
る。符号付きの、もしくは符号のないものとして２進数
を使用することができる。符号のない２進数は、使用さ
れるビットの範囲内の負ではない整数である。Ｎビット
の符号のない２進数は、０から２N −１までの整数のど
れかであることができる。符号付きの２進数は、それら
の最上位ビット内の符号の指示を担持する。もしこの最
上位ビットが“０”であれば、その数は正もしくは０で
ある。もし最上位ビットが“１”であれば、その数は負
もしくは０である。Ｎビットの符号付きの２進数は、−
２N-1 −１乃至２N-1 −１の整数のどれかであり得る。
数がどのようにして、及び何故キャリーアウトもしくは
あふれを発生させるのかを知ることは、算術論理装置２
３０の演算を理解するのに重要である。２つの符号のな
い数の和は、もしその和がその数のために使用されるビ
ットの数で表すことができなければ、あふれを生ずる。
この状態は最上位ビットからキャリーアウトが生成する
ので認識される。算術論理装置２３０は８ビット、 16
ビット、もしくは 32 ビットの数で演算するように構成
できることを思い出されたい。これらのキャリーアウト
は、複数フラグレジスタ２１１内に記憶して精密さを維
持するために使用することができる。２つの符号のない
数の差は、その差が０より小さい時には下位桁あふれを
起こす。負の数は符号のない数の表記法では表すことが
できないことに注意されたい。以下の例は、符号のない
減算中に、どのようにしてキャリーアウウトが生成され
るかを示すものである。
【００９４】最初の例として、７“０００００１１１”
マイナス５“０００００１１０”を考えよう。算術論理
装置２３０は減算を、２の補数の加算によって遂行す
る。符号のない２進数の２の補数は、数を反転して１を
加算する、即ち−Ｘ＝〜Ｘ＋１によって生成することが
できる。算術論理装置２３０は、ある数を、その数を論
理的に反転（もしくは１の補数）し、最下位ビット内に
１を挿入することによって否定する。最初に５をビット
ワイズに反転して１の補数“１１１１１００１”を発生
させる。算術論理装置２３０は７を加算し、第１のビッ
トのキャリーイン入力に“１”を挿入する。この手順は
以下の結果を発生する。 この手順が、最上位ビットから“１”のキャリーアウト
を発生していることに注目されたい。２の補数の減算で
は、この“１”のキャリーアウトは借りを指示してはい
ない。従って、この減算中に下位桁あふれは存在しな
い。
【００９５】次の例は５−７である。“０００００１１
１”の８ビットの１の補数が“１１１１１０００”であ
ることに注目されたい。 この場合、“０”のキャリーアウトは借りを表し、従っ
て結果が０より小さく下位桁あふれが発生していること
を指示している。符号のない減算の最後の例は０−０で
ある。０の８ビットの１の補数は“１１１１１１１１”
である。 “１”のキャリーアウトは下位桁あふれが存在しないこ
とを指示している。
【００９６】符号付きの数の場合の状況はより複雑であ
る。符号付き加算のあふれは、もし両オペランドが正で
あり結果の符号ビットが１（即ち、負）であってその結
果が正から負へロールオーバしたことを表していれば発
生する。加算におけるあふれは、もし両オペランドが負
であり結果の符号ビットが０（即ち、正）であっても発
生する。つまり換言すれば、加算におけるあふれは、も
し両オペランドの符号ビットが同一であり、結果が異な
る符号ビットを有していれば発生するのである。同様に
減算においては、もしオペランドが同一の符号を有し、
結果が異なる符号ビットを有していればあふれが発生す
る。状態レジスタ２１０もしくは複数フラグレジスタ２
１１内の桁上げビットをセットする時に、１以上のビッ
トは常に算術論理装置２３０によって生成された“自
然”キャリーアウトである。殆どの他のマイクロプロセ
ッサは、加算中にキャリーアウトビットに基づいて“桁
上げ状態”をセットするが、減算中には非キャリーアウ
ト（借り）に基づいてそれをセットする。これらの他の
マイクロプロセッサは、借りを伴う減算を遂行する場合
には非桁上げを再反転して算術論理装置への適切なキャ
リーインを入手しなければならない。この差は、同一の
分岐条件を入手するのに本発明を使用する条件付き分岐
方程式は、他のプロセッサとは若干異なる集合をもたら
す。算術論理装置２３０が生成するものと同じ桁上げ／
非借りのセンスをそのまま残しておくと、各デジタル画
像／グラフィックスプロセッサがそれらを使用する多く
の方法を簡易化する。
【００９７】算術命令の基本集合では、省略時キャリー
インは加算の場合は“０”であり、減算の場合は“１”
である。アセンブラの命令集合及び好ましい実施例は、
32ビット算数演算における加算もしくは減算のための
キャリーインを自動的に正しくセットする。命令集合
は、状態レジスタキャリーアウトに基づいてキャリーイ
ンをも支援して複数の精密な「桁上げを伴う加算」もし
くは「借りを伴う減算」演算を支援する。詳細を後述す
るように、若干の機能では算術論理装置２３０は、Ｂポ
ートへの入力をＡポートへの入力に加算するのか、もし
くは減算するのかを制御するＣポートを支援する。これ
らの算術論理装置機能を複数算術と組合わせることによ
りＣポートへの入力は、算術論理装置２３０の各区分が
加算するのか、もしくは減算するのかを制御することが
できる。演算の基本集合は、算術論理装置２３０の各区
分へのキャリーインを制御し、その区分が加算を遂行し
ていれば“０”のキャリーインを、またその区分が減算
を遂行していれば“１”のキャリーインを供給する。こ
れらの区分へキャリーインを供給するためのハードウェ
アに関しては図１５に関して説明済である。
【００９８】以下に、デジタル画像／グラフィックスプ
ロセッサ７１の３入力算術論理装置２３０を使用して考
え得る算術機能の全範囲を詳細に説明する。殆どのアル
ゴリズムの場合、上述した命令の部分集合で充分以上で
ある。完全を期すために以下に詳細に説明するのであ
る。以下の説明に含まれるのは、どのようにして算術論
理装置２３０のための機能コードを導出するかに関する
情報である。機能コードＦ７−Ｆ０の概要を説明してお
くと、種々の演算のために算術論理装置２３０をどのよ
うに使用することができるか、及び拡張算術論理装置命
令をどのように使用するのが最良かを理解するのを援助
することになろう。Ｃポートへの入力がＡとＢとの間の
加算もしくは減算を制御している場合を除いて、省略時
キャリーインは機能コードの最下位ビットであるＦ０に
等しい。全ての機能コードビットを反転すると、演算の
符号が変化する。例えば、Ａ＋Ｂを指定する機能コード
ＨＥＸ“６６”、及びＡ−Ｂを指定するＨＥＸ“９９”
はビットワイズの反転である。同様にＨＥＸ“６５”
（Ａ＋（Ｂ｜〜Ｃ））及びＨＥＸ“９Ａ”（Ａ−（Ｂ｜
〜Ｃ））もビットワイズの反転である。拡張算術論理装
置命令は、拡張算術論理装置真（ＥＡＬＵＴ）と拡張算
術論理装置偽（ＥＡＬＵＦ）との対で機能する。拡張算
術論理装置偽命令はデータレジスタＤ０内に記憶されて
いる算術論理装置制御コードを反転させる。上述したよ
うに、この反転は一般的に加算と減算との間を選択す
る。Ａ＋（Ｂ＆Ｃ）のための機能コードＨＥＸ“６Ａ”
の４つの最下位ビットを反転すると、機能Ａ＋（Ｂ｜〜
Ｃ））であるＨＥＸ“６５”になる。同様に、Ａ−（Ｂ
＆Ｃ）のための機能コードＨＥＸ“９５”の４つの最下
位ビットを反転すると、機能Ａ−（Ｂ｜〜Ｃ））である
ＨＥＸ“９Ａ”になる。Ｂ＆Ｃ演算はＣが“０”である
場合Ｂ内のビットを０にし、Ｂ｜〜Ｃ演算はＣが“０”
である場合Ｂ内のビットを“１”にする。これは、Ｃに
対する逆マスキング機能を達成する。以下に説明するよ
うに、符号ビットに基づいて機能コードの４つの最下位
ビットを選択的に反転させると、加算もしくは減算の前
に符号拡張が遂行される。
【００９９】算術論理装置２３０を使用して利用可能な
256 の全ての算術機能は次のように表すことができ
る。 Ｓ＝Ａ＆Ｆ１（Ｂ，Ｃ）＋Ｆ２（Ｂ，Ｃ） 但し、Ｓは算術論理装置結果であり、Ｆ１（Ｂ，Ｃ）及
びＦ２（Ｂ，Ｃ）は以下の表１７に示すＢ及びＣの考え
得る 16 のブール機能の何れかであることができる。 表 １７ Ｆ １ Ｆ ２コード コード 副 機 能 一般的な使用 ００ ００ ０ ０項 ＡＡ ＦＦ 全て１＝−１ 項を全て１にセット ８８ ＣＣ Ｂ Ｂ ２２ ３３ −Ｂ−１ 負のＢ Ａ０ Ｆ０ Ｃ Ｃ ０Ａ ０Ｆ −Ｃ−１ 負のＣ ８０ Ｃ０ Ｂ＆Ｃ Ｃが０の場合Ｂ内のビットを０に強 制 ２Ａ ３Ｆ −（Ｂ＆Ｃ）−１ Ｃが０の場合Ｂ内のビットを０に強 制して否定 Ａ８ ＦＣ Ｂ｜Ｃ Ｃが１の場合Ｂ内のビットを１に強 制 ０２ ０３ −（Ｂ｜Ｃ）−１ Ｃが１の場合Ｂ内のビットを１に強 制して否定 ０８ ０Ｃ Ｂ＆〜Ｃ Ｃが１の場合Ｂ内のビットを０に強 制 Ａ２ Ｆ３ −（Ｂ＆〜Ｃ）−１ Ｃが１の場合Ｂ内のビットを０に強 制して否定 ８Ａ ＣＦ Ｂ｜〜Ｃ Ｃが０の場合Ｂ内のビットを１に強 制 ２０ ３０ −（Ｂ｜〜Ｃ）−１ Ｃが０の場合Ｂ内のビットを１に強 制して否定 ２８ ３Ｃ （Ｂ＆〜Ｃ）｜ Ｃ＝０ならばＢを選択 （（−Ｂ−１）＆Ｃ） Ｃ＝１ならば−Ｂを選択 ８２ Ｃ３ （Ｂ＆〜Ｃ）｜ Ｃ＝１ならばＢを選択 （（−Ｂ−１）＆〜Ｃ） Ｃ＝０ならば−Ｂを選択 図１６に、算術論理装置２３０のこの視点をブロック線
図で示す。算術ユニット４９１は方程式の加算を形成し
ている。算術ユニット４９１は、ビット０キャリーイン
発生キャリーインからビット０のための桁上げ入力を受
信する。ＡＮＤゲート４９２はＡ ＡＮＤ Ｆ１（Ｂ，
Ｃ）を形成する。論理ユニット４９３は、表１７にリス
トしたように機能信号から副機能Ｆ１（Ｂ，Ｃ）を形成
する。論理ユニット４９４は、表１７にリストしたよう
に機能信号から副機能Ｆ２（Ｂ，Ｃ）を形成する。算術
論理装置２３０のこの図は、ブール及び算術演算中に、
算術機能に先立ってブール機能が遂行されることを示し
ている。図１０、１１及び１２に示す一組のビット回路
４００は、図１３に示す機能発生器、図１４に示す機能
変更回路及び図１５に示すビット０キャリーイン発生器
と共に、図１６に示す算術論理装置２３０の好ましい実
施例を形成している。当業者ならば、図１６に示す算術
論理装置２３０を実現する多くの他の実行可能な方法が
存在することを認識できよう。
【０１００】図１６に明確に示してあるように、副機能
Ｆ１（Ｂ，Ｃ）及びＦ２（Ｂ，Ｃ）は独立しており、算
術論理装置２３０の単一の演算に対して異なる副機能で
あることができる。副機能Ｆ２（Ｂ，Ｃ）は、Ｂの負及
びＣの負の両者を含む。従ってＢもしくはＣは、その負
を加算することによってＡから減算することができる。
副機能Ｆ１（Ｂ，Ｃ）及びＦ２（Ｂ，Ｃ）のためのコー
ドによって、図１１及び１２に示す算術論理装置２３０
のための機能コードＦ７−Ｆ０を導出することができ
る。算術論理装置２３０のための機能コードＦ７−Ｆ０
は、対応する副機能Ｆ１（Ｂ，Ｃ）及びＦ２（Ｂ，Ｃ）
のためのコードの排他的ＯＲである。副機能のためのコ
ードはこの結果を与えるために選択されており、従って
これらの副機能は同一演算に対して同一コードを有して
いないことに注目されたい。表１７の副機能は、最も一
般的に有用な表現方法を用いてリストしてある。各機能
を表す他の方法もしくは要因（ファクタ）が存在する。
例えば、ド・モルガンの法則を適用することによって機
能Ｂ｜〜Ｃは、〜（〜Ｂ＆Ｃ）になる。〜Ｘ＝−Ｘ−１
であるから、〜（〜Ｂ＆Ｃ）は−（〜Ｂ＆Ｃ）−１に等
価であり、Ｂ｜〜ＣはＢ｜（−Ｃ−１）に等価である。
表１７の負の形状は、各々終わりに“−１”項を有して
いることに注目されたい。前述したように、負数は２の
補数である。これらは、１の補数を形成するビットワイ
ズの論理反転プラス１に等価である。“１”のキャリー
インを最下位ビット内に挿入して、−１を打ち消し、２
の補数を形成することができる。負の副機能を伴う最も
有用な機能では、Ｆ２（Ｂ，Ｃ）副機能だけが負を発生
する。
【０１０１】表１７内のブール副機能を、マスキング演
算を遂行するものとして考えると便利なことが多い。表
１７に示してあるように、副機能Ｂ＆Ｃは、Ｃ内の対応
するビットが“０”である場合にはＢ入力値を“０”に
強制するものとして解釈することができる。副機能Ｂ｜
Ｃは、Ｃ入力が“０”である場合にはＢ入力値を全ての
ビットに関して“０”に強制するものとして解釈するこ
とができる。マスク発生キャリーイン２３４及び拡張回
路２３８は、マルチプレクサ２３３を通して算術論理装
置２３０のＣポートへ送り込み、殆どの場合Ｃポートは
Ｂ及びＣの両項を含む副機能におけるマスクとして使用
される。表１７はＣポートへの入力がマスクとして使用
されるものとして各副機能の表現を関係付けている。上
式は、Ａ入力が算術式においては否定することができな
いことを示している。従って算術論理装置２３０は、Ｂ
もしくはＣの何れかからＡを減算することはできない。
一方、副機能Ｆ１（Ｂ，Ｃ）及びＦ２（Ｂ，Ｃ）はＢ及
びＣの否定／反転を支援するから、ＢもしくはＣの何れ
かをＡから減算することはできる。表１７の副機能は、
上式に置換した時に、算術論理装置２３０が遂行するこ
とができる 256 の考え得る全ての算術機能を発生す
る。場合によっては結果の表現を更に短縮すると、元の
そして理解し易いものと等価な式になることがある。こ
れらの式を短縮する場合、幾つかのチップが役に立ち得
る。基本命令集合は、加算の場合に“０”のキャリーイ
ンの、また表１７に表されている副機能Ｆ２（Ｂ，Ｃ）
が負のＢ及びＣ項を有している場合には“１”のキャリ
ーインの省略時値をとる。このキャリーイン挿入は、こ
れらの副機能の式の右側の−１を実効的に打ち消すこと
によって、１の補数（論理的な反転）を２の補数に変え
る。全てが“１”のＡの論理ＡＮＤはＡに等しい。従っ
て副機能Ｆ１（Ｂ，Ｃ）は、全てを“１”にセットして
式の左側にＡを得るようにすることができる。全てが
“１”は、符号付き２進数マイナス１（−１）の２の補
数に等しいことにも注目されたい。
【０１０２】以下の例は、考え得る算術論理装置機能の
何れか、及びそれらの対応する機能コードを導出するた
めには、どのように表７の式及び副機能を使用するかを
示している。算術機能Ａ＋Ｂは、Ａ＆（全て“１”）＋
Ｂとして表すことができる。これは、Ｆ１（Ｂ，Ｃ）＝
全て“１”で、且つＦ２（Ｂ，Ｃ）＝Ｂであることを要
求する。全てが“１”のためのＦ１コードはＨＥＸ“Ａ
Ａ”であり、ＢのためのＦ２コードはＨＥＸ“ＣＣ”で
ある。ＨＥＸ“ＡＡ”とＨＥＸ“ＣＣ”とをビットワイ
ズに排他的ＯＲすると、ＨＥＸ“６６”が求められる。
表１６は、ＨＥＸ“６６”がＡ＋Ｂのための機能コード
であることを示している。算術機能Ａ−Ｂは、Ａ＆（全
て“１”）＋（−Ｂ−１）＋１として表すことができ
る。これは、Ｆ１（Ｂ，Ｃ）＝全て“１”（Ｆ１コード
がＨＥＸ“ＡＡ”）で、且つＦ２（Ｂ，Ｃ）＝−Ｂ−１
（Ｆ２コードがＨＥＸ“３３”）で“１”のキャリーイ
ンが挿入されることを暗示している。副機能Ｆ２の場
合、“１”のキャリーインは否定を含むことを思い出さ
れたい。ＨＥＸ“ＡＡ”のＦ１コードと、ＨＥＸ“３
３”のＦ２コードとを排他的ＯＲするとＨＥＸ“６６”
が求められる。表１６は、ＨＥＸ“６６”は“１”のキ
ャリーインをとるＡ−Ｂの機能コードであることを示し
ている。
【０１０３】算術機能Ａ＋ＣもＡ＋Ｂと同様に導出され
る。即ちＡ＋Ｃ＝Ａ＆（全て“１”）＋Ｃである。これ
は、Ｆ１（Ｂ，Ｃ）＝全て“１”で、且つＦ２（Ｂ，
Ｃ）＝Ｃを選択することによって導出することができ
る。ＨＥＸ“ＡＡ”のＦ１コードと、ＨＥＸ“Ｆ０”の
Ｆ２コードとを排他的ＯＲすると、Ａ＋Ｃのための機能
コードＨＥＸ“５Ａ”が求められる。同様にＡ−ＣはＡ
＆（全て“１”）＋（−Ｃ−１）＋１と同一である。Ｈ
ＥＸ“ＡＡ”のＦ１コードと、ＨＥＸ“０Ｆ”のＦ２コ
ードとを排他的ＯＲすると、Ａ−Ｃのための機能コード
ＨＥＸ“Ａ５”が求められる。３入力算術論理装置２３
０は、第３の入力に基づいて２つの入力の間でマスキン
グ及び条件付き機能の両方もしくは何れか一方を与える
ことによって大いなる便益を提供する。データユニット
１１０のデータ経路は、Ｃポートを、マスク発生器２３
４を使用してマスクとして、もしくは拡張回路２３８を
使用して条件付き制御入力として最も有用にすることが
できる。算術論理装置２３０は、何等かのブール及び算
術混合機能を遂行する際に、常に算術機能の前にブール
機能を遂行する。従って桁上げはマスクされないビット
から、０にされた、もしくはブール機能によってセット
された１もしくはそれ以上のビット内へリップルアウト
することができる。以下の例はマスキング及び条件付き
演算に有用である。
【０１０４】機能Ａ＋（Ｂ＆Ｃ）は、Ａ＆（全て
“１”）＋（Ｂ＆Ｃ）として表すことができる。Ｆ１
（Ｂ，Ｃ）＝全て“１”（ＨＥＸ“ＡＡ”のＦ１コー
ド）、及びＦ２（Ｂ，Ｃ）＝Ｂ＆Ｃ（ＨＥＸ“Ｃ０”の
Ｆ２コード）を選択すると、Ａ＋（Ｂ＆Ｃ）が得られ
る。ＨＥＸ“ＡＡ”と、ＨＥＸ“Ｃ０”とを排他的ＯＲ
すると、表１６にリストされているＨＥＸ“６Ａ”の算
術論理装置機能コードが与えられる。この機能は符号の
ない数からビットをはぎ取る（ストリップオフする）こ
とができる。以下に示すように、この機能は右桁送り及
び加算演算を遂行する際にバレル回転子２３５及びマス
ク発生器２３４と組合わせることができる。この場合Ｃ
はビットマスクとして動作し、Ｃが“０”であればＢの
ビットを０にする。マスク発生器２３４は右位置調整さ
れた１を有するマスクを生成することができるから、マ
ルチプレクサＣｍｕｘ ２３３を通してマスク発生器２
３４を選択すると、この機能によって、Ａに加算する前
のＢの最上位ビットの若干を０にすることができる。こ
の機能の別の用途は、ＢをＡに条件付きで加算すること
である。マルチプレクサＣｍｕｘ ２３３を通して拡張
回路２３８を選択すると、複数フラグレジスタ２１１内
のビットに基づいてＢをＡに加算するか否かを制御する
ことが可能になる。複数算術中、複数フラグレジスタ２
１１内のビットは算術論理装置２３０の対応する区分を
制御することができる。
【０１０５】機能Ａ＋（Ｂ｜〜Ｃ）は、Ａ＆（全て
“１”）＋（Ｂ｜〜Ｃ）として表すことができる。Ｆ１
（Ｂ，Ｃ）＝全て“１”（ＨＥＸ“ＡＡ”のＦ１コー
ド）、及びＦ２（Ｂ，Ｃ）＝Ｂ｜〜Ｃ（ＨＥＸ“ＣＦ”
のＦ２コード）を選択すると、この式が得られる。ＨＥ
Ｘ“ＡＡ”と、ＨＥＸ“ＣＦ”とをビットワイズに排他
的ＯＲすると、表１６にリストされているＨＥＸ“６
５”の機能コードが求まる。機能Ａ−（Ｂ＆Ｃ）は、Ａ
＆（全て“１”）＋（−（Ｂ＆−Ｃ）−１）＋１として
表すことができる。Ｆ１（Ｂ，Ｃ）＝全て“１”（ＨＥ
Ｘ“ＡＡ”のＦ１コード）、及びＦ２（Ｂ，Ｃ）＝−
（Ｂ＆Ｃ）−１（ＨＥＸ“３Ｆ”のＦ２コード）を選択
し、“１”の桁上げ挿入を行うとこの式が得られる。Ｈ
ＥＸ“ＡＡ”とＨＥＸ“３Ｆ”とをビットワイズに排他
的ＯＲすると、表１６にリストされているＨＥＸ“９
５”の機能コードが求まる。この機能は、Ａから減算す
る前にＣ入力によってＢ入力内のビットをはぎ取る、も
しくはマスクすることができる。副機能Ｆ１（Ｂ，Ｃ）
＝０であるような 16 の考え得る機能が存在する。これ
らの機能は、Ｃ入力によるＢ入力の否定、絶対値、ビッ
トマスキング、及び符号拡張の全てもしくは何れか一つ
を遂行するために他のハードウェアと共に広く使用され
る。副機能Ｆ１（Ｂ，Ｃ）＝０である場合には、算術論
理装置機能は副機能Ｆ１（Ｂ，Ｃ）によって与えられ
る。
【０１０６】機能−（Ｂ＆Ｃ）は、（Ａ＆“０”）＋
（−（Ｂ＆Ｃ））として表すことができる。この式は、
Ｆ１（Ｂ，Ｃ）＝０（Ｆ１コードＨＥＸ“００”）に、
且つＦ２（Ｂ，Ｃ）＝−（Ｂ＆Ｃ）−１（Ｆ２コードＨ
ＥＸ“３Ｆ”）に選択し、“１”の桁上げ挿入を行うと
得られる。ＨＥＸ“００”とＨＥＸ“３Ｆ”とを排他的
ＯＲすると、表１６にリストされているＨＥＸ“３Ｆ”
の機能コードが求まる。この機能はマスクＣによってＢ
内のビットをマスクし、次いで量が否定される。この機
能は、右桁送りの一部及び演算の否定に使用することが
できる。幾つかの機能は、上式内の和の両項をマスキン
グするのを有用な手法で支援する。機能（Ａ＆Ｃ）＋
（Ｂ＆Ｃ）は、Ｆ１（Ｂ，Ｃ）＝Ｃ（Ｆ１コードＨＥＸ
“Ａ０”）に、且つＦ２（Ｂ，Ｃ）＝Ｂ＆Ｃ（Ｆ２コー
ドＨＥＸ“Ｃ０”）に選択することによって達成するこ
とができる。ＨＥＸ“Ａ０”とＨＥＸ“Ｃ０”とを排他
的ＯＲすると、表１６にリストされている機能コードＨ
ＥＸ“６０”が求まる。この機能は、Ｃが“０”である
場合に加算を行う前にＡ及びＢ入力の対応するビットを
効果的に０にする。ブール機能が加算の前に適用される
こと、及び１もしくはそれ以上の桁上げを０にされたビ
ット内へリップルさせることができることに注目された
い。複数算術を使用する場合に、これらの桁上げは算術
論理装置２３０の分割された区分間の境界を横切ること
はない。この機能の共通使用は、１つのレジスタ内に保
持されている複数の小さい量を合計することである。Ｂ
ポートは、Ａポートへ向かう数の回転したバージョンを
受信し、Ｃポートは、重なるビットのためのマスクを供
給する。単一の命令で、４つの８ビット数を２つの 16
ビット数に合計したり、もしくは２つの 16 ビット数を
１つの 32 ビット数に合計したりすることができる。
【０１０７】類似機能（Ａ＆Ｃ）−（Ｂ＆Ｃ）は、Ｆ１
（Ｂ，Ｃ）＝Ｃ（Ｆ１コードＨＥＸ“Ａ０”）に、且つ
Ｆ２（Ｂ，Ｃ）＝−（Ｂ＆Ｃ）−１（Ｆ２コードＨＥＸ
“３Ｆ”）に選択し、“１”のキャリーイン挿入を行っ
て達成する。ＨＥＸ“Ａ０”とＨＥＸ“３Ｆ”とを排他
的ＯＲすると、表１６にリストされている機能コードＨ
ＥＸ“９Ｆ”が求まる。この機能は負の合計を発生し、
Ｃポート値はＡ及びＢ入力のマスクとして動作する。機
能（Ａ＆Ｂ）＋Ｂは、Ｆ１（Ｂ，Ｃ）＝Ｃ（Ｆ１コード
ＨＥＸ“Ａ０”）に、且つＦ２（Ｂ，Ｃ）＝Ｂ（Ｆ２コ
ードＨＥＸ“ＣＣ”）に選択することによって達成す
る。ＨＥＸ“Ａ０”とＨＥＸ“ＣＣ”とを排他的ＯＲす
ると、表１６にリストされている機能コードＨＥＸ“６
Ｃ”が求まる。この機能は、Ａが全て“１”であるか、
もしくは全て“０”であるかに基づいて、Ｂを条件付き
に２倍にする。図１７は、算術論理装置２３０の代替実
施例のブロック線図である。図１７の算術論理装置２３
０は、以下の式を形成する。 Ｓ＝Ｆ３（Ａ，Ｂ，Ｃ）＋Ｆ４（Ａ，Ｂ，Ｃ） ここにＳは算術論理装置結果であり、Ｆ３（Ａ，Ｂ，
Ｃ）及びＦ４（Ａ，Ｂ，Ｃ）はＡ、Ｂ及びＣの 256 の
考え得るブール機能の何れかであることができる。加算
器４９５はこの式の加算を形成し、ビット０キャリーイ
ン発生キャリーイン２４６からの最下位ビット桁上げ入
力のための入力を含む。ブール機能発生器４９６は、入
力機能信号によって制御される機能Ｆ３（Ａ，Ｂ，Ｃ）
を形成する。ブール機能発生器４９７も同様に、入力機
能信号によって制御される機能Ｆ４（Ａ，Ｂ，Ｃ）を形
成する。ブール機能発生器４９６及び４９７は、３つの
入力の256 の考え得るブール組合わせの集合から、
Ａ、Ｂ及びＣのの選択されたブール組合わせを独立的に
形成することに注目されたい。この構成から、算術論理
装置２３０が算術組合わせを形成する前にブール組合わ
せを形成することは明白である。図１２の回路は、この
結果を達成するように変更することができる。図１２に
示す生成／キル機能は、伝播機能に使用されている論理
樹木の一部を使用している。これは、パスゲート４５
１、４５２、４５３、４５４、４６１及び４６２からな
る。パスゲート４５１、４５２、４５３、４５４、４６
１及び４６２を複製し、ＮＯＴ Ａゲート４７５を排除
したこの機能のための分離した論理樹木を設けると、図
１７を実現する構造がもたらされる。この構造では、生
成項もしくはキル項の一方を伝播項と同時に発生させる
ことができることに注目されたい。この構造は、図１６
に示す構造よりも大きい柔軟性を得ることができる。
【０１０８】３入力算術論理装置２３０、補助データ経
路ハードウェア、及び２進法の知識を使用して、多くの
有用な基礎機能を形成することができる。デジタル画像
／グラフィックスプロセッサの命令集合は、典型的なマ
イクロプロセッサよりも多くのハードウェアにプログラ
マがアクセスすることを可能にする。ハードウェアにプ
ログラマがアクセスすることを可能にすることは、殆ど
の他のプロセッサでは隠されているアーキテクチャの若
干の面を露呈させる。この命令集合は、ビルディングブ
ロックとして基礎機能を使用して特注動作の形成を支援
する。これは、他のプロセッサ内に普通に見出されるハ
ードウェア機能を越えた大きい機能性にプログラマがア
クセスすることを可能にする。デジタル画像／グラフィ
ックスプロセッサは、画像、グラフィックス、及び他の
処理に極めて有用とすることができるハードウェア機能
を有している。ハードウェア能力と柔軟性のこの組合わ
せによってプログラマは、殆どの他のアーキテクチャで
は多くの命令を必要とするものを１つの命令で遂行する
ことができる。以下に、若干のキーとなる基本機能と、
より複雑な演算を行うにはそれらの２つもしくはそれ以
上をどのように組合わせることができるかを説明する。
【０１０９】以上の節では、データユニット１１０の各
機能ブロックの個々の働きを説明した。この節では、よ
り複雑な演算を遂行するためにはこれらの機能をどのよ
うに使用することができるかを説明する。バレル回転子
２３５、マスク発生器２３９、及び３入力算術論理装置
２３０は共働して左桁送り、符号のない右桁送り、及び
符号付き右桁送りを、単独で、もしくは単一の算術論理
装置命令サイクル中の加算もしくは減算と組合わせて、
遂行することができる。アセンブラはデジタル画像／グ
ラフィックスプロセッサ７１、７２、７３及び７４のた
めのプログラムコードを発生する。このアセンブラは、
符号のない（論理的な）右桁送りのための記号“＞＞
ｕ”、算術（符号付き）右桁送りのための“＞＞”もし
くは“＞＞ｓ”、及び左桁送りのための“＜＜”を支援
することが好ましい。これらの桁送り表記法は回転、マ
スク生成、及び算術論理装置機能に関する適切な明示機
能を選択する事実上マクロ機能である。アセンブラは、
バレル回転（“＼＼”）、マスク生成（“％”及び“％
！”）、及び算術論理装置機能を明示的に指定するのを
支援することも好ましい。明示表記法は一般的に、桁送
り表記法によっては表現できない特注機能を指定する場
合に限って使用されている。
【０１１０】データユニット１１０は、単一の算術論理
装置サイクル中に左桁送り動作を遂行する。この左桁送
り動作は、バレル回転子２３５を通してビットの数を左
桁送りしてバレル回転させることを含む。上述したよう
に、このような回転中、回転して左から出たビットは右
に回り込み、従って左桁送りを遂行するための「はが
し」を必要としない。回転した出力は算術論理装置２３
０のＢポートへ送られる。マスク発生器２３９は桁送り
量を受信し、この桁送り量と同数の右位置調整された１
を有するマスクを形成する。同一の桁送り量がマルチプ
レクサＳｍｕｘ２３１を通して第２入力バス２０２から
バレル回転子２３５の回転制御入力へ、及びマルチプレ
クサＭｍｕｘ ２３４を通して第２入力バス２０２から
マスク発生器２３９へ供給されていることに注意された
い。マスク発生器２３９は算術論理装置２３０のＣポー
トに供給する。算術論理装置２３０はマスクを用いて回
転出力とブール関数Ｂ＆〜Ｃとを組合わせる。左桁送り
は、アセンブラにおいて以下のように表される。 左桁送り＝入力＜＜桁送り量 この演算は明示表記法に等価である。
【０１１１】左桁送り＝（入力＼＼桁送り量）＆〜％桁
送り量 以下の例は、ＨＥＸ“５３ＦＦＦＦＡ７”を４ビットだ
け左桁送りすることを示すものである。幾つかの段階で
示すが、データユニット１１０はこれを算術論理装置サ
イクルの単一のパスで遂行する。元の数は２進表記法
で、 0101 0011 1111 1111 1111 1111 1010 0111 である。バレル回転子２３５において４ビットだけ回転
させると、 0011 1111 1111 1111 1111 1010 0111 0101 になる。マスク発生器２３９は次のマスクを形成する。 0000 0000 0000 0000 0000 0000 0000 1111 算術論理装置２３０は論理組合わせＢ＆〜Ｃを形成す
る。これは回転量内のビットをマスクし、それらを
“０”にさせ、他のビットはそのままにする。これによ
り左桁送りは次の結果を生ずる。 0011 1111 1111 1111 1111 1010 0111 0000 上例の左桁送りは、若干のビットが“あふれ”ているの
で、算術あふれをもたらす。左桁送り中、もしどれかの
ビットがシフトアウトすれば、符号のない数に関して算
術あふれが発生する。算術あふれは、もし得られた符号
ビットが元の符号ビットと異なれば、符号付きの数に関
しても発生し得る。本発明の算術論理装置２３０は、左
桁送りにおける算術あふれを自動的に検出することはな
い。左桁送りは、ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ
回路２３７が生成する元の数の最も左のビット変化を左
桁送り量から減算することによって検出することができ
る。もしこの差が０より小さいか、または０に等しけれ
ば、この差はあふれるビットの数である。
【０１１２】アセンブラはデータユニット１１０をも制
御し、左桁送り及び加算演算と、左桁送り及び減算演算
とを遂行させる。アセンブラは、Ａ＋（Ｂ＜＜ｎ）機能
をバレル回転子２３５、マスク発生器２３９、及び算術
論理装置２３０の制御内へ翻訳して所望の演算を遂行さ
せる。左桁送り及び加算演算は、算術論理装置２３０の
演算を除いて上例の単純な桁送りと同じように動作す
る。単純な桁送りにおける論理関数Ｂ＆〜Ｃを遂行する
代わりに、算術論理装置は算術及び論理混合関数Ａ＋
（Ｂ＆〜Ｃ）を遂行する。左桁送り及び加算演算は、ア
センブラ表記法では次のように表される。 左桁送り 加算＝入力１＋入力２＜＜桁送り量 この演算は、左桁送り 加算＝入力１＋〔（入力２＼＼
桁送り量）＆〜％桁送り量〕以下に、ＨＥＸ“５３ＦＦ
ＦＦＡ７”を４ビットだけ左桁送りした後にＨＥＸ“０
０００００ＡＡ”を加算する例を示す。これらの段階
は、単一の算術論理装置サイクルだけを必要とすること
に注目されたい。元の入力２は２進表記法で 0101 0011 1111 1111 1111 1111 1010 0111 である。バレル回転子２３５における４位置の回転によ
って、 0011 1111 1111 1111 1111 1010 0111 0101 が発生する。マスク発生器２３９は次のようなマスクを
形成する。
【０１１３】 0000 0000 0000 0000 0000 0000 0000 1111 算術論理装置２３０は、論理組合わせＢ＆〜Ｃを形成
し、左桁送り結果 0011 1111 1111 1111 1111 1010 0111 0000 を発生させる。他のオペランド、入力１の２進表記は、 0000 0000 0000 0000 0000 0000 1010 1010 である。最後に、和は、 0011 1111 1111 1111 1111 1011 0001 1010 になる。算術論理装置２３０は、論理組合わせを形成
し、算術組合わせは単一サイクルであり、そして上記左
桁送り結果は中間結果として利用できないことに注目さ
れたい。また、たとえ左桁送りがあふれを発生させなく
とも、和はあふれ得ることにも注目されたい。和のあふ
れは、算術論理装置２３０の最上位ビットからのキャリ
ーアウトの生成によって検出される。この条件は検出さ
れ、状態レジスタ２１０の“Ｖ”ビット内に記憶され
る。左桁送り及び減算演算も、単一の算術論理装置サイ
クルにおいてバレル回転子２３５、マスク発生器２３
９、及び算術論理装置２３０によって遂行される１組の
機能に分解される。左桁送り及び減算演算は、上述した
左桁送り及び加算演算とは算術論理装置２３０の機能だ
けが異なる。左桁送り及び減算演算中、算術論理装置２
３０は、算術及び論理混合機能Ａ＋（Ｂ｜〜Ｃ）＋１を
遂行する。算術論理装置２３０は、最下位ビットの桁上
げ入力に“１”を挿入することによって“＋１”を遂行
する。このキャリーインの挿入は、ビット０キャリーイ
ン発生キャリーイン２４６において行われる。本発明を
使用する殆どの減算演算は、最下位ビットへの“１”の
キャリーインを使用して行われる。アセンブラ表記法で
は、左桁送り及び減算演算を次のように表す。
【０１１４】左桁送り 減算＝入力１−入力２＜＜桁送
り量 この演算は、 左桁送り 減算＝入力１−〔（入力２＼＼桁送り量）＆
〜％桁送り量〕＋１ 以下に、ＨＥＸ“５３ＦＦＦＦＡ７”を４ビットだけ左
桁送りした後に、ＨＥＸ“００００００ＡＡ”を減算す
る例を示す。これらの段階は全て、単一の算術論理装置
サイクルだけを必要とすることに注目されたい。元の入
力２は、２進表記法では、 0101 0011 1111 1111 1111 1111 1010 0111 である。バレル回転子２３５によって４位置回転させる
と、 0011 1111 1111 1111 1111 1010 0111 0101 になる。マスク発生キャリーイン２３９は次のマスクを
形成する。 0000 0000 0000 0000 0000 0000 0000 1111 論理組合わせ〜Ｂ｜Ｃの結果は、 1100 0000 0000 0000 0000 0101 1000 1111 になる。他のオペランド、入力１の２進表記は、 0000 0000 0000 0000 0000 0000 1010 1010 である。和Ａ＋（〜Ｂ｜Ｃ）は、 1100 0000 0000 0000 0000 0110 0011 1001 になる。最後に、最下位ビットに“１”を加算すると次
のようになる。
【０１１５】 1100 0000 0000 0000 0000 0110 0011 1010 算術論理装置２３０は、論理組合わせと算術組合わせを
単一のサイクルにおいて形成すること、及び上記左桁送
り結果も部分和も中間結果として使用できないことに注
目されたい。好ましい実施例のアセンブラはデータユニ
ット１１０を制御し、単一の算術論理装置サイクル中に
左から０が桁送りされるような符号のない右桁送りを遂
行させることができる。バレル回転子２３５は左回転を
遂行するから、 32 −ｎ（ｎは右へ回転させるビットの
数）の回転量を用いれば、正味で右回転を形成させるこ
とができる。バレル回転子２３５及びマスク発生器２３
９が、第２入力上のデータの５つの最下位ビットだけを
使用することに注目されたい。従って、桁送り演算に関
しては量 32 と０とは等価である。アセンブラは、即値
右桁送り量を用いて桁送りのための 32 −ｎ計算を自動
的に行う。好ましい実施例のアセンブラは、レジスタを
ベースとする桁送りの量 32 −ｎを形成することをプロ
グラマに要求する。右回転に対する受け入れが行われた
後は、算術論理装置２３０が異なる機能を遂行すること
を除いて符号のない右桁送り作業は左桁送りと同一であ
る。この演算は、バレル回転子２３５が量 32 −ｎだけ
回転させることを含む。この正味右回転の結果として、
ビットはワードの最下位部分から最上位部分へ巻き付け
られる。同一の量（ 32 −ｎ）はマスク発生器２３９を
制御し、マスク発生器２３９は 32 −ｎの右位置調整さ
れた１を生成する。マスク発生器２３９は“！”オプシ
ョンで制御されるので、０の桁送り量は全て“１”のマ
スクを発生する。この場合、ビットは「はがされる」こ
とはない。次いで算術論理装置２３０は、バレル回転子
２３５及びマスク発生器２３９の出力のブール組合わせ
を形成する。
【０１１６】符号のない右桁送り演算の例を以下に示
す。アセンブラ表記法による符号のない右桁送りは、 符号のない右桁送り＝入力＞＞ｕ（ 32 −桁送り量） である。遂行される機能を明示的に示す等価演算は、 符号のない右桁送り＝（入力＼＼（ 32 −桁送り量））
＆％！（ 32 −桁送り量）） 上式においてマスク演算子“％！”は、もし桁送り量が
０であれば、全てが“１”のマスクを生成することを指
定していることに注目されたい。以下の例は、ＨＥＸ
“５３ＦＦＦＦＡ７”を右へ４ビット位置だけ符号のな
い桁送りすることを示している。元の数の２進形状は、 0101 0011 1111 1111 1111 1111 1010 0111 この数を 32 −４＝ 28 位置だけ左回転させると、 0111 0101 0011 1111 1111 1111 1111 1010 になる。マスク発生器２３９は、入力 32 −４＝ 28 か
らマスク 0000 1111 1111 1111 1111 1111 1111 1111 を形成する。最後に、算術論理装置２３０がブール組合
わせＢ＆Ｃを形成して次の結果が得られる。
【０１１７】 0000 0101 0011 1111 1111 1111 1111 1010 データユニット１１０は、符号のない右桁送り及び加
算、もしくは符号のない右桁送り及び減算演算の何れか
を遂行することができる。好ましい実施例では、アセン
ブラは表記Ａ＋Ｂ＞＞ｕ（ｎ）を、バレル回転子２３
５、マスク発生器２３９、及び算術論理装置２３０を制
御して符号のない右桁送り及び加算演算を遂行させる命
令に翻訳する。符号のない右桁送り及び加算動作は、算
術論理装置２３０が機能Ａ＋（Ｂ＆Ｃ）を遂行すること
を除いて、前記端純な符号のない右桁送りの例と同一で
ある。同様に、符号のない右桁送り及び減算演算も、算
術論理装置２３０が機能Ａ−（〜Ｂ｜Ｃ）＋１を遂行す
ることを除いて、前記単純な符号のない右桁送りの例と
同一である。左桁送り及び減算におけると同様に、“＋
１”演算はビット０キャリーイン発生器２４６を通して
最下位ビットへ“１”キャリーインを挿入することを含
む。好ましい実施例のアセンブラはデータユニット１１
０を制御して単一の算術論理装置サイクル中に符号付き
右桁送りを遂行し、符号ビットを左から桁送りすること
ができる。アセンブラは、即値右桁送り量を用いて桁送
りのための 32 −ｎ計算を自動的に行う。データユニッ
ト１１０は、バレル回転子２３５内へ入力される符号ビ
ットと呼ばれる最上位ビットの状態を検出するハードウ
ェアを含んでいる。この符号ビットは、機能コードの４
つの最下位ビットを制御することができる。このハード
ウェアを使用する場合には、もし符号ビットが“０”で
あれば機能コードの４つの最下位ビットは反転される。
符号付き右桁送り動作はこの符号検出ハードウェアを使
用し、算術論理装置２３０がバレル回転子２３５への入
力の符号に基づいて遂行する機能を制御する。この動作
は以下の基本機能を使用して説明することができる。バ
レル回転子２３５は、 32 マイナス所望の符号付き右桁
送りのビット数（ 32 −ｎ）だけ左回転させることによ
って、正味右回転を遂行する。この桁送り量（ 32 −
ｎ）はマスク発生器２３９へ供給され、マスク発生器２
３９は、右位置調整された 32 −ｎの“１”を生成す
る。このマスクの“１”は右桁送りされる数の所望ビッ
トを選択する。このマスクの“０”はバレル回転子２３
５への入力の最上位ビットに等しい符号ビットを生成す
る。次いで算術論理装置２３０はバレル回転子２３５か
らの回転した数と、マスク発生器２３７からのマスクと
を組合わせる。算術論理装置２３０が遂行するブール機
能は、バレル回転子２３５への入力における符号ビット
に依存する。もしこの符号ビットが“０”であれば、算
術論理装置２３０は機能信号を受信してＢ＆Ｃを遂行す
る。不変回転数を選択すると、これはマスクが“０”で
あるどのビットをも強制的に“０”にする。従って結果
の最上位ビットが“０”になり、同一符号がバレル回転
子２３５への入力として指示される。もし符号ビットが
“１”であれば、算術論理装置２３０は機能信号を受信
してＢ｜〜Ｃを遂行する。この機能は不変回転量を選択
し、マスクが“０”であるどのビットをも強制的に
“１”にする。機能コードの変化は、もし検出した符号
ビットが“０”であれば、４つの最下位ビットの反転を
含む。従って結果の最上位ビットは“１”であり、同一
の符号がバレル回転子２３５への入力として指示され
る。
【０１１８】符号のない右桁送りの２つの例を以下に示
す。符号付き右桁送りは、右桁送りのための省略時アセ
ンブラ表記である。符号付き右桁送りのための２つの許
されたアセンブラ表記法は次のようである。 符号付き右桁送り＝入力＞＞ｓ（ 32 −桁送り量） 符号付き右桁送り＝入力＞＞（ 32 −桁送り量） この演算は符号検出ハードウェアを使用するから、アセ
ンブラの好ましい実施例の表記法にはこの演算を回転及
びマスキングによって指定する明示的な方法は存在しな
い。好ましい実施例では、バレル回転子２３５への入力
の符号は、機能信号Ｆ３−Ｆ０の反転を制御する。第１
の例として、負の数ＨＥＸ“ＥＣＦＦＦＦＡ７”の４位
置符号付き右桁送りを示す。元の数は２進表記で、 1110 1100 1111 1111 1111 1111 1010 0111 である。２８（３２−４）位置だけ左回転させると、 0111 1110 1100 1111 1111 1111 1111 1010 が得られる。マスク発生器２３７はこのマスクを形成す
る。 0000 1111 1111 1111 1111 1111 1111 1111 バレル回転子２３５への入力の最上位ビットは“１”で
あるから、算術論理装置２３０はＢ｜〜Ｃのブール組合
わせを形成する。この結果は次のようになる。
【０１１９】 1111 1110 1100 1111 1111 1111 1111 1010 この例では、桁上げ結果の最上位ビットへ“１”が桁上
げされて元の数の符号ビットに一致されている。第２の
例は正の数ＨＥＸ“５ＣＦＦＦＦＡ７”の４位置符号付
き右桁送りを示す。元の数は２進表記で、 0101 1100 1111 1111 1111 1111 1010 0111 である。２８（３２−４）位置だけ左回転させると、 0111 0101 1100 1111 1111 1111 1111 1010 が得られる。マスク発生器２３７はこのマスクを形成す
る。 0000 1111 1111 1111 1111 1111 1111 1111 バレル回転子２３５への入力の最上位ビットは“０”で
あるから、算術論理装置２３０は機能コードの４つの最
下位ビットの反転によってＢ＆Ｃのブール組合わせを形
成する。この結果は次のようになる。 0000 0101 1100 1111 1111 1111 1111 1010 この右桁送りがなされると、“０”が最上位ビット内に
桁送りされ、元の数の符号ビットに一致されていること
に注目されたい。
【０１２０】データユニット１１０は、符号付き右桁送
り及び加算、もしくは符号付き右桁送り及び減算の何れ
かの演算を遂行することができる。好ましい実施例で
は、アセンブラは表記Ａ＋Ｂ＞＞（ｎ）もしくはＡ＋Ｂ
＞＞ｓ（ｎ）を、バレル回転子２３５、マスク発生器２
３９、及び算術論理装置２３０を制御して符号付き右桁
送り及び加算を遂行させる命令に翻訳する。符号付き右
桁送り及び加算動作は、算術論理装置２３０が遂行する
機能を除き、前記符号付き右桁送り例と同一である。符
号付き右桁送り及び加算演算では、もしバレル回転子２
３５への入力の符号ビットが“０”であれば、算術論理
装置２３０は機能Ａ＋（Ｂ＆Ｃ）を遂行する。もしこの
符号ビットが“１”であれば、算術論理装置２３０は機
能Ａ＋（Ｂ｜〜Ｃ）を遂行する。好ましい実施例では、
アセンブラは表記Ａ−Ｂ＞＞ｓ（ｎ）もしくはＡ−Ｂ＞
＞（ｎ）を、バレル回転子２３５、マスク発生器２３
９、及び算術論理装置２３０を制御して符号付き右桁送
り及び減算を遂行させる命令に翻訳する。符号付き右桁
送り及び減算演算動作は、算術論理装置２３０が遂行す
る機能を除き、前記単純な符号付き右桁送り例と同一で
ある。符号ビットが“１”であれば、算術論理装置２３
０は機能Ａ−（Ｂ＆Ｃ）＋１を遂行する。符号ビットが
“０”である場合には、算術論理装置２３０は代替機能
Ａ−（Ｂ｜〜Ｃ）＋１を遂行する。左桁送り及び減算の
場合のように、“＋１”演算はビット０キャリーイン発
生器２４６を介して最下位ビット内へ“１”キャリーイ
ンを挿入することを含む。
【０１２１】バレル回転子２３５、マスク発生器２３
９、及び算術論理装置２３０は、単一のサイクル中にフ
ィールド抽出を遂行することができる。フィールド抽出
は、あるワード内の任意のビット位置から開始してその
ワード内のビットのフィールドを取り、それらのビット
をフィールドの外側へはがし（ストリップオフし）、そ
してそのフィールドを右位置調整する。このようなフィ
ールド抽出は、そのフィールドを右位置調整するのに必
要なビットの数だけワードを左へ回転させ、回転の結果
をフィールドのサイズ内のビットの数だけマスクするこ
とによって遂行される。桁送りの場合とは異なり、ビッ
ト位置に基づく回転量、及びフィールドサイズに基づく
マスク入力は同一量である必要はない。好ましい実施例
のアセンブラは、フィールド抽出に以下の表記を使用す
る。 フィールド抽出＝（値＼＼（ 32 −開始ビット）＆％！
フィールドサイズ “％！”演算子は、０の入力の場合を除き、フィールド
サイズと同数の右位置調整された“１”を有するマスク
をマスク発生器２３９に形成させる。この場合、生成さ
れたマスクのビットは全て“１”であるから、論理ＡＮ
Ｄ演算によってマスクされるビットは存在しない。この
回転及びマスキングは、もしフィールドサイズが開始ビ
ット位置よりも大きければ、回り込みビットを発生し得
る。これらのパラメタは、指定されたフィールドが元の
ワードの端より遠くへ伸びるような異常な場合を指定し
ている。データユニット１１０は、このような場合を調
べるためのハードウェアを備えてはいない。このような
結果を防ぐのはプログラマの責任である。以下の例は、
数ＨＥＸ“５ＣＦＦＦＦＡ７”の左から８ビットのビッ
ト 24 から出発する４ビットフィールドのフィールド抽
出を示す。この数の２進形状は、 0101 1100 1111 1111 1111 1111 1010 0111 である。この数は３２−２４もしくは８ビット左回転さ
せて、フィールドを右位置調整しなければならない。バ
レル回転子２３５からの出力は、 1111 1111 1111 1111 1010 0111 0101 1100 である。マスク発生器２３９は４ビットのフィールドサ
イズから次のマスクを形成する。
【０１２２】 0000 0000 0000 0000 0000 0000 0000 1111 最後に、算術論理装置２３０はブール組合わせＢ＆Ｃを
形成する。これにより抽出されたフィールドは次のよう
になる。 0000 0000 0000 0000 0000 0000 0000 1100 複数フラグレジスタ２１１は種々の画像及びグラフィッ
クス処理動作に有用である。これらの動作は２つのクラ
スに分類される。複数フラグ動作の第１のクラスは、算
術論理装置２３０の単一のパスを必要とする。複数フラ
グレジスタ２１１内にある数がロードされ、拡張回路２
３８、マルチプレクサＣｍｕｘ ２３３及び算術論理装
置２３０のＣポートを介して算術論理装置２３０の演算
を制御する。これらの単一パス動作の例は色拡張であ
る。第１パス中に、算術論理装置２３０の０結果の桁上
げに基づいて若干のビットが複数フラグレジスタ２１１
内にセットされる。第２パス中に、複数フラグレジスタ
２１１の内容が、拡張回路２３８、マルチプレクサＣｍ
ｕｘ ２３３及び算術論理装置２３０のＣポートを介し
て算術論理装置２３０の演算を制御する。これらの２パ
ス複数フラグ動作は、複数算数を使用する場合に特に有
用である。多くの一致及び比較、透過、最小、最大、及
び飽和演算がこの第２のクラスに入る。
【０１２３】基本グラフィックス動作は、１ビット／画
素形状記述を画素サイズ量に変換することである。メモ
リ空間を保存するために、ビット写像された本文字体の
形状を１ビット／画素の形状として記憶することが多
い。次いでこれらの形状は、表示メモリ内に写す時に所
望の色（１もしくは複数）に“拡張”される。一般的に
は、形状記述子内の“１”は“１色”を選択し、形状記
述子内の“０”は“０色”を選択する。広く使用されて
いる代替は、形状記述子内に場所取りもしくは透明な画
素として働く“０”を有している。以下の例は、このよ
うな形状記述子データの４ビットを８ビット画素に変換
するものである。この例では、複数算術演算のデータサ
イズは８ビットである。従って、算術論理装置２３０
は、４つの独立した８ビット区分で動作する。記述子デ
ータの４ビット“０１１０”が複数フラグレジスタ２１
１内へロードされる。 XXXXXXXX XXXXXXXX XXXXXXXX XXXX0110 “Ｘ”で示されているビットは、色拡張演算には含まれ
ていないドントケアビットである。拡張回路２３８は、
複数フラグレジスタ２１１内のこれらの４ビットを以下
のように８ビットの“１”及び“０”のブロックに拡張
する。
【０１２４】00000000 11111111 11111111 00000000 １色は、 32 ビットデータワード内の４画素毎に繰り返
して算術論理装置２３０のＡポートへ供給される。 11110000 11110000 11110000 11110000 ０色は、これもまた４画素毎に繰り返して算術論理装置
２３０のＢポートへ供給される。 10101010 10101010 10101010 10101010 算術論理装置２３０はブール組合わせ（Ａ＆Ｃ）｜（Ｂ
＆〜Ｃ）を形成して次の結果を得る。 10101010 11110000 11110000 10101010 色拡張は画素ブロック転送（ PixBlt ）アルゴリズムと
共に広く使用されている。完全画素ブロック転送を遂行
するためには、拡張すべきデータ内のビットを行先ワー
ドの画素整列と整列させるようにデータを回転させ、先
行データと併合させなければならない。バレル回転子２
３５及び算術論理装置２３０は、ワードを複数フラグレ
ジスタ２１１内に整列させることができる。この例で
は、例を簡単にするために、形状記述子データが適切に
整列されているものとする。複数フラグレジスタ２１１
は、ビットをセットし、ビットを使用することによって
それ自身の回転能力を有していることにも注目された
い。従って、 32 ビットワードを複数フラグレジスタ２
１１内にロードし、上記命令を８回繰り返して 32 の拡
張された画素を生成することができる。
【０１２５】上例のような単純な色拡張は、結果をむら
のない２つの色の一方にする。特に矩形の箱が重なり得
る飾り付き本文文字では、形状記述子内の“１”を１色
に拡張するが、“０”を場所取りもしくは透明画素とし
て役立たせることが望ましいことが多い。このような透
明色を移動させる場合、行先画素値は不変である。デー
タユニット１１０は、単純に元の行先の内容を含むレジ
スタを０値入力として使用することによって、透明色拡
張を遂行することができる。この例を以下に示す。算術
論理装置２３０は、前記色拡張例と同一の機能を遂行す
る。唯一の差は、元の行先が算術論理装置２３０への入
力の１つになることである。記述子データの４ビット
“０１１０”が複数フラグレジスタ２１１内へロードさ
れる。 XXXXXXXX XXXXXXXX XXXXXXXX XXXX0110 拡張回路２３８は、複数フラグレジスタ２１１内の４ビ
ットを、以下のようにして８ビットの“１”及び“０”
のブロックに拡張する。 00000000 11111111 11111111 00000000 １色が、 32 ビットデータワード内の４画素毎に繰り返
して算術論理装置２３０のＡポートに供給される。
【０１２６】11110000 11110000 11110000 11110000 元の行先データは算術論理装置２３０のＢポートに供給
される。元の行先データは４画素を含む。 11001100 10101010 11101110 11111111 算術論理装置２３０は、再びブール組合わせ（Ａ＆Ｃ）
｜（Ｂ＆〜Ｃ）を形成して次の結果を得る。 11001100 11110000 11110000 11111111 この結果は、複数フラグレジスタ２１１内の“１”に対
応する画素の１色と、複数フラグレジスタ２１１内の
“０”に対応する元の画素値とを含むことに注目された
い。データユニット１１０は、一連の８ビット量と固定
された比較値との正確な一致に基づいて、１ビット／画
素マスクを生成することができる。これを以下の例で示
す。比較値は 32 ビットワード内で4 回繰り返される。
算術論理装置２３０は、繰り返される比較値を、４つの
８ビット量を有するデータワードから減算する。この減
算中、算術論理装置は８ビットずつの４区分に分割され
る。図７に示す０検出器３２１、３２２、３２３及び３
２４は、複数フラグレジスタ２１１内に記憶させるべき
データを供給する。この例は、回転複数フラグレジスタ
２１１によって累積することを示すために、ある行内に
２つの命令を含む。始めは、複数フラグレジスタ２１１
はドントケアデータを記憶している。
【０１２７】XXXXXXXX XXXXXXXX XXXXXXXX XXXXXXXX 比較のための第１の量は 00000011 00001111 00000001 00000011 である。比較値は“００００００１１”である。これは
32 ビットデータワード内で４回繰り返される。 00000011 00000011 00000011 00000011 算術論理装置２３０は比較値を第１の量から減算する。
結果の差は、 00000000 00001100 11111110 00000000 になる。これは複数フラグレジスタ２１１内に記憶され
る以下の０比較“１００１”を形成する。この例では、
複数フラグレジスタ２１１は０結果を記憶する前に事前
にクリアされている。従って複数フラグレジスタ２１１
は、 00000000 00000000 00000000 00001001 である。比較のための第２の量は、 00000111 11111100 00000011 00000000 である。同一比較値の第２の減算の結果は、 00000100 11111001 00000000 11111101 になる。これは、４位置の回転の後に複数フラグレジス
タ２１１内に記憶される新しい０比較“００１０”を形
成する。
【０１２８】00000000 00000000 00000000 10010010 複数フラグレジスタ２１１が 32 ビットを記憶するま
で、同じようにして付加的な比較を行うことができる。
次いで複数フラグレジスタ２１１の内容を別のレジスタ
へ移動させるか、もしくはメモリへ書き込むことができ
る。しきい値検出は、画素値と固定されたしきい値とを
比較することを含む。しきい値検出は、画素値が固定し
きい値より大きいか、もしくは小さいかを表す画素毎に
１ビット値をセットする。特定の応用に依存して、「ケ
ース( case )に等しい」が「ケースより大きい」、もし
くは「ケースより小さい」の何れかとグループ化され
る。データユニット１１０は、単一の算術論理装置サイ
クル中にこの比較結果を形成するようにプログラムする
ことができる。算術論理装置２３０は被試験量と固定さ
れたしきい値との間の差を形成する。算術論理装置２３
０の各区分からのキャリーアウトは複数フラグレジスタ
２１１内に保管される。もし被試験量Ｉがそれから差し
引かれる固定しきい値Ｔを有していれば、ＩがＴより大
きいか、もしくは等しい場合に限ってキャリーアウトが
発生する。前述したように、算術論理装置２３０は２の
補数の加算によって減算を遂行し、これらの環境の下で
はこのキャリーアウトは「借り」を指示しているのでは
ない。以下に示すのは、４つの８ビット量の場合のこの
処理の例であって、しきい値は“０００００１１１”で
あるとする。４つの被試験８ビット量が、 00001100 00000001 00000110 00000111 であるものとしよう。 32 ビットワード内に４回繰り返
されるしきい値Ｔは、 00000111 00000111 00000111 00000111 である。差は、 00000101 11111010 11111111 00000000 であり、これが次のようなキャリーアウト“１００１”
を発生する。これにより複数フラグレジスタ２１１に、 XXXXXXXX XXXXXXXX XXXXXXXX XXXX1001 をもたらす。一致検出の場合と同様に、 32 ビットが形
成されるまで、この単一命令は複数フラグレジスタの回
転に伴って繰り返される。
【０１２９】符号のない２つの数を加算する場合のキャ
リーアウトは、その結果が、その結果のビットの数で表
すことができるより大きいことを表している。このキャ
リーアウトは、精密な結果の最上位ビットを表す。従っ
て、キャリーアウトの複数フラグレジスタ２１１内への
保管は、精密さを維持するために使用することができ
る。これらのキャリーアウトビットは、爾後の加算にお
ける精密さを維持するために保管することができる。特
に複数算術と共に使用する場合には、精密さをより少な
いビットに制限することによって、より少ない算術論理
装置サイクルで同一のプロセスを遂行することができ
る。第２の型の複数フラグ動作は、複数フラグレジスタ
２１１内へのビットのセッティングと、算術論理装置２
３０の演算を制御するために複数フラグレジスタ２１１
内に記憶されたビットの使用との両者を使用する。複数
算術は、複数並行バイト、もしくはハーフワード演算を
遂行するために、それを複数フラグレジスタと組合わせ
て使用することができる。更に、複数フラグレジスタ２
１１内へのビットのセッティング、及び複数フラグレジ
スタ２１１の算術論理装置２３０への拡張は、複数の異
なる手法で使用することが可能な逆空間変換である。
【０１３０】以下の例は、透過( transparency )機能を
遂行するために、８ビット複数算術命令と、それに続く
拡張を使用する命令との組合わせを示す。透過は、矩形
ではない形状の矩形画素ブロック転送( PixBlts ) を遂
行する時に広く使用されている。透明画素は、行先に影
響を与えない場所取り画素として使用されるので透明な
のであり、従って元の行先は透けて見える。透過を使用
すると、源内の透明コードに等しくない画素だけが行先
内に置換される。第１命令では、透明カラーコードが源
から減算され、複数フラグレジスタ２１１は等０に基づ
いてセットされる。もし所与の８ビット量が透明コード
に一致すれば、対応する“１”が複数フラグレジスタ２
１１内にセットされる。第２命令は、拡張回路２３８を
使用して源もしくは行先の画素毎の選択を制御するため
に複数フラグレジスタ２１１を拡張する。算術論理装置
２３０は、この選択を行うために機能（Ａ＆Ｃ）｜（Ｂ
＆〜Ｃ）を遂行する。このブール機能をビット毎に遂行
している間に、複数フラグレジスタ２１１は８の画素サ
イズに拡張されており、従ってそれは画素の間を選択す
る。画素源は、 00000011 01110011 00000011 00000001 である。透明コードＴＣは“００００００１１”であ
る。 32 ビットワードを充填するために４回繰り返す
と、これは、 00000011 00000011 00000011 00000011 になる。差ＳＲＣ−ＴＣは、 00000000 01110000 00000000 11111110 である。これは０検出ビット“１０１０”を発生する。
従って複数フラグレジスタ２１１は、 XXXXXXXX XXXXXXXX XXXXXXXX XXXX1010 を記憶する。第２命令において、拡張回路２３８は複数
フラグレジスタ２１１を 11111111 00000000 11111111 00000000 に拡張する。元の行先ＤＥＳＴは、 11110001 00110011 01110111 11111111 である。元の源ＳＲＣは算術論理装置２３０への第３命
令を形成する。それにより算術論理装置２３０は、ブー
ル組合わせ（ＤＥＳＴ＆＠ＭＦ）｜（ＳＲＣ＆〜＠Ｍ
Ｆ）である 11110001 00010011 01110111 00000001 を形成する。この結果は源が透明ではない場合の源の状
態を有し、そうでない場合には行先の状態を有している
ことに注目されたい。これが透過機能である。
【０１３１】データユニット１１０は、複数フラグレジ
スタ２１１及び２算術論理装置サイクルを使用して、最
大及び最小機能を遂行することができる。最大機能は、
符号のない２つの画素値の大きい方を結果として取る。
最小機能は、符号のない２つの画素値の小さい方を結果
として取る。これらの演算では、第１命令は複数減算を
遂行し、キャリーアウトに基づいて複数フラグレジスタ
２１１をセットする。従って、状態をセットするために
算術論理装置２３０はＯＰ１−ＯＰ２を形成する。この
第１命令は複数フラグレジスタ２１１をセットするだけ
であり、得られた差は廃棄される。最大機能を遂行する
場合、第２命令、算術論理装置２３０は演算（ＯＰ１＆
＠ＭＦ）｜（ＯＰ２＆〜＠ＭＦ）を遂行する。これは個
々の画素の最大を形成する。第１オペランドＯＰ１が 00000001 11111110 00000011 00000100 であるものとし、第２オペランドＯＰ２が 00000011 00000111 00000111 00000011 であるものとすれば、差ＯＰ１−ＯＰ２は、 11111110 11110111 11111100 00000000 である。これはキャリーアウト（非借り）“０１０１”
を発生し、複数フラグレジスタ２１１は、 XXXXXXXX XXXXXXXX XXXXXXXX XXXX0101 にセットされる。第２命令では、複数フラグレジスタ２
１１内の４つの最下位ビットが拡張回路２３８によって
拡張され、次のようにされる。
【０１３２】00000000 11111111 00000000 11111111 算術論理装置２３０はブール機能（ＯＰ１＆＠ＭＦ）｜
（ＯＰ２＆〜＠ＭＦ）を遂行する。これは次の結果を発
生する。 00000011 11111110 00000111 00000100 結果の各８ビット区分が、ＯＰ１及びＯＰ２の対応する
区分の大きい方の状態を有していることに注目された
い。これが最大機能である。最小機能は、第２命令にお
いて算術論理装置２３０がブール機能（ＯＰ１＆〜＠Ｍ
Ｆ）｜（ＯＰ２＆＠ＭＦ）を遂行することを除いて、上
記最大機能と同じように演算される。このブール機能
は、各８ビット区分の大きい方の量ではなく、小さい方
の量を選択する。データユニット１１０は、「飽和を伴
う加算( add-with-saturate ) 」機能を遂行することも
できる。飽和を伴う加算機能は、あふれが発生すること
以外は通常の加算と同じような演算である。あふれが発
生した場合には、飽和を伴う加算機能は結果を全て
“１”にクランプする。飽和を伴う加算機能は、最高数
のあふれから得られる小さい整数を低い数に戻し続ける
ために、グラフィックス及び画像処理において広く使用
されている。以下に、２つの命令で４つの８ビット画素
に対する複数算術を使用して飽和を伴う加算機能を形成
する例を示す。先ず複数フラグレジスタ２１１内に記憶
されているキャリーアウトとの加算が行われる。“１”
のキャリーアウトはあふれを表し、従ってその和は飽和
した値である全て“１”にセットされるべきである。拡
張回路２３８は和もしくは飽和した値の選択を制御する
ために複数フラグレジスタ２１１を拡張する。第１オペ
ランドＯＰ１は、 00000001 11111001 00000011 00111111 である。第２オペランドＯＰ２は、 11111111 00001011 00000111 01111111 である。算術論理装置２３０は和ＯＰ１＋ＯＰ２＝結果
を形成し、 00000000 00000100 00001010 10111110 をもたらす。これは“１１００”のキャリーアウトに対
応する。これらは複数フラグレジスタ２１１内に記憶さ
れる。
【０１３３】XXXXXXXX XXXXXXXX XXXXXXXX XXXX1100 第２命令では、拡張回路２３８が複数フラグレジスタ２
１１の４つの最下位ビットを拡張する。 11111111 11111111 00000000 00000000 算術論理装置２３０はブール機能「結果｜＠ＭＦ」を遂
行して、 11111111 11111111 00001010 10111110 を形成する。第２命令の結果は、和があふれない時には
その和に等しく、また和があふれた時には“１１１１１
１１１”に等しいことに注目されたい。データユニット
１１０は、同じように「飽和を伴う減算」機能を遂行す
ることができる。飽和を伴う減算機能は下位桁あふれが
発生すること以外は通常の減算のような減算である。下
位桁あふれが発生する場合、飽和を伴う減算機能は結果
を全て“０”にクランプする。飽和を伴う減算機能もグ
ラフィックス及び画像処理において広く使用することが
できる。データユニット１１０は、上述した飽和を伴う
加算機能と同じようにして飽和を伴う減算機能を遂行す
る。先ず減算が遂行されてキャリーアウトが複数フラグ
レジスタ２１１内に記憶される。“０”のキャリーアウ
トは借りを、従って下位桁あふれを表す。この場合に
は、差は飽和した値である全て“０”にセットすべきで
ある。次いで拡張回路２３８は、差もしくは飽和した値
の選択を制御するために、複数フラグレジスタ２１１を
拡張する。この第２命令中に、算術論理装置２３０はブ
ール機能「結果＆＠ＭＦ」を遂行する。これによりもし
対応するキャリーアウトが“０”であれば、ブール組合
わせを強制的に“０”にし、それによって差を全て
“０”に飽和させる。一方もし対応するキャリーアウト
が“１”であればブール組合わせは「結果」と同一であ
る。
【０１３４】図１８に、デジタル画像／グラフィックス
プロセッサ７１、７２、７３及び７４のための命令ワー
ドのフォーマットを示す。この命令ワードは 64 ビット
を有し、図１８に示すようにこれらのビットは一般に２
つの並列区分に分割される。命令ワードの最上位 25 ビ
ット（ビット６３−３９）は、データユニット１１０が
遂行する動作の型を指定する。命令ワードの最下位 39
ビット（ビット３８−０）は、データユニット１１０の
動作と並行して遂行されるデータ転送を指定する。デー
タユニット１１０の動作には５つのフォーマットＡ、
Ｂ、Ｃ、Ｄ及びＥが存在する。データ転送フォーマット
には１０の型１乃至１０が存在する。命令ワードは、デ
ータ転送を指定する代替として 32 ビット即値を指定す
ることができる。 32 ビット即値を指定する場合には、
命令ワードは上述したように２つの区分に分割されるこ
とはなく、これは一般的な規則の例外である。多くの命
令がデータユニット１１０を使用しない動作を遂行す
る。これらの命令によって、命令に依存して並列データ
転送動作を許可したり、もしくは並列データ転送動作を
禁止したりすることができる。他の関連においては、デ
ータユニット１１０のために指定される動作はデータ転
送に関して指定される動作とは無関係である。
【０１３５】代替命令ワードを以下に要約する。データ
ユニット１１０の動作は、単一算術論理装置演算もしく
は単一複数演算であることができ、もしくは各々の一つ
を並列に遂行することができる。データユニット１１０
の全ての動作は、命令ワード内のあるフィールドに基づ
いて条件付きとすることができる。並列データ転送は、
メモリへの及びメモリからの両方もしくは何れか一方に
対してデータポートユニット１４０のローカルポート１
４１及び大域ポート１４５上で遂行される。２つのデー
タ転送動作は、命令ワード内に独立的に指定される。 1
2 のアドレス指定モードは、レジスタもしくはオフセッ
ト指標の選択を伴ってメモリアクセス毎に支援される。
データユニット１１０内の内部レジスタからレジスタへ
の転送は、大域ポート１４５を通してのメモリアクセス
の代わりに、命令ワード内に指定することができる。デ
ータユニット１１０の動作が、源もしくは行先としてデ
ータユニット外のレジスタを使用する場合には、命令ワ
ードのある並列データ転送区分が付加的なレジスタ情報
を指定し、大域ポート源データバスＧＳＲＣ １０５及
び大域ポート行先データバスＧＤＳＴ １０７がデータ
をデータユニット１１０へ、及びデータユニット１１０
から転送する。
【０１３６】通常ローカルバスデータ転送を指定する命
令ワードの一部は、代替使用を有している。この代替使
用によって、データユニット１１０の条件付き動作、及
び大域メモリアクセス両方もしくは何れか一方、もしく
はレジスタ間移動を可能にする。データユニット１１０
の動作中に、制限された条件付き源選択が支援される。
データユニット１１０の結果は条件付きで保管されるか
もしくは廃棄され、動作を分岐させずに条件付きで遂行
させることが有利である。状態レジスタ２１０の個々の
各ビットの更新も条件付きで選択することができる。メ
モリへの条件付き記憶は、２つのレジスタの一方を選択
することである。メモリからのロードはデータをロード
するか、廃棄するかの何れかである。条件付きレジスタ
間移動はデータを行先へ書き込むか、廃棄するかの何れ
かである。図１８の命令ワードの型の説明、及び５つの
データユニット動作のフォーマットの種々のビット及び
フィールドの用語説明は次のようである。ビット及びフ
ィールドは、命令ワードを限定するだけではなく、指定
された論理関係に従って命令ワードを復号する回路をも
限定する。命令ワードの特定のビットもしくはフィール
ドもしくは論理組合わせに応答するこの回路は、提示さ
れた１もしくは複数の特定の動作を遂行する。従ってこ
の技術においては、ビット、フィールド、フォーマット
及び動作の指定が好ましい実施例の重要且つ有利な特色
を限定し、またこれらの命令ワードを復号もしくは実現
する対応論理回路を指定する。この回路はこの明細書か
ら当業者によって直ちにプログラム可能論理アレイ（Ｐ
ＬＡ）内に、もしくは現在知られているまたは今後考案
される他の回路形状内に実現される。論理演算組合わせ
の説明にの前に命令ワードフォーマットを説明する。
【０１３７】データユニットフォーマットＡは、ビット
６３＝“１”及びビット４４＝“０”によって識別され
る。データユニットフォーマットＡは、５ビット即値を
有する基本算術論理装置演算を指定する。“クラス”フ
ィールド（ビット６２−６０）は算術論理装置２３０に
対するデータユニット１１０内のデータ経路指定を指示
する。表１８は、データユニットフォーマットＡ、Ｂ及
びＣのための“クラス”フィールドの定義を示す。 表 １８ クラス フィールド ６ ６ ６ マスク２ １ ０ 入力 Ａ 入力 Ｂ 入力 Ｃ 発生器 回 転 ０ ０ ０ src2 / im src 1 ＠MF − 0 ０ ０ １ dstc src 1 src2 / im − D0(4-0) ０ １ ０ dstc src 1 mask src2 / im 0 ０ １ １ dstc src 1 mask src2 / im src2 / im １ ０ ０ src2 / im src 1 mask D0(4-0) D0(4-0) １ ０ １ src2 / im src 1 ＠MF − D0(4-0) １ １ ０ dstc src 1 src2 / im − ０ １ １ １ src 1 Hex “１” src2 / im − src2 / im 表１８において、入力Ａは入力Ａバス２４１のためにＡ
ｍｕｘ ２３２によって選択された源である。源“ｓｒ
ｃ２／ｉｍ”は、データユニットフォーマットＡ内の
“即値”( immed ) フィールド（ビット４３−３９）の
５ビットの即値か、データユニットフォーマットＢ内の
“ｓｒｃ２”フィールド（ビット４１−３９）によって
指示されたデータレジスタ２００か、もしくはデータユ
ニットフォーマットＣ内の“３２ビット即値”フィール
ド（ビット３１−０）の何れかである。源“ｄｓｔｃ”
は、算術論理装置２３０結果の行先に対するコンパニオ
ンデータレジスタ２００である。このコンパニオンデー
タレジスタ２００は、“０１１０”に等しい上側４ビッ
トを用いたレジスタ指定を有しており、それによってデ
ータレジスタ２００の１つを指定し、また“ｄｓｔ”フ
ィールド（ビット５０−４８）によって指定された下側
３ビットを有している。コンパニオンレジスタは、行先
のレジスタバンクを指定するための“Ａｄｓｔｂｎｋ”
フィールド（ビット２１−１８）と、入力Ｂのレジスタ
バンクを指定するための“Ａｓ１ｂａｎｋ”（ビット９
−６）とを使用する転送フォーマット６及び１０と共に
使用される。これは、行先がデータレジスタ２００の１
つではないことから、長距離行先として知られる。従っ
て１つの源と行先は、同一のレジスタ番号を有する異な
るレジスタバンクを有することができる。表１９は、
“Ａｄｓｔｂｎｋ”フィールド内に指定されているレジ
スタバンクに基づく種々の他のデジタル画像／グラフィ
ックスプロセッサレジスタに対するコンパニオンレジス
タを示す。どのような他の転送フォーマットを使用して
も、この源レジスタは“ｄｓｔ”フィールドによって指
定されたレジスタ番号を有するデータレジスタ２００で
あることに注目されたい。 表 １９ ｜ コンパニオンデータレジスタ Adstbnk ｜ D0 D1 D2 D3 D4 D5 D6 D7 0 0 0 0 A0 A1 A2 A3 A4 -- A6 A7 0 0 0 1 A8 A9 A10 A11 A12 -- A14 A15 0 0 1 0 X0 X1 X2 -- -- -- -- -- 0 0 1 1 X8 X9 X10 -- -- -- -- -- 0 1 0 0 D0 D1 D2 D3 D4 D5 D6 D7 0 1 0 1 -- SR MF -- -- -- -- -- 0 1 1 1 CALL BR IPS IPRS INTEN INTFLG COMM LCTL 1 1 0 0 LCO LC1 LC2 -- LR0 LR1 LR2 -- 1 1 0 1 LRSE0 LRSE1 LRSE2 -- LRS0 LRS1 LRS2 -- 1 1 1 0 LS0 LS1 LS2 -- LE0 LE1 LE2 -- 1 1 1 1 -- -- -- -- TAG0 TAG1 TAG2 TAG3 表１９において、“--”は保留されたレジスタを表す。
表１９には、レジスタバンク“０１１０”、“１００
０”、“１００１”、“１０１０”もしくは“１０１
１”がリストされていないことに注意されたい。これら
のバンク内の全てのレジスタは保留されているか、もし
くはエミュレーション機能に割り当てられ、始めから長
距離行先には使用されていない。
【０１３８】表１８の“入力Ｂ”は、入力Ｂバス２４２
へ供給するバレル回転子２３５のための源である。“ｓ
ｒｃ１”で指示されている“入力Ｂ”源は、データユニ
ットフォーマットＡ及びＢ内の“ｓｒｃ１”フィールド
（ビット４７−４５）によって、もしくはデータフォー
マットＣにおいて、データユニット内の 64 の下側のア
ドレス可能なレジスタの中の何れであってもよい“ｓｒ
ｃ１”フィールド（ビット４７−４５）のレジスタ番号
によって示されているデータレジスタ２００である。
“入力Ｂ”のための“Ｈｅｘ１”源は、バッファ２３６
からの“１”に等しい 32 ビットの定数である。表１８
において、“入力Ｃ”は入力Ｃバス２４３のためにＣｍ
ｕｘ ２３３によって選択された源である。“入力Ｃ”
源“＠ＭＦ”は、状態レジスタ２１０の“ＭＳＩＺＥ”
フィールド（ビット５−３）に従って拡張回路２３８に
よって拡張された複数フラグレジスタ２１１からの１も
しくはそれ以上のビットである。状態レジスタ２１０の
“ＭＳＩＺＥ”フィールドの行先に関する表２を参照さ
れたい。“ｓｒｃ”／ｉｍ”源に関しては、“入力Ａ”
について説明済である。“マスク”源はマスク発生器２
３９の出力である。表１８の“マスク発生器”は、マス
ク発生器のためにＭｍｕｘ ２３４が選択した源であ
る。この源は上記“ｓｒｃ”／ｉｍ”であっても、もし
くはデータレジスタＤ０の“ＤＢＲ”フィールド（ビッ
ト４−０）の省略時バレル回転量である“Ｄ０（４−
０）”であってもよい。表１８の“回転”は、バレル回
転子２３５の回転量を制御するためにＳｍｕｘ ２３１
によって選択された源である。この源は、回転を生じさ
せない“０”であっても、またはデータレジスタＤ０の
“ＤＢＲ”フィールド（ビット４−０）の省略時バレル
回転量である“Ｄ０（４−０）”であっても、もしくは
上記“ｓｒｃ”／ｉｍ”であってもよい。
【０１３９】“ａｒｉ”ビット（ビット５９）は、デー
タユニット１１０の算術論理装置２３０を、算術演算に
使用するのか、もしくはブール論理演算に使用するのか
を指示する。もし“ａｒｉ”ビットが“１”であれば算
術演算が行われ、もし“０”であればブール論理演算が
行われる。データユニットフォーマットＡは、算術論理
装置２３０の演算を命令ワードによって指定することが
できる。“８ビットＡＬＵコード”フィールド（ビット
５８−５１）は算術論理装置２３０が遂行する演算を指
示する。このフィールドはもし“ａｒｉ”ビットが
“１”であれば算術演算を指示する。もし“１”であれ
ば、“８ビットＡＬＵコード”ビット５７、５５、５３
及び５１は、表６に従う“８ビットＡＬＵコード”ビッ
ト５８、５６、５４及び５２からなる“ＦＭＯＤ”によ
って変更された表１４に従う算術演算を指示する。もし
“ａｒｉ”ビットが“１”であればそれはブール演算で
あり、“８ビットＡＬＵコード”フィールドは表１３に
従って機能信号Ｆ７−Ｆ０に翻訳する。これらの符号化
の詳細はデータユニット１１０の説明において説明済で
ある。データユニットフォーマットＡは、算術論理装置
２３０のための２つの源及び１つの行先を指示する。
“ｄｓｔ”フィールド（ビット５０−４８）は、あるレ
ジスタを算術論理装置２３０のための行先として指示す
る。転送フォーマットに依存して長距離レジスタを指定
するために、この“ｄｓｔ”フィールドをレジスタ番号
によってデータレジスタ２００の１つと称することもで
きるし、もしくはこの“ｄｓｔ”フィールドのレジスタ
番号をレジスタバンクと共に使用することもできる。
“ｓｒｃ１”フィールド（ビット４７−４５）は、ある
レジスタを算術論理装置２３０のための第１の源として
指示する。これは、長距離レジスタを指定するために転
送フォーマットに依存して、データレジスタの１つであ
っても、もしくはレジスタバンクと共に使用してもよ
い。“即値”フィールド（ビット４３−３９）は、算術
論理装置２３０のために第２の源として使用される５ビ
ット即値を指示する。使用する場合、この５ビット即値
は 32 ビットに０拡張される。レジスタバンクの使用に
関しては、以下の転送フォーマットの説明と共に詳述す
る。
【０１４０】結果を行先レジスタ内に記憶するのは、
“条件”( cond )フィールド内に記されている条件が真
である場合に限って発生する。“条件”フィールド（ビ
ット３５−３２）は条件付き演算のための条件を指示す
る。この“条件”フィールドは一般に転送フォーマット
のために使用される命令ワードの部分に入っていること
に注目されたい。転送フォーマット７、８、９及び１０
はこのフィールドを含む。従って算術論理装置２３０の
結果の条件付き記憶は、これらの転送フォーマットが使
用される場合に限って発生する。好ましい実施例におい
ては、“条件”フィールドは以下の表２０に示すように
復号される。 表 ２０ 条件フィー ルドビット 簡略記号 条件記述 比較される状態ビット ００００ ｕ 無条件 −−− ０００１ ｐ 正 〜Ｎ＆〜Ｚ ００１０ ｌｓ より低いか等しい 〜Ｃ｜Ｚ ００１１ ｈｉ より高い Ｃ＆〜Ｚ ０１００ ｌｔ より小さい （Ｎ＆〜Ｖ）｜ （〜Ｎ＆Ｖ） ０１０１ ｌｅ より小さいか等しい （Ｎ＆〜Ｖ）｜ （〜Ｎ＆Ｖ）｜Ｚ ０１１１ ｇｔ より大きい （Ｎ＆Ｖ）｜ （〜Ｎ＆〜Ｖ＆〜Ｚ） １０００ ｈｓ，ｃ より低い、桁上げ Ｃ １００１ ｌｏ，ｎｃ より高いか同じ、 〜Ｃ 桁上げなし １０１０ ｅｑ，ｚ 等しい、０ Ｚ １０１１ ｎｅ，ｎｚ 等しくない、非０ 〜Ｚ １１００ ｖ あふれ Ｖ １１０１ ｎｖ あふれなし 〜Ｖ １１１０ ｎ 負 Ｎ １１１１ ｎｎ 非負 〜Ｎ これらの条件は状態レジスタ２１０を参照して検出され
る。前述したように、状態レジスタ２１０は、算術論理
装置２３０の出力の条件に関連する幾つかのビットを記
憶している。これらの条件は、負、桁上げ、あふれ、及
び０を含む。状態レジスタ２１０に関連する算術論理装
置２３０の条件付き演算の詳細は、データユニット１１
０に関して説明済である。
【０１４１】データユニットフォーマットＢは、ビット
６３＝“１”、ビット４４＝“０”によって認識され
る。データユニットフォーマットＢは、算術論理装置２
３０の第２の源のために指定されたレジスタを伴う基本
算術論理装置演算を指定する。“クラス”フィールド
は、表１８で説明したように、データユニット１１０内
のデータ経路指定を指示する。“ａｒｉ”ビットは、デ
ータユニット１１０の算術論理装置２３０を算術演算の
ために使用するのか、もしくはブール論理演算のために
使用するのかを指示する。“８ビットＡＬＵコード”フ
ィールドは、前述したような手法で算術論理装置２３０
が遂行する演算を指示する。“ｓｒｃ２”フィールド
（ビット４１−３９）は、データレジスタ２００の１つ
を算術論理装置２３０のための第２の源として指示す
る。データユニットフォーマットＢでは、算術論理装置
２３０のための第２の源は“ｓｒｃ２”フィールド内に
指示されているデータレジスタである。若干のデータ転
送フォーマットは、第１の源及び算術論理装置２３０の
行先のためのレジスタのバンクを指示することを許す。
他の面においては、データユニットフォーマットＢは、
データユニットフォーマットＡと同一である。
【０１４２】データユニットフォーマットＣは、ビット
６３＝“１”、ビット４４＝“１”及びビット４３＝
“１”によって認識される。データユニットフォーマッ
トＣは、 32 ビット即値フィールドを伴う基本算術論理
装置演算を指定する。“クラス”フィールドは、表１８
で説明したように、データユニット１１０内のデータ経
路指定を指示する。“ａｒｉ”ビットは、データユニッ
ト１１０の算術論理装置２３０を算術演算のために使用
するのか、もしくはブール論理演算のために使用するの
かを指示する。“８ビットＡＬＵコード”フィールド
は、前述したような手法で算術論理装置２３０が遂行す
る演算を指示する。第１の源は“ｓｒｃ１”フィールド
によって指示されているデータレジスタである。第２の
源は“３２ビット即値”フィールドの 32 ビット即値で
ある。このデータユニットフォーマットは、並行データ
転送のための余地を残さず、従ってそのための何者をも
許さない。“ｄｓｔｂａｎｋ”フィールド（ビット４２
−３９）は、データユニット１１０内のレジスタのバン
クを指示する。“ｄｓｔｂａｎｋ”フィールドは、デー
タユニット１１０内の 64 のレジスタの何れかを算術論
理装置２３０の行先として指示するために、“ｄｓｔ”
フィールド（ビット５０−４８）と共に使用される。
“ｓ１ｂｎｋ”フィールド（ビット３８−３６）は、デ
ータユニット１１０内のレジスタのバンクを指示する。
この指示は、データユニット１１０のレジスタの下側半
分に制限され、データユニット１１０の 64 の下側半分
のレジスタの何れかを算術論理装置２３０のための第１
の源として指示するために“ｓｒｃ１”と共に使用され
る。演算は、以下に説明する手法で“条件”フィールド
（ビット３５−３２）に基づいて条件付きにすることが
できる。
【０１４３】データユニットフォーマットＤは、ビット
６３＝“１”、ビット４４＝“０”、“クラス”フィー
ルドが“０００”、ビット５９＝“１”（これは通常
は、ブール論理演算に対抗する算術を選択する）、及び
“８ビットＡＬＵコード”のビット５７、５５、５３及
び６１が全て“０”である。データユニットフォーマッ
トＤは、非算術論理装置演算を指定する。“演算”フィ
ールド（ビット４３−３９）は非算術論理装置演算を指
示する。好ましい実施例では、この“演算”フィールド
は次の表２１に示すように復号される。 表 ２１ 演算フィールド ４ ４ ４ ４ ３ ３ ２ １ ０ ９ 非ＡＬＵ演算 ０ ０ ０ ０ ０ 演算なし ０ ０ ０ ０ １ 遊休 ０ ０ ０ １ ０ 大域割り込み可能化 ０ ０ ０ １ １ 大域割り込み不能化 ０ ０ １ ０ ０ 命令取り込みの同期をロック ０ ０ １ ０ １ 命令取り込みの同期のロックを解除 ０ ０ １ １ ０ 保留 ０ ０ １ １ １ Ｄレジスタを１右へ回転 ０ １ ０ ０ ０ 空白 ０ １ ０ ０ １ 命令実行中断 ０ １ ０ １ ０ 保留 ０ １ ０ １ １ 保留 ０ １ １ ０ ０ エミュレータ割り込みへｇｏ ｔｏ ０ １ １ ０ １ エミュレータ割り込み発行１ ０ １ １ １ ０ エミュレータ割り込み発行２ ０ １ １ １ １ 保留 １ Ｘ Ｘ Ｘ Ｘ 保留 非算術論理装置命令空白、命令実行中断、エミュレータ
割り込みへｇｏ ｔｏ、エミュレータ割り込み発行１及
びエミュレータ割り込み発行２は並行データ転送を禁止
する。命令ワード内に指定された如何なる並行データ転
送も無視される。他の非算術論理装置命令は、並行デー
タ転送を許容する。
【０１４４】データユニットフォーマットＥは、ビット
６３−６１が“０１１”であることによって認識され
る。データユニットフォーマットＥは、並列算術論理装
置及び乗算演算を指定する。このフォーマットでは６オ
ペランドが指定されるから、これらの演算は“６オペラ
ンド演算”と呼ばれる。好ましい実施例では、“演算”
フィールド（ビット６０−５７）は、次の表２２に示す
演算を指定する。記号“‖”は、リストされた演算がデ
ータユニット１１０内で並行して発生することを意味す
る。考え得る 16 の演算の中の 13 だけが定義されてい
ることに注目されたい。 表 ２２ 演算フィールドビット ６ ５ ５ ５ ６オペランド演算 ０ ９ ８ ７ ０ ０ ０ ０ ＭＰＹＳ‖加算 ０ ０ ０ １ ＭＰＹＳ‖減算 ０ ０ １ ０ ＭＰＹＳ‖ＥＡＬＵＴ ０ ０ １ １ ＭＰＹＳ‖ＥＡＬＵＦ ０ １ ０ ０ ＭＰＹＵ‖加算 ０ １ ０ １ ＭＰＹＵ‖減算 ０ １ １ ０ ＭＰＹＵ‖ＥＡＬＵＴ ０ １ １ １ ＭＰＹＵ‖ＥＡＬＵＦ １ ０ ０ ０ ＥＡＬＵ‖回転 １ ０ ０ １ ＥＡＬＵ％‖回転 １ ０ １ ０ ＤＩＶＩ １ ０ １ １ 保留 １ １ ０ ０ 保留 １ １ ０ １ 保留 １ １ １ ０ 保留 １ １ １ １ 保留 これらの演算の簡略記号に関しては説明済であるが、復
習のために要約する。ＭＰＹＳ‖加算は並行符号付き乗
算及び加算を表し、ＭＰＹＳ‖減算は並行符号付き乗算
及び減算を表し、ＭＰＹＳ‖ＥＡＬＵＴは並行符号付き
乗算及び拡張算術論理装置真演算を表し、ＭＰＹＳ‖Ｅ
ＡＬＵＦは並行符号付き乗算及び拡張算術論理装置偽演
算を表し、ＭＰＹＵ‖加算は並行符号なし乗算及び加算
を表し、ＭＰＹＵ‖減算は並行符号なし乗算及び減算を
表し、ＭＰＹＵ‖ＥＡＬＵＴは並行符号なし乗算及び拡
張算術論理装置真演算を表し、ＭＰＹＵ‖ＥＡＬＵＦは
並行符号なし乗算及び拡張算術論理装置偽演算を表し、
ＥＡＬＵ‖回転は別々に記憶されるバレル回転子２３５
の出力を伴う拡張算術論理装置演算を表し、ＥＡＬＵ％
‖回転は別々に記憶されるバレル回転子２３５の出力を
伴いマスク発生器２３９が生成するマスクを使用する拡
張算術論理装置演算を表し、そしてＤＩＶＩは除算に使
用される分割繰り返し演算を表す。ＭＰＹｘ‖ＥＡＬＵ
Ｔは命令における算術論理装置演算は、データレジスタ
Ｄ０の“ＥＡＬＵ”フィールド（ビット１９−２６）に
よって選択され、“Ａ”ビット（ビット２７）は算術演
算もしくは“ＦＭＯＤ”フィールド（ビット３１−２
８）によって変更された論理演算の何れかを選択する。
これらのフィールドのコーディングも説明済である。Ｍ
ＰＹｘ‖ＥＡＬＵＦは命令における算術論理装置演算
は、“ＥＡＬＵ”フィールドビットのセンスが反転され
ることを除いて、同様に選択される。ＥＡＬＵ及びＥＡ
ＬＵ％命令に対する算術論理装置演算も同様に選択され
る。これらの演算はデータユニット１１０のデータレジ
スタＤ０の一部を使用して算術論理装置演算を指定す
る。データレジスタＤ０は、所望の拡張算術論理装置演
算コードで事前にロードされる。ＤＩＶＩ演算に関して
は後述する。どのようなデータ転送フォーマットも、デ
ータユニット１１０の演算と並行してに指定することが
できる。
【０１４５】６オペランドはデータユニットフォーマッ
トＥ内に指定される。４つの源及び２つの行先が存在す
る。“ｓｒｃ３”フィールド（ビット５６−５４）はデ
ータレジスタ２００の１つを第３の源として指示する。
これは、もし乗算演算が指定されていれば乗算器２２０
への第１入力であり、指定されていなければこれはバレ
ル回転子２３５のバレル回転量である。“ｄｓｔ２”フ
ィールド（ビット５３−５１）はデータレジスタ２００
の１つを第２の源として指示する。もし命令が乗算演算
を指定していれば、“ｄｓｔ２”は乗算器２２０のため
の行先である。指定されていなければ“ｄｓｔ２”はバ
レル回転子２３５の出力の行先である。“ｄｓｔ１”フ
ィールド（ビット５０−４８）は、データレジスタ２０
０の１つを算術論理装置２３０のための行先として指示
する。“ｓｒｃ１”フィールド（ビット４７−４５）は
あるレジスタを算術論理装置２３０の第１入力として指
示する。もしこの命令が、“Ａｓ１ｂａｎｋ”フィール
ド（ビット９−６）を含む転送フォーマット６または１
０を含んでいれば、このレジスタ源はデータユニット１
１０内のレジスタの何れかであることができ、“Ａｓ１
ｂａｎｋ”フィールドはレジスタバンクを指示し、“ｓ
ｒｃ１”フィールドはレジスタ番号を指示する。この場
合、このデータはバレル回転子２３５によって回転させ
ることはできない。これは長距離算術論理装置演算と呼
ばれる。他の転送フォーマットの場合には、“ｓｒｃ
１”フィールドはレジスタ番号によってデータレジスタ
２００の１つを指定する。転送フォーマット７、８、９
及び１０は、レジスタ源を、状態レジスタ２１０の
“Ｎ”ビットに基づいて１対のデータレジスタ２００か
ら条件付きで選択可能にする。もし状態レジスタ２１０
の“Ｎ”ビット（ビット３１）が“１”であれば、指示
されたデータレジスタが算術論理装置２３０のための第
１の源として選択される。もし“Ｎ”ビットが“０”で
あれば、少ないレジスタであるデータレジスタが選択さ
れる。もしこのオプションが使用されれば、“ｓｒｃ
１”フィールドのレジスタ数は奇数でなければならな
い。“ｓｒｃ４”フィールド（ビット４４−４２）はデ
ータレジスタ２００の１つを乗算器２２０への第２入力
として指示する。“ｓｒｃ２”フィールド（ビット４１
−３９）はデータレジスタ２００の１つを乗算器２２０
への第２入力として指示する。
【０１４６】表２３は、データユニットフォーマットＡ
に支援されている若干の演算のためのデータ経路接続を
示す。入力Ｃは、マルチプレクサＣｍｕｘ ２３３によ
って選択されて入力Ｃバス２４３へ供給される信号であ
る。“マスク発生器”は、マルチプレクサＭｍｕｘ ２
３４によって選択されてマスク発生器２３９へ供給され
る信号である。“回転”は、Ｓｍｕｘ ２３１によって
選択されて、バレル回転子２３５の制御入力へ供給され
る信号である。“積左桁送り”は、乗算桁送りマルチプ
レクサＭＳｍｕｘ ２２５によって選択されて、積左桁
送り回路２２４の制御入力へ供給される信号である。Ｄ
ＩＶＩ演算の特別な場合に関しては後述する。 表 ２３ ６オペランド演算 入力Ｃ マスク発生器 回 転 積左桁送り ＭＰＹＳ‖加算 − − ０ ０ ＭＰＹＳ‖減算 − − ０ ０ ＭＰＹＳ‖ＥＡＬＵＴ マスク D0(4-0) D0(4-0) D0(9-8) ＭＰＹＳ‖ＥＡＬＵＦ マスク D0(4-0) D0(4-0) D0(9-8) ＭＰＹＵ‖加算 − − ０ ０ ＭＰＹＵ‖減算 − − ０ ０ ＭＰＹＵ‖ＥＡＬＵＴ マスク D0(4-0) D0(4-0) D0(9-8) ＭＰＹＵ‖ＥＡＬＵＦ マスク D0(4-0) D0(4-0) D0(9-8) ＥＡＬＵ src 4 − src 3 − ＥＡＬＵ％ マスク src 4 src 1 −
【０１４７】表２３にリストした全ての６オペランド命
令の場合、バス２０１上の乗算器２２０への第１入力
は、“ｓｒｃ３”フィールド（ビット５６−５４）によ
って指示されたレジスタであり、バス２０２上の乗算器
２２０への第２入力は、“ｓｒｃ４”フィールド（ビッ
ト４４−４２）によって指示されたレジスタであり、バ
レル回転子２３５への入力は“ｓｒｃ１”フィールド
（ビット４１−３９）によって指示されたレジスタであ
り、そして入力Ａバス２４１への入力は“ｓｒｃ２”フ
ィールド（ビット４７−４５）によって指示されたレジ
スタである。乗算器２２０はＥＡＬＵ及びＥＡＬＵ％命
令では使用されず、代わりにマルチプレクサＢｍｕｘ
２２７を通してバレル回転子２３５の結果が“ｄｓｔ
２”フィールド（ビット５３−５１）によって指示され
たレジスタ内に保管されることにも注目されたい。ＤＩ
ＶＩ演算は、算術論理装置２３０を使用し、乗算器２２
０は使用しない。ＤＩＶＩ演算は、符号のない除算のた
めの内部ループに使用することができる。符号付き除算
は、商の符号を処理する付加的なセットアップ及びクリ
ーンアップ命令を用いて実現することができる。当分野
においては、４つの基本算術演算（加算、減算、乗算及
び除算）の中で、除算はコンピュータで実現するのが最
も困難であることは公知である。
【０１４８】ＤＩＶＩ命令は、所望の商の１桁／実行パ
イプライン段を計算するために、データユニット１１０
の適切に設定されたハードウェアを使用する。ＤＩＶＩ
データユニット命令は、条件付きデータ転送（従って、
条件付きデータユニット演算）を支援するデータ転送フ
ォーマットと共にだけ使用可能であることに注目された
い。これらのデータ転送フォーマット７、８、９及び１
０に関しては後述する。マルチプレクサＡｍｕｘ ２３
２は、算術論理装置第１入力バス２０５上の“ｓｒｃ
２”フィールドによって指示されたデータレジスタ２０
０ｂからデータを選択し、入力Ａバス２４１を通して算
術論理装置２３０へ供給する。マルチプレクサＩｍｕｘ
２２２は定数ＨＥＸ“１”を選択して乗算器第２入力
バス２０２へ供給し、マルチプレクサＳｍｕｘ ２３１
は乗算器第２入力バス２０２上のこの定数ＨＥＸ“１”
を選択して回転バス２４４へ供給する。“ｓｒｃ１”フ
ィールドによって指示されたデータレジスタ２００の１
つからのデータは、バレル回転子２３５へ供給される。
このレジスタはデータレジスタＤ７、Ｄ５、Ｄ３もしく
はＤ１だけに限られ、状態レジスタ２１０の“Ｎ”ビッ
ト（ビット３１）に基づいてマルチプレクサ２１５によ
って選択された条件付きレジスタ源である。もし状態レ
ジスタ２１０の“Ｎ”ビットが“０”であれば、“ｓｒ
ｃ１”フィールドによって指示されたデータレジスタ２
００ａが選択される。このレジスタ選択は、センスが反
対であることを除いて算術論理装置２３０を使用するた
の命令における条件付きレジスタ選択を行うために使用
されるのと同一のハードウェアを使用することが好まし
い。このレジスタ選択は、マルチプレクサを介して、も
しくはレジスタの指定中にレジスタフィールドの最下位
ビットに対して状態レジスタ２１０の“Ｎ”ビットの逆
数を減算することによって達成することができる。もし
状態レジスタ２１０の“Ｎ”ビットが“１”であれば、
“ｓｒｃ１”フィールドによって指示されたレジスタよ
り１少ないデータレジスタ２００ｃが選択される。
【０１４９】バレル回転子２３５は、このデータを１ビ
ットだけ左回転させ、結果を入力Ｂバス２４１を通して
算術論理装置２３０へ供給する。バレル回転子２３５の
出力もマルチプレクサＢｍｕｘ ２２７を通してデータ
レジスタ２００ａに保管される。但し、バレル回転子２
３５の出力のビット０は複数フラグレジスタ２１１のビ
ット３１（回転前）によって置換されている。この行先
レジスタは、“ｓｒｃ１”フィールドによって指示され
たレジスタである。マルチプレクサＭｍｕｘ２３４は、
乗算器第２入力バス２０２上の定数ＨＥＸ“１”を選択
してマスク発生器２３９へ供給する。マルチプレクサＣ
ｍｕｘ ２３９はマスク発生器２３９からの出力を選択
し、入力Ｃバス２４３を通して算術論理装置２３０へ供
給する。ビット０キャリーイン発生キャリーイン２４６
は複数フラグレジスタ２１１のビット３１（回転前）を
算術論理装置２３０のキャリーイン入力へ供給する。Ｄ
ＩＶＩ命令中、算術論理装置２３０はＨＥＸ“Ａ６”の
機能コードＦ７−Ｆ０を受信する。これにより算術論理
装置２３０は、入力Ａバス２４１上の入力と入力Ｂバス
２４２上の入力とを加算し、０拡張を用いて結果を左桁
送りする。この左桁送りは、ＨＥＸ“１”入力に応答し
てマスク発生キャリーイン２３９がマスクを供給してい
るために、１ビットだけである。この機能を簡略記号で
表せばＡ＋Ｂ＜０＜である。算術論理装置２３０の結果
は、“ｄｓｔ１”フィールドによって指示されたデータ
レジスタ２００ｃ内に記憶される。複数フラグレジスタ
２１１は１ビットだけ回転し、複数フラグレジスタ２１
１の最下位ビット（ビット０）は算術論理装置２３０が
発生した結果に従ってセットされる。この同じビットは
状態レジスタ２１０の“Ｎ”ビット（ビット３１）内に
記憶される。ＯＲゲート２４７は、算術論理装置２３０
のｃout から複数フラグレジスタ２１１及び状態レジス
タ２１０内に記憶されたこのビットを、バレル回転子２
３５への入力のビット３１とを論理和（ＯＲ）する。状
態レジスタ２１０の他のビット“Ｃ”、“Ｖ”及び
“Ｚ”は通常のようにセットされることに注目された
い。もしデータレジスタ２００ａ内のデータがＸであ
り、データレジスタ２００ｂ内のデータがＹであり、デ
ータレジスタ２００ｃ内のデータがＺであれば、ＤＩＶ
Ｉ命令はＸ＝Ｘ＜＜１及びＺ＝Ｘ〔ｎ〕Ｚ＋Ｙを形成す
る。“ｎ”簡略記号は、“Ｎ”状態レジスタビットに基
づくレジスタ源選択を表す。
【０１５０】ＤＩＶＩ命令は、条件付き減算及び桁送り
除算アルゴリズムを繰り返して遂行するように動作す
る。この命令は、 32 ビットの被除数を 16 ビットの除
数で除して 16 ビットの商と、 16 ビットの剰余を発生
するか、もしくは 64 ビットの被除数を 32 ビットの除
数で除して 32 ビットの商と、 32 ビットの剰余を発生
するために使用することができる。 64 ビットの被除数
の場合、 32 の被除数の最上位ビットは始めにデータレ
ジスタ２００ａ内に記憶され、 32 の最下位ビットは始
めに複数フラグレジスタ２１１内に記憶される。データ
レジスタ２００ｂは、除数の逆数を記憶している。除算
演算の第１の繰り返しの場合、ＤＩＶＩ命令は無条件に
実行されるか、もしくは状態レジスタ２１０の“Ｎ”ビ
ットが“０”にセットされるかの何れかである。バレル
回転子２３５からの回転した数はデータレジスタ２００
ａ内に記憶される。バレル回転子２３５及び複数フラグ
レジスタ２１１の回転は 64 ビットの被除数を効果的に
１位置桁送りする。複数フラグレジスタ２１１の最上位
ビットは、 64 ビットの被除数の次に最上位のビットで
あり、算術論理装置２３０のキャリーイン入力へ適切に
供給される。データ２００ａ内に記憶された商を、被除
数／実行（ランニング）剰余と呼ぶ。試行減算の結果は
データレジスタ２００ｃ内に記憶される。
【０１５１】試行減算の結果に関して２つの場合が存在
する。もし始めの被除数の最上位ビットが“１”である
か、もしくはもし負の除数の加算が桁上げを生成すれ
ば、対応する商ビットは“１”である。これは複数フラ
グレジスタ２１１の第１ビット及び状態レジスタ２１０
の“Ｎ”ビット内に記憶される。次の試行減算の場合に
は、状態レジスタ２１０の“Ｎ”ビット内の“１”によ
って、マルチプレクサ２１５が次の繰り返しのＢ入力の
ためにデータレジスタ２００ｃを選択する。このよう
に、次の試行減算は前の結果から行われる。もしＯＲゲ
ート２４７が“０”であれば、対応する商ビットは
“０”である。このように、次の試行減算は１位置左へ
桁送りされデータレジスタ２００ａ内に記憶された前の
被除数／実行剰余から行われる。この繰り返しは、ＤＩ
ＶＩの 32 サイクルの間続けられ、各サイクル中に商の
１ビットが形成される。このようにして 32 ビットの商
が複数フラグレジスタ２１１内に完全に形成される。 3
2 ビットの剰余は、状態レジスタ２１０の“Ｎ”ビット
の状態に依存して、データレジスタ２００ａもしくはデ
ータレジスタ２００ｃの何れか内に見出される。32 ビ
ットを 16 ビットによって除すプロセスも同様である。
負の除数は、データレジスタ２００ｂ内へ記憶される前
に 16 位置左桁送りされる。全被除数はデータレジスタ
２００ａ内に記憶される。ＤＩＶＩ命令が 16 回だけ繰
り返されると、商は複数フラグレジスタ２１１の 16 の
最下位ビット内に形成され、剰余は状態レジスタ２１０
の“Ｎ”ビットの状態に依存して、データレジスタ２０
０ａもしくはデータレジスタ２００ｃの何れかの 16 の
最上位ビット内に形成される。
【０１５２】この技術は、多くのマイクロプロセッサの
動作のオーバヘッドを短縮させるために、データユニッ
ト１１０内に既設のハードウェアを使用している。ＤＩ
ＶＩ命令は本質的に、符号のない除算の１ビットを形成
する。付加的なソフトウェアを使用して符号付きの除算
を支援することができる。４つの除算サブルーチンを、
符号のないハーフワード除算（ 32 ビット／ 16 ビッ
ト）、符号のないワード除算（ 64 ビット／ 32 ビッ
ト）、符号付きハーフワード除算（ 32 ビット／ 16 ビ
ット）、及び符号付きワード除算（ 64 ビット／ 32 ビ
ット）の場合のために書くことができる。４つの各サブ
ルーチンは、３つの相、即ち除算準備、単一命令ループ
における除算繰り返し、及び除算ラップアップ( wrap-u
p ) を含む。ループカーネル（核）内に０オーバヘッド
ルーピング及び単一 64 ビットＤＩＶＩ命令を使用する
ことが好ましい。各除算サブルーチンの第１の部分は、
除算準備である。この第１の部分は除数が０か否かを調
べることを含む。もし除数が“０”であれば、除算サブ
ルーチンは打ち切られ、誤り状態が指示される。次に、
被除数及び除数に対して符号拡張が左符号拡張にセット
される。符号付き除算サブルーチンでは、商の符号が被
除数及び除数の符号ビットの論理和（ＯＲ）としてセッ
トされる。次いで符号付き除算では、もし被除数もしく
は除数が負であれば、それらは否定されて正の数にされ
る。被除数は選択された奇数データレジスタと複数フラ
グレジスタ２１１との間に分割される。ワード除算の場
合には、被除数の上位 32 ビットは選択されたデータレ
ジスタ内に記憶され、被除数の下位 32 ビットは複数フ
ラグレジスタ２１１内に記憶される。ハーフワード除算
の場合には、被除数の全ての 32 ビットは選択されたデ
ータレジスタ内に記憶される。ハーフワード除算の場合
には、複数フラグレジスタ２１１の使用されない下位ビ
ットには０が充填される。ハーフワード除算では、除数
はデータレジスタの上位 16 ビット内に記憶され、下位
ビットには０が充填される。算術論理装置２３０が加算
によって減算を遂行できるように除数は否定すべきであ
る。サブルーチンは被除数及び除数の最上位ビットの絶
対知とを比較して、商があふれるか否かを決定すること
ができる。
【０１５３】各除算サブルーチンの本質は、単一ＤＩＶ
Ｉ命令を含むループである。これは０オーバヘッド１命
令ループを初期化するためにレジスタアドレスＬＳＲＥ
２−ＬＳＲＥ０の１つを書くのに極めて有利である。ハ
ーフワードの商を求めるためには 16 回の繰り返しが、
またワードの商を求めるためには 32 回の繰り返しが必
要である。ループ論理７２０は０まで減数（デクレメン
ト）するから、ループカウンタは、所望の繰り返し回数
よりも１だけ少なくロードすべきである。また、ループ
論理の初期化に続いて遅延スロット内にＤＩＶＩ命令を
２回まで繰り返して配置することも可能である。このル
ープ内の単一の命令は、以上に詳細に説明したＤＩＶＩ
命令である。各除算サブルーチンは、除算ラップアップ
で完了する。除算ラップアップは以下の諸段階を含む。
商は複数フラグレジスタ２１１からデータレジスタへ移
動させられる。もし商の符号が負であれば、データレジ
スタ内の商に“１”が追加され“１”の補数表現から２
の補数表現へ変換される。もし剰余が必要であれば、そ
れは状態レジスタ２１０の“Ｎ”ビットに基づいて選択
される。図１８のデータ転送フォーマット、及び命令ワ
ードの並行データ転送フォーマットの種々のビット及び
フィールドの説明もしくは用語を以下に説明する。デー
タユニットフォーマットのビット及びフィールドの用語
について前述したように、これらのビット及びフィール
ドは命令ワードを限定するだけではなく、その命令ワー
ドを実行可能にする回路をも限定する。
【０１５４】転送フォーマット１は、ビット３８−３７
が“００”でないこと、ビット３０−２８が“０００”
でないこと、そしてビット１６−１５が“００”でない
ことによって認識される。転送フォーマット１は、二重
並行データ転送フォーマットと呼ばれる。転送フォーマ
ット１は、メモリ２０の２つの独立したアクセス、即ち
デジタル画像／グラフィックスプロセッサに対応するメ
モリ区分に制限された大域アクセス及びローカルアクセ
スを可能にする。“Ｌｍｏｄｅ”フィールド（ビット３
８−３５）はローカル転送モードと呼ばれ、アドレスユ
ニット１２０のローカルアドレスユニットがどのように
動作するかを指定する。このフィールドは、表２４のよ
うに復号されることが好ましい。 表 ２４ Ｌｍｏｄｅ フィールド ３３３３ ８７６５ 式構文 動作の記述 ００ＸＸ 動作なし ０１００ ＊（Ａｎ＋＋＝Ｘｍ） 変更を伴う指標レジスタの事後加算 ０１０１ ＊（Ａｎ−−＝Ｘｍ） 変更を伴う指標レジスタの事後減算 ０１１０ ＊（Ａｎ＋＋＝Ｉｍｍ） 変更を伴うオフセットの事後加算 ０１１１ ＊（Ａｎ−−＝Ｉｍｍ） 変更を伴うオフセットの事後減算 １０００ ＊（Ａｎ＋Ｘｍ） 指標レジスタの事前加算 １００１ ＊（Ａｎ−Ｘｍ） 指標レジスタの事前減算 １０１０ ＊（Ａｎ＋Ｉｍｍ） オフセットの事前加算 １０１１ ＊（Ａｎ−Ｉｍｍ） オフセットの事前減算 １１００ ＊（Ａｎ＋＝Ｘｍ） 変更を伴う指標レジスタの事前加算 １１０１ ＊（Ａｎ−＝Ｘｍ） 変更を伴う指標レジスタの事前減算 １１１０ ＊（Ａｎ＋＝Ｉｍｍ） 変更を伴うオフセットの事前加算 １１１１ ＊（Ａｎ−＝Ｉｍｍ） 変更を伴うオフセットの事前減算 “ｄ”フィールド（ビット３４−３２）はローカルバス
転送の源もしくは行先となるデータレジスタＤ０−Ｄ７
の１つを指示する。“ｅ”ビット（ビット３１）はもし
“１”ならば符号拡張を指示し、そうではなく“０”な
らばローカルデータ転送に関して０拡張を指示する。こ
れは、ローカル“ｓｉｚ”フィールド（ビット３０−２
９）が全 32 ビットワードサイズより小さいことを指示
した場合に、メモリからレジスタへ転送するように動作
する。この“ｅ”ビットは、もしデータサイズが 32 ビ
ットであれば無視される。“ｅ”（ビット３１）＝
“１”と、“Ｌ”（ビット２１）＝“０”との組合わせ
（これ以外は無意味である）は、ローカルアドレスユニ
ット算術演算を指示する。ローカル“ｓｉｚ”フィール
ド（ビット３０−２９）は、表２５に示すように符号化
することが好ましい。 表 ２５ サイズフィールド ３ ２ ０ ９ データワードサイズ ０ ０ バイト ８ビット ０ １ ハーフワード １６ビット １ ０ 全ワード ３２ビット １ １ 保留 “ｓ”ビット（ビット２８）は、ローカルアドレス指標
基準化に適用される基準化モードをセットする。もし
“ｓ”ビットが“１”であれば、アドレス計算の指標
（指標レジスタもしくは命令指定されたオフセットから
呼び戻すことができる）が“ｓｉｚ”フィールドによっ
て指示されたサイズに基準化される。もし“ｓ”ビット
が“０”であれば、基準化は行われない。前述したよう
に、この指標基準化は指標スケーラ６１４において行わ
れる。もし選択されたデータサイズが８ビット（バイ
ト）であれば、“ｓ”ビットの状態には関わりなく基準
化は行われない。この場合に限って、“ｓ”ビットは付
加的なオフセットビットとして使用することができる。
もし“Ｌｍｏｄｅ”フィールドがオフセットを指示して
いれば、“ｓ”ビットはオフセットの最上位ビットにな
り、“Ｌｉｍ／ｘ”フィールドの３ビットオフセット指
標を４ビットに変換する。“Ｌａ”フィールド（ビット
２７−２５）は、ローカルデータ転送に関してアドレス
ユニット１２０のローカルアドレスユニット６２０内の
アドレスレジスタを指示する。“Ｌ”ビット（ビット２
１）は、ローカルデータ転送が、メモリからレジスタへ
のロード転送であるか（Ｌ＝“１”）、もしくはレジス
タからメモリへの記憶転送データである（Ｌ＝“０”）
ことを指示する。“Ｌｉｍ／ｘ”フィールド（ビット２
−０）は、“Ｌｍｏｄｅ”フィールドのコーデイングに
依存して、指標レジスタのレジスタ番号、もしくは３ビ
ットオフセットの何れかを指定する。
【０１５５】大域データ転送動作は、ローカルデータ転
送のコーディングと同じように符号化される。“Ｌ”ビ
ット（ビット１７）は、大域ロード／記憶選択である。
このビットは、大域データ転送がメモリからレジスタへ
の転送（即ちロード）であるか（“Ｌ”＝“１”）、も
しくはレジスタからメモリへの転送（即ち記憶）である
か（“Ｌ”＝“０”）を決定する。“Ｇｍｏｄｅ”フィ
ールド（ビット１６−１３）は、ローカル転送モードが
“Ｌｍｏｄｅ”フィールドによって限定されるのと同じ
ようにして、大域転送モードを限定する。このフィール
ドは表２６に示すように復号されることが好ましい。 表 ２６ Ｇｍｏｄｅ フィールド １１１１ ６５４３ 式構文 動作の記述 ００ＸＸ 動作なし ０１００ ＊（Ａｎ＋＋＝Ｘｍ） 変更を伴う指標レジスタの事後加算 ０１０１ ＊（Ａｎ−−＝Ｘｍ） 変更を伴う指標レジスタの事後減算 ０１１０ ＊（Ａｎ＋＋＝Ｉｍｍ） 変更を伴うオフセットの事後加算 ０１１１ ＊（Ａｎ−−＝Ｉｍｍ） 変更を伴うオフセットの事後減算 １０００ ＊（Ａｎ＋Ｘｍ） 指標レジスタの事前加算 １００１ ＊（Ａｎ−Ｘｍ） 指標レジスタの事前減算 １０１０ ＊（Ａｎ＋Ｉｍｍ） オフセットの事前加算 １０１１ ＊（Ａｎ−Ｉｍｍ） オフセットの事前減算 １１００ ＊（Ａｎ＋＝Ｘｍ） 変更を伴う指標レジスタの事前加算 １１０１ ＊（Ａｎ−＝Ｘｍ） 変更を伴う指標レジスタの事前減算 １１１０ ＊（Ａｎ＋＝Ｉｍｍ） 変更を伴うオフセットの事前加算 １１１１ ＊（Ａｎ−＝Ｉｍｍ） 変更を伴うオフセットの事前減算 “ｒｅｇ”フィールド（ビット１２−１０）はレジスタ
を識別する。“ｒｅｇ”フィールドは、記憶の場合には
源レジスタの番号を指示し、ロードの場合には行作レジ
スタの番号を指示する。“０ｂａｎｋ”フィールド（ビ
ット２０−１８）は３ビットを含み、下側 64 レジスタ
内のレジスタのバンクを識別する。これらのレジスタは
“０ＸＸＸ”の形状のレジスタバンク番号を有してい
る。３ビット“０ｂａｎｋ”フィールドは、３ビット
“ｒｅｇ”フィールドと組合って下側64 レジスタ内の
何れかのレジスタを、大域データ転送のためのデータ源
もしくは行先として指示する。“ｅ”ビット（ビット
９）は、もし“１”であれば符号拡張を指示し、そうで
はなく“０”であれば大域データ転送に関して０拡張を
指示する。これは大域“ｓｉｚ”フィールド（ビット８
−７）が全 32 ビットワードサイズより小さいことを指
示した場合に、メモリからレジスタへ転送するように動
作する。この“ｅ”ビットは、もしデータサイズが 32
ビットであれば無視される。“ｅ”（ビット９）＝
“１”と、“Ｌ”（ビット１７）＝“０”との組合わせ
は、大域アドレスユニット算術演算を指示する。大域
“ｓｉｚ”フィールド（ビット８−７）は、表２７に示
すように符号化することが好ましい。 表 ２７ サイズフィールド ８ ７ データワードサイズ ０ ０ バイト ８ビット ０ １ ハーフワード １６ビット １ ０ 全ワード ３２ビット １ １ 保留 “ｓ”ビット（ビット６）は、大域アドレス指標基準化
に適用される基準化モードをセットする。もし“ｓ”ビ
ットが“１”であれば、アドレス計算の指標（指標レジ
スタもしくは命令指定されたオフセットから呼び戻すこ
とができる）が“ｓｉｚ”フィールドによって指示され
たサイズに基準化される。もし“ｓ”ビットが“０”で
あれば、基準化は行われない。もし“ｓｉｚ”フィール
ドが８ビットのデータサイズを指示していれば、“ｓ”
ビットの状態には関わりなく基準化は行われない。もし
“Ｇｍｏｄｅ”フィールドがオフセットを指示していれ
ば、“ｓ”ビットはオフセットの最上位ビットになり、
“Ｇｉｍ／ｘ”フィールドの３ビットオフセット指標を
４ビットに変換する。“Ｇａ”フィールド（ビット５−
３）は、大域データ転送に関してアドレスユニット１２
０の大域アドレスユニット６１０内のアドレスレジスタ
を指示する。“Ｇｉｍ／ｘ”フィールド（ビット２４−
２２）は、“Ｇｍｏｄｅ”フィールドのコーデイングに
依存して、指標レジスタのレジスタ番号、もしくは３ビ
ットオフセットの何れかを指定する。“Ｇａ”フィール
ド（ビット５−４）は、大域データ転送のメモリアドレ
スを計算する時に使用されるアドレスレジスタのレジス
タ番号を指定する。
【０１５６】データ転送フォーマット２は、ビット３８
−３７が“００”ではなく、ビットオ３０−２８が“０
００”ではなく、そしてビット１６−１５が“００”で
ないことによって認識される。データ転送フォーマット
２はＸＹパッチフォーマットと呼ばれる。データ転送フ
ォーマット２は、アドレスユニット１２０の大域及びロ
ーカルアドレスユニットの両者からＸＹパッチ式にメモ
リ２０をアドレスし、アドレスを多重化することを可能
ならしめる。“ｏ”ビット（ビット３４）は、外側ＸＹ
パッチ検出を可能にする。“ｏ”ビットが“１”にセッ
トされている場合には、もし指定されているアドレスが
ＸＹパッチの外側にあれば、ビット“ａ”及び“ｎ”に
よって指定されている演算が遂行される。そうではな
く、“ｏ”ビットが“０”である場合には、もしアドレ
スがパッチの内側にあれば演算が遂行される。“ａ”ビ
ット（ビット３３）は、ＸＹパッチメモリアクセスモー
ドを指定する。“ａ”ビットが“１”にセットされてい
る場合には、アドレスがＸＹパッチの内側にあろうと外
側にあろうと、それには無関係にメモリアクセスが遂行
される。“ａ”ビットが“０”にセットされている場合
には、もしアドレスがパッチの外側にあれば（もし
“ｏ”ビットが“１”であれば）、もしくはパッチの内
側にあれば（もし“ｏ”ビットが“０”であれば）メモ
リアクセスは禁止される。“ｎ”ビット（ビット３２）
は、ＸＹパッチ割り込みモードを指定する。“ｎ”ビッ
トが“１”にセットされている場合には、もしアドレス
がパッチの外側にあれば（もし“ｏ”ビットが“１”で
あれば）、もしくはパッチの内側にあれば（もし“ｏ”
ビットが“０”であれば）ＸＹパッチのための割り込み
フラグレジスタビットが“１”にセットされる。“ｎ”
ビットが“０”にセットされている場合には、ＸＹパッ
チ割り込み要求フラグはセットされない。
【０１５７】他のフィールドは前述のように定義されて
いる。“Ｌｍｏｄｅ”フィールドは表２８に示すように
ローカルアドレス計算モードを指定する。このローカル
アドレス計算は、“Ｌａ”フィールドと、“Ｌｉｍ／
ｘ”フィールドによって指示される、３ビット符号なし
オフセットもしくはローカル指標レジスタの何れかによ
って指示されるローカルアドレスレジスタを含む。“Ｇ
ｍｏｄｅ”フィールドは大域アドレス計算を指定する。
“Ｇｉｍ／ｘ”フィールドによって指示される、大域符
号なし３ビットオフセットもしくは大域指標レジスタ
は、“Ｇａ”フィールドによって指定されるアドレスレ
ジスタと組合わされて大域アドレスを形成する。４ビッ
ト“ｂａｎｋ”フィールド（ビット２１−１８）は、デ
ータレジスタバンクを識別し、レジスタ番号を識別する
３ビット“ｒｅｇ”フィールドと組合わされて、何等か
のレジスタをＸＹパッチアクセスのためのデータ源もし
くは行先として指示する。“Ｌ”ビットはロード／記憶
選択である。このビットは、ＸＹパッチアクセスがメモ
リからレジスタへの転送（“Ｌ”＝“１”）即ちロード
であるのか、もしくはレジスタからメモリへの転送
（“Ｌ”＝“０”）即ち記憶であるのかを決定する。
“ｅ”ビットは、もし“１”であれば符号拡張を指示
し、もし“０”であれば０拡張を指示する。これは、
“ｓｉｚ”フィールドが全 32 ビットワードサイズより
小さいことを指示した場合にロード動作（メモリからレ
ジスタへのデータ転送）で作動する。この“ｅ”ビット
は、もしデータサイズが 32 ビットであれば無視され
る。“ｅ”＝“１”で、“Ｌ”＝“０”の組合わせは、
パッチされたアドレスユニット算術演算を指示する。
“ｓ”ビットは、大域アドレス指標標準化に適用される
標準化モードをセットする。もし“ｓ”ビットが“１”
であれば、メモリから呼び戻されたデータは“ｓｉｚ”
フィールドによって指示されたサイズに標準化される。
もし“ｓ”ビットが“０”であれば、標準化は行われな
い。もし選択されたデータサイズが８ビット（バイト）
であれば“ｓ”ビットの状態には関わりなく標準化は行
われない。この場合に限って、“ｓ”ビットはオフセッ
トの最上位ビットとして使用され、３ビット“Ｇｉｍ／
ｘ”オフセット指標を４ビットに変換する。
【０１５８】データ転送フォーマット３は、ビット３８
−３７が“００”ではなく、ビット２４が“０”であ
り、そしてビット１６−１３が“００００”であること
によって認識される。データ転送フォーマット３は、移
動及びローカルデータ転送フォーマットと呼ばれる。デ
ータ転送フォーマット３は、大域ポート源データバスＧ
ＳＲＣ １０５及び大域ポート行先データバスＧＤＳＴ
１０７を使用するレジスタからレジスタへの移動と並
行して、ローカルデータポートを通してデータレジスタ
２００の１つのロードもしくは記憶を可能にする。ロー
カルデータポート動作は、前述したようにしてフィール
ド“Ｌｍｏｄｅ”、“ｄ”、“ｅ”、“ｓｉｚ”、
“ｓ”、“Ｌａ”、“Ｌ”及び“Ｌｉｍ／ｘ”によって
限定される。レジスタからレジスタへの移動は、“ｓｒ
ｃｂａｎｋ”フィールド（ビット９−６）によって指示
されたバンクと、“ｓｒｃ”フィールド（ビット１２−
１０）によって指示されたレジスタ番号とによって限定
されたレジスタから、“ｄｓｔｂａｎｋ”フィールド
（ビット２１−１８）によって指示されたバンクと、
“ｄｓｔ”フィールド（ビット５−３）によって指示さ
れたレジスタ番号とによって限定されたレジスタまでで
ある。
【０１５９】データ転送フォーマット３は、デジタル画
像／グラフィックスプロセッサ相対アドレス指定を支援
する。“Ｌｒｍ”フィールド（ビット２３−２２）は、
アドレス指定動作の型を指示する。これを以下の表２８
に示す。 表 ２８ Ｌｒｍフィールド ８ ７ アドレス指定モード ０ ０ 通常のアドレス指定 ０ １ 保留 １ ０ データメモリ基底アドレス、ＤＢＡ １ １ パラメタメモリ基底アドレス、ＰＢＡ ＤＢＡを指定すると、ローカルアドレスユニット６２０
はその対応するメモリの基底アドレスを生成する。同様
に、ＰＢＡを指定すると、ローカルアドレスユニット６
２０はその対応するパラメタメモリの基底アドレスを生
成する。このようにして生成された基底アドレスは、表
２４に示した“Ｌｍｏｄｅ”フィールドにおいて指定さ
れた何れかのアドレス生成動作において、指標レジスタ
内に記憶されている指標、もしくはオフセットフィール
ドと組合わせることができる。
【０１６０】このデータ転送フォーマットは、コマンド
ワード生成をも支援する。もしレジスタからレジスタへ
の移動の行先が大域アドレスユニットＡ１５の０値アド
レスレジスタであれば、命令ワード復号回路は指示され
たプロセッサへのコマンドワードの転送を開始する。こ
のコマンドワードは、特別なコマンドワード信号を伴っ
て大域データポートを通してクロスバ５０へ伝送され
る。これによりプロセッサ間通信が可能になり、従って
例えば何れかのデジタル画像／グラフィックスプロセッ
サ７１、７２、７３及び７４は他のプロセッサへ割り込
みを発行することができる。このプロセスは説明済であ
る。データ転送フォーマット４は、ビット３８−３７が
“００”ではなく、ビット２４が“０”であり、そして
ビット１６−１３が“０００１”であることによって認
識される。データ転送フォーマット３は、フィールド移
動及びローカルデータ転送フォーマットと呼ばれる。デ
ータ転送フォーマット３は、大域ポート源データバスＧ
ＳＲＣ １０５及び大域ポート行先データバスＧＤＳＴ
１０７を使用するレジスタからレジスタへのフィール
ド移動と並行して、ローカルデータポートを通してデー
タレジスタ２００の１つのロードもしくは記憶を可能に
する。ローカルデータポート動作は、前述したようにし
てフィールド“Ｌｍｏｄｅ”、“ｄ”、“ｅ”（ビット
３１）、“ｓｉｚ”（ビット３０−２９）、“ｓ”、
“Ｌａ”、“Ｌ”及び“Ｌｉｍ／ｘ”によって限定され
る。
【０１６１】レジスタからレジスタへのフィールド移動
は、“ｓｒｃ”フィールド（ビット１２−１０）によっ
て指示されたレジスタ番号によって限定されたレジスタ
から、“ｄｓｔｂａｎｋ”フィールド（ビット２１−１
８）によって指示されたバンクと、“ｄｓｔ”フィール
ド（ビット５−３）によって指示されたレジスタ番号と
によって限定されたレジスタまでである。“Ｄ”ビット
（ビット６）は、そのフィールド移動がフィールド繰り
返し移動であるのか（もし“Ｄ”＝“１”ならば）、も
しくはフィールド抽出移動であるのか（もし“Ｄ”＝
“０”ならば）を指示する。フィールド繰り返し移動で
は、もし“ｓｉｚ”フィールド（ビット８−７）がバイ
トサイズを指示していれば源レジスタの最下位８ビット
が行先レジスタ内で４回繰り返され、またもし“ｓｉ
ｚ”フィールド（ビット８−７）がハーフワードサイズ
を指示していれば源レジスタの最下位 16 ビットが行先
レジスタ内に二重に複写される。もし“ｓｉｚ”フィー
ルドがワードサイズを指示していれば、“Ｄ”ビットの
状態には無関係に、繰り返しではなく、源レジスタの 3
2 ビット全部が行先レジスタへ転送される。フィールド
抽出移動では、“ｉｔｍ”フィールド（ビット２３−２
２）が源レジスタから抽出すべき小さいエンディアン項
目数を指示する。抽出される特定のビットは、“ｓｉ
ｚ”フィールドにも依存する。“ｓｉｚ”フィールド
（ビット８−７）のデータサイズがバイトであれば、
“ｉｔｍ”フィールドは所望のバイトを指示する０、
１、２もしくは３であり得る。“ｓｉｚ”フィールド
（ビット８−７）のデータサイズがハーフワードであれ
ば、“ｉｔｍ”フィールドは所望のハーフワードを指示
する０もしくは１であることができる。もし“ｓｉｚ”
フィールド（ビット８−７）がワードであれば、“ｉｔ
ｍ”フィールドは無視される。源レジスタから抽出され
たフィールドは、もし“ｅ”（ビット９）が“１”であ
れば符号拡張され、もし“ｅ”（ビット９）が“０”で
あれば０拡張される。フィールド複写移動中は“ｅ”フ
ィールドは無視される。
【０１６２】データ転送フォーマット５は、ビット３８
−３７が“００”ではなく、ビット２４が“１”であ
り、そしてビット１６−１５が“００”であることによ
って認識される。データ転送フォーマット５は、ローカ
ルの長いオフセットデータ転送と呼ばれる。データ転送
フォーマット５は、大域データ転送が不可能であるの
で、ローカルアドレスユニット内に構成されたアドレス
を使用して大域ポートメモリアクセスを可能にする。ロ
ーカルデータポート動作は、前述したようにしてフィー
ルド“Ｌｍｏｄｅ”、“ｄ”、“ｅ”、“ｓｉｚ”、
“ｓ”、“Ｌａ”及び“Ｌ”によって限定される。レジ
スタ源もしくは行先は、“ｂａｎｋ”フィールド（ビッ
ト２１−１８）内に指示されているレジスタのバンク内
の“ｒｅｇ”フィールド（ビット３４−３２）内に指示
されたレジスタ番号に対応する。“ローカルの長いオフ
セット／ｘ”フィールド（ビット１４−０）は、 15 ビ
ットのローカルアドレスオフセットを指定するか、もし
くは最下位３ビットが“Ｌｍｏｄｅ”フィールドによっ
てセットされた指標レジスタを指定する。データ転送フ
ォーマット５は、どのようなデータユニットレジスタも
記憶のための源もしくはロードのための行先とすること
を可能にするので、プログラマが（“ローカルの長いオ
フセット”フィールドではなく）指標レジスタを使用す
るこのデータ転送フォーマットを使用することを欲する
かも知れない。“Ｌｍｏｄｅ”フィールドは、このフィ
ールドがオフセット値を含むのか、もしくは指標レジス
タ番号を含むのかを指示する。もし選択されたデータサ
イズが８ビット（バイト）であれば、“ｓ”ビットの状
態には無関係に、基準化は行われない。この場合に限っ
て、“ｓ”ビットはオフセットの最上位ビットにされ、
15 ビットの“ローカルの長いオフセット”フィールド
を 16 ビットに変換する。“Ｌｒｍ”フィールド（ビッ
ト２３−２２）は、表２８にリストした通常のアドレス
動作、データメモリ基底アドレス動作、もしくはパラメ
タメモリ基底アドレス動作を指定する。
【０１６３】データ転送フォーマット６は、ビット３８
−３７が“００”であり、ビット１６−１５が“００”
ではなく、そしてビット２が“０”であることによって
認識される。データ転送フォーマット６は、大域の長い
オフセットデータ転送と呼ばれる。データ転送フォーマ
ット６は、アドレス計算が大域アドレスユニットにおい
て行われることを除き、データ転送フォーマット５と同
一である。フィールド“ｂａｎｋ”、“Ｌ”、“Ｇｍｏ
ｄｅ”、“ｒｅｇ”、“ｅ”、“ｓｉｚ”、“ｓ”及び
“Ｇａ”は定義済である。“大域の長いオフセット／
ｘ”フィールド（ビット３６−２２）は、“Ｇｍｏｄ
ｅ”フィールドに依存して大域オフセットアドレス、も
しくは指標レジスタを指定する。これは上述した“ロー
カルの長いオフセット／ｘ”フィールドに類似してい
る。“Ｇｒｍ”ｆｉ（ビット１−０）は、アドレス指定
動作の型を指示する。これを以下の表２９に示す。 表 ２９ Ｇｒｍフィールド １ ０ アドレス指定モード ０ ０ 通常のアドレス指定 ０ １ 保留 １ ０ データメモリ基底アドレス、ＤＢＡ １ １ パラメタメモリ基底アドレス、ＰＢＡ これは、アドレス計算が大域アドレスユニット６１０に
おいて行われることを除き、前述した“Ｌｒｍ”フィー
ルドと同じように動作する。
【０１６４】データ転送フォーマット７は、ビット３８
−３７が“００”ではなく、ビット２４が“０”であ
り、そしてビット１６−１４が“００１”であることに
よって認識される。データ転送フォーマット７は、非デ
ータレジスタデータユニット動作及びローカルデータ転
送フォーマットと呼ばれる。データ転送フォーマット７
は、データユニット動作と並行してローカルポートメモ
リアクセスを可能にする。この場合、算術論理装置２３
０のための第１の源及び算術論理装置２３０のための行
先は、デジタル画像／グラフィックスプロセッサ７１上
のどのレジスタであってもよい。ローカルデータポート
動作は、前述したようにしてフィールド“Ｌｍｏｄ
ｅ”、“ｄ”、“ｅ”、“ｓｉｚ”、“ｓ”、“Ｌ
ａ”、“Ｌ”及び“Ｌｉｍ／ｘ”によって限定される。
“Ａｄｓｔｂｎｋ”フィールド（ビット２１−１８）
は、算術論理装置行先のためのレジスタのバンクを指定
する。このフィールドは、データユニットフォーマット
Ａ、Ｂ及びＣ内の“ｄｓｔ”フィールド、及びデータユ
ニットフォーマットＤ内の“ｄｓｔ１”フィールドと組
合ってレジスタ源を指定する。“Ａｓ１ｂａｎｋ”フィ
ールドは、第１算術論理装置源のためのレジスタのバン
クを指定する。これは、データユニットフォーマット
Ａ、Ｂ、Ｃ及びＤ内の“ｓｒｃ１”フィールドと組合っ
てレジスタ源を指定する。これらのデータユニット動作
は、第１の源及び行先がデータユニット１１０のデータ
レジスタ２００である必要がないことから、長距離算術
論理装置演算と呼ばれる。
【０１６５】データ転送フォーマット８は、ビット３８
−３７が“００”であり、ビット２４が“０”であり、
そしてビット１６−１３が“００００”であることによ
って認識される。データ転送フォーマット８は、条件付
きデータユニット動作及び条件付き移動転送フォーマッ
トと呼ばれる。データ転送フォーマット８は、算術論理
装置２３０のための第１の源の条件付き選択と、算術論
理装置２３０の結果の条件付き記憶とを可能にする。条
件付き算術論理装置演算は、フィールド“ｃｏｎ
ｄ．”、“ｃ”、“ｒ”、“ｇ”及び“Ｎ Ｃ Ｖ
Ｚ”によって限定される。“ｃｏｎｄ．”フィールド
（ビット３５−３２）は、条件付きレジスタ源からの算
術論理装置演算と、算術論理装置結果の条件付き記憶と
を限定する。このフィールドは、表２０に定義されてい
る。これらの条件は、状態レジスタ２１０の“Ｎ”、
“Ｃ”、“Ｖ”及び“Ｚ”ビットに基づいて評価され
る。指定された条件は、条件付きレジスタ源、算術論理
装置２３０の結果の条件付き記憶、もしくはレジスタか
らレジスタへの条件付き移動を決定することができる。
“ｃ”ビット（ビット３１）は、条件付き源選択を決定
する。もし“ｃ”ビットが“０”であれば、算術論理装
置２３０のための第１の源は、命令ワードのデータユニ
ットフォーマット部分の“ｓｒｃ１”フィールド（ビッ
ト４７−４５）に基づいて無条件に選択される。もし
“ｃ”ビットが“１”であれば、レジスタ源は、奇数及
び偶数レジスタ対の間で選択される。この場合“ｓｒｃ
１”フィールドは、奇数番号付きのデータレジスタ２０
０を指定しなければならないことに注目されたい。もし
条件が真であれば、指定されたレジスタが算術論理装置
２３０の第１の源として選択される。もし条件が偽であ
れば、指定されたデータレジスタより１つ少ない対応す
る偶数データレジスタが源として選択される。好ましい
実施例は、状態レジスタ２１０の“Ｎ”ビットに基づい
て条件付き源選択を支援する。もし状態レジスタ２１０
の“Ｎ”ビットが“１”であれば、指示されたデータレ
ジスタが算術論理装置２３０のための第１の源として選
択される。もし状態レジスタ２１０の“Ｎ”ビットが
“０”であれば、１つ少ないデータレジスタが選択され
る。この選択は、マルチプレクサによって、もしくはレ
ジスタ番号の最下位ビットの代わりに状態レジスタ２１
０の“Ｎ”ビットを使用することによって行うことがで
きる。好ましい実施例は状態レジスタ２１０の“Ｎ”ビ
ットだけに基づいて条件付き源選択を支援しているが、
状態レジスタ２１０の“Ｃ”、“Ｖ”及び“Ｚ”ビット
に基づいて条件付き源選択を実現することも可能であ
る。
【０１６６】データ転送フォーマット８は、算術論理装
置２３０の結果の条件付き記憶を支援する。“ｒ”ビッ
ト（ビット３０）は、結果の記憶が条件付きであるか否
かを指示する。もし“ｒ”ビットが“１”であれば、結
果の記憶は“ｃｏｎｄ．”フィールドの条件に基づいて
条件付きである。もし“ｒ”ビットが“０”であれば、
結果の記憶は無条件である。条件付き結果動作において
は、状態レジスタ２１０の状態ビットが無条件にセット
されることに注目されたい。従ってたとえ結果を記憶し
なくとも、これらのビットをセットすることができる。
データ転送フォーマット８は、レジスタからレジスタへ
の条件付き移動動作をも可能にする。条件は、条件付き
データユニット動作を指定する同一“ｃｏｎｄ．”フィ
ールドによって限定される。移動のレジスタデータ源
は、“ｓｒｃｂａｎｋ”フィールド（ビット９−６）に
よって指示されるバンクと、“ｓｒｃ”フィールド（ビ
ット１２−１０）によって指示されるレジスタ番号とに
よって限定される。レジスタデータ行先は、“ｄｓｔｂ
ａｎｋ”フィールド（ビット２１−１８）によって指示
されるバンクと、“ｄｓｔ”フィールド（ビット５−
３）によって指示されるレジスタ番号とによって限定さ
れる。“ｇ”ビット（ビット２９）は、データ移動が条
件付きであるか否かを指示する。もし“ｇ”ビットが
“１”であれば、データ移動は“ｃｏｎｄ．”フィール
ドに指定された条件に基づいて条件付きである。もし
“ｇ”ビットが“０”であれば、データ移動は無条件で
ある。大域アドレスユニットの０値アドレスレジスタＡ
１５の行先が、前述したようにコマンドワード書き込み
動作を生成することに注目されたい。データ転送フォー
マット８は条件付きコマンドワード生成を可能にする。
“Ｎ Ｃ Ｖ Ｚ”フィールド（ビット２８−２５）
は、命令の実行中にどの状態のビットを、変更されない
ように保護するのかを指示する。状態レジスタの条件
は、Ｎ負、Ｃ桁上げ、Ｖあふれ、及びＺゼロ（０）であ
る。もしこれらのビットの１もしくはそれ以上が“１”
にセットされれば、状態レジスタ内の対応する１もしく
はそれ以上の条件ビットが、命令の実行中に変更されな
いように保護される。“１”にセットされなければ、状
態レジスタ２１０の状態ビットは算術論理装置２３０の
結果に従って通常通りセットされる。
【０１６７】データ転送フォーマット９は、ビット３８
−３７が“００”であり、ビット２４が“０”であり、
そしてビット１６−１３が“０００１”であることによ
って認識される。データ転送フォーマット９は、条件付
きデータユニット動作及び条件付きフィールド移動転送
フォーマットと呼ばれる。データ転送フォーマット９
は、データ転送フォーマット８と同様にして、算術論理
装置２３０のための第１の源の条件付き選択と、算術論
理装置２３０の結果の条件付き記憶とを可能にする。条
件付き算術論理装置演算は、データ転送フォーマット８
と同様に、フィールド“ｃｏｎｄ．”、“ｃ”、“ｒ”
及び“Ｎ Ｃ Ｖ Ｚ”によって限定される。データ転
送フォーマット９は、レジスタからレジスタへの条件付
きフィールド移動をも支援する。この条件は、条件付き
データユニット動作を指定するのと同一の“ｃｏｎ
ｄ．”フィールドによって限定される。フィールド移動
の源は、データレジスタ２００の１つでなければならな
い。“ｓｒｃ”フィールド（ビット１２−１０）は、特
定データレジスタを指定する。レジスタからレジスタへ
の移動の行先は、“ｄｓｔｂａｎｋ”フィールド（ビッ
ト２１−１８）のレジスタバンクと、“ｄｓｔ”フィー
ルド（ビット５−３）のレジスタ番号とによって限定さ
れたレジスタである。フィールド“ｇ”（ビット２
９）、“ｉｔｍ”（ビット２３−２２）、“ｅ”（ビッ
ト９）、“ｓｉｚ”（ビット８−７）及び“Ｄ”（ビッ
ト６）は、条件付きフィールド移動のパラメタを限定す
る。“ｇ”ビットは、もし“ｇ”＝“０”ならばフィー
ルド移動が無条件であることを、また“ｇ”＝“１”な
らばフィールド移動が条件付きであることを決定する。
“Ｄ”ビットは、もし“Ｄ”＝“１”ならばフィールド
移動がフィールド繰り返し移動であることを、または
“Ｄ”＝“０”ならばフィールド抽出移動であることを
指示する。これらのオプションに関しては説明済であ
る。フィールド抽出移動では、“ｉｔｍ”フィールド
（ビット２３−２２）は、“ｓｉｚ”フィールドによっ
て指定されたデータサイズから抽出すべき小さいエンデ
ィアン項目数を指示する。源レジスタから抽出されたフ
ィールドは、もし“ｅ”ビット（ビット９）が“１”な
らば符号拡張であり、“ｅ”ビット（ビット９）が
“０”ならば０拡張である。フィールド繰り返し移動中
は、“ｅ”ビットは無視される。
【０１６８】データ転送フォーマット１０は、ビット３
８−３７が“００”であり、ビット１６−１５が“０
０”ではなく、そしてビット２が“０”であることによ
って認識される。データ転送フォーマット１０は、条件
付きデータユニット動作及び条件付き大域データ転送フ
ォーマットと呼ばれる。データ転送フォーマット１０
は、算術論理装置２３０のための第１の源の条件付き選
択と、算術論理装置２３０の結果の条件付き記憶とを可
能にする。条件付き算術論理装置演算は、データ転送フ
ォーマット８で説明したようにフィールド“ｃｏｎ
ｄ．”、“ｃ”、“ｒ”及び“Ｎ Ｃ Ｖ Ｚ”によっ
て限定される。データ転送フォーマット１０は、大域ア
ドレスユニット６１０を通して条件付きメモリアクセス
をも支援する。条件付きメモリアクセスは、フィールド
“ｇ”、“Ｇｉｍ／ｘ”、“ｂａｎｋ”、“Ｌ”、“Ｇ
ｍｏｄｅ”、“ｒｅｇ”、“ｅ”、“ｓｉｚ”、
“ｓ”、“Ｇａ”及び“Ｇｒｍ”によって指定される。
“ｇ”ビット（ビット２９）は、上述したようにデータ
移動が条件付きか否かを指示する。“Ｇｉｍ／ｘ”フィ
ールドは、“Ｇｍｏｄｅ”フィールドの状態に依存し
て、指標レジスタ番号もしくはオフセットフィールドの
何れかを指定する。“ｂａｎｋ”フィールドはレジスタ
バンクを指定し、“ｒｅｇ”フィールドはレジスタ源の
レジスタ番号もしくは大域メモリアクセスの行先を指定
する。“Ｌ”ビットは、“１”である時にはロード動作
（メモリからレジスタへの転送）を指示し、“０”であ
る時にはロード動作（レジスタからメモリへの転送）を
指示する。“Ｇｍｏｄｅ”フィールドは、表２６に示し
た大域データユニット６１０の動作を指示する。“ｅ”
ビットは、ロード動作のための符号拡張もしくは０拡張
を指示する。“Ｌ”ビットが“０”であり、且つ“ｅ”
ビットが“１”である場合には、アドレス算術演算が行
われることに注目されたい。“ｓ”ビットは、前述した
ように使用をデータサイズに基準化するか否かを指示す
る。“Ｇａ”フィールドは、アドレス計算に使用される
アドレスレジスタを指定する。“Ｇｒｍ”フィールド
は、表２９で説明したようにアドレス指定動作の型を指
示する。
【０１６９】データ転送フォーマット１１は、ビット３
８−３７が“００”であり、ビット２４が“０”であ
り、そして１６−１４が“００１”であることによって
認識される。データ転送フォーマット１１は、条件付き
非データレジスタデータユニットフォーマットと呼ばれ
る。データ転送フォーマット１０は、メモリアクセスを
許さない。その代わりとしてデータ転送フォーマット１
０は、算術論理装置２３０の１つの源及び行先をデジタ
ル画像／グラフィックスプロセッサ７１内の何れかのレ
ジスタとして用いる条件付きデータユニット動作を可能
にする。これらは、長距離算術論理装置演算と呼ばれ
る。“Ａｓ１ｂａｎｋ”フィールド（ビット９−６）
は、命令のデータユニットフォーマット内の“ｓｒｃ
１”フィールド（ビット４７−４５）と組合って第１算
術論理装置源を限定するレジスタのバンクを指定する。
従ってこの源はデジタル画像／グラフィックスプロセッ
サ７１内の何れかのレジスタであることができる。“Ａ
ｄｓｔｂｎｋ”フィールド（ビット２１−１８）は、デ
ータユニットフォーマットＡ、Ｂ、及びＣ内の“ｄｓ
ｔ”フィールド（５０−４８）、及びデータユニットフ
ォーマットＥ内の“ｄｓｔ１”フィールド（５０−４
８）と組合って算術論理装置行先を限定するレジスタの
バンクを指定する。条件付き算術論理装置演算は、デー
タ転送フォーマット８で説明したように、フィールド
“ｃｏｎｄ．”、“ｃ”、“ｒ”及び“Ｎ Ｃ ＶＺ”
によって限定される。
【０１７０】“Ｒ”ビット（ビット０）は、リセットビ
ットである。“Ｒ”ビットは、リセットする時に限って
使用される。この“Ｒ”ビットは、スタックポインタレ
ジスタＡ１４をデジタル画像／グラフィックスプロセッ
サ７１のリセット時に初期化するのか否かを決定する。
ユーザはこの“Ｒ”ビットを命令集合を通して使用する
ことはできず、これ以上の説明は省略する。単一の命令
内でかなり多くの動作が可能であるので、単一の命令の
１より多い動作で、同一の行先データレジスタ２００を
指定しまう可能性がある。このような場合固定された優
先順位が、共通に指定された行先レジスタにどの動作が
その結果を保管するのかを決定する。この固定された優
先順位を、最高優先順位から裁定優先順位の順番に表３
０に示す。 表 ３０ 優先順位 動 作 最高 大域アドレスユニットデータ転送 中間 ローカルアドレスユニットデータ転送 最低 データユニット 乗算／ＡＬＵ＝＞乗算 回転／ＡＬＵ＝＞ＡＬＵ 以上のように、大域アドレスユニットデータ転送が最高
の優先順位を有し、データユニット動作が最低の優先順
位を有している。単一の命令中に１より多いデータユニ
ット動作が生じ得るから、これらの動作にはさらなる優
先順位が存在する。もし乗算演算及び算術論理装置演算
が同一の行先レジスタを有していれば、乗算演算の結果
だけが記憶される。この場合、打切られた算術論理装置
演算によって状態ビットが変化することはない。大域も
しくはローカルアドレスユニットデータ転送との競合に
起因して、算術論理装置演算の結果の記憶が打切られれ
ば、状態ビットは通常のようにセットされる。もしバレ
ル回転の結果及び算術論理装置演算が同一の行先を有し
ていれば、算術論理装置演算の結果だけが記憶される。
この場合、完了した算術論理装置演算に対して状態ビッ
トが通常のようにセットされる。
【０１７１】マイクロプロセッサ集積回路１０１を、カ
ラーファクシミリ装置の一部として図１９に示す。モデ
ム１３０１は、送信及び受信のために、電話回線に双方
向に結合されている。モデム１３０１は、画像システム
バスに結合されているバッファ１３０２とも通信する。
モデム１３０１は、電話回線を通してファクシミリ信号
を受信する。モデム１３０１は、これらの信号を復号
し、一時的にバッファ１３０２内に記憶させる。転送制
御装置８０は、デジタル画像／グラフィックスプロセッ
サ７１によって処理させるためにデータメモリ２２、２
３及び２４へデータを転送することによってバッファ１
３０２を処理する。デジタル画像／グラフィックスプロ
セッサ７１は入力データの先を行くことはできないか
ら、転送制御装置８０もバッファ１３０２からメモリ９
へデータを転送することができる。デジタル画像／グラ
フィックスプロセッサ７１は入力ファクシミリの画像デ
ータを処理する。これは、画像圧縮解除、雑音低減、誤
り修正、カラーベース補正等を含むことができる。処理
が完了すると、転送制御装置８０は画像データをデータ
メモリ２、２３及び２４からビデオランダムアクセスメ
モリ（ＶＲＡＭ）１３０３へ転送する。プリンタ制御装
置１３０４は、フレーム制御装置９０の制御の下に画像
データを呼び戻し、それをカラープリンタ１３０５へ供
給する。カラープリンタ１３０５はハードコピーを形成
する。
【０１７２】図１９の装置はカラーファクシミリを送信
することもできる。撮像装置３は源文書を走査する。撮
像装置３は、フレーム制御装置９０の制御の下に動作す
る画像収集制御装置４へ生画像データを供給する。この
画像データはビデオランダムアクセスメモリ１３０３内
に記憶される。図１の実施例が別々のビデオランダムア
クセスメモリを使用しているのに対して、図１９に示す
実施例が画像収集及び画像表示の両方のためにビデオラ
ンダムアクセスメモリ１３０３を共用していることに注
目されたい。転送制御装置８０はこの画像データを、デ
ータメモリ２２、２３及び２４へ転送する。次いでデジ
タル画像／グラフィックスプロセッサ７１は、画像デー
タに対して画像圧縮、誤り修正冗長度、カラーベース補
正等の処理を行う。処理されたデータは、ファクシミリ
送信を支援する必要に応じて転送制御装置８０によって
バッファ１３０２へ転送される。相対データ転送速度に
依存して転送制御装置８０は、データをバッファ１３０
２へ転送する前にメモリ９内に一時的に記憶させること
ができる。バッファ１３０２内のこの画像データは、モ
デム１３０１によって変調され、電話回線を通して送信
される。同一システム内に撮像装置及びカラープリンタ
が存在することによって、このシステムがカラー複写装
置としても動作することに注目されたい。この場合、デ
ータ圧縮及び圧縮解除は必要としないであろう。しか
し、それでも尚、デジタル画像／グラフィックスプロセ
ッサ７１は、雑音低減及びカラーベース補正にとって有
用である。またコピーが元とは異なるカラーリングとな
るように故意にカラーをシフトさせるようにデジタル画
像／グラフィックスプロセッサ７１をプログラムするこ
とも可能である。偽カラーリングとして知られるこの技
術は、データのダイナミックレンジを使用可能なプリン
トカラーのダイナミックレンジに合わせるのに有用であ
る。
【０１７３】以上の記載に関連して、以下の各項を開示
する。 （１） ３入力算術論理装置において、第１の多ビット
入力信号を受信する第１の入力と、第２の多ビット入力
信号を受信する第２の入力と、第３の多ビット入力信号
を受信する第３の入力と、上記第１、第２及び第３の入
力に接続されている組合せユニットとを備え、上記組合
せユニットは、上記第１、第２及び第３の入力信号の算
術及びブール混合組合せである多ビット出力信号をその
出力に形成することを特徴とする３入力算術論理装置。 （２） 上記組合せユニットは上記第３の入力信号に応
答して上記第１及び第２の多ビット入力信号の組合せで
ある上記多ビット出力信号を形成し、上記組合せは上記
第３の入力信号によって選択される上記（１）に記載の
３入力算術論理装置。 （３） 上記組合せユニットは複数の区分に分割され、
各区分は上記第１及び第２の入力信号の関連部分集合の
上記組合せを上記出力の対応する部分集合に生成し、上
記第３の入力信号は関連区分内において上記組合せユニ
ットが形成する上記組合せを選択する上記（２）に記載
の３入力算術論理装置。 （４） 第４の多ビットデジタル信号を受信する第４の
入力と、上記第４の入力源と上記組合せユニットの上記
第３の入力とに接続されている拡張回路をも備え、上記
拡張回路は上記第４の多ビットデジタル信号の選択され
た数のビットを繰り返し、それによって上記第４の多ビ
ット信号の各ビットが上記組合せユニットの対応する区
分のための上記第３の多ビット入力信号として供給され
る上記（３）に記載の３入力算術論理装置。 （５） 命令の源と、上記命令の源から命令を受信し、
受信した各命令に対応して上記算術可能化信号及び機能
信号の集合を生成する命令復号論理とを備え、上記組合
せユニットは、上記命令復号論理に接続されていて上記
機能信号の集合を受信し、受信した上記命令に対応して
上記第１、第２及び第３の入力信号の選択された算術、
ブール、もしくは算術及びブール混合機能を遂行する上
記（１）に記載の３入力算術論理装置。 （６） 上記命令復号論理は受信した命令に応答して上
記機能信号の集合を供給し、それによって上記組合せユ
ニットは第１の入力信号と、第２及び第３の入力信号の
ブール関数との算術和からなる算術及びブール混合機能
を遂行する上記（５）に記載の３入力算術論理装置。 （７） 上記命令復号論理は受信した命令に応答して上
記機能信号の集合を供給し、それによって上記組合せユ
ニットは第１の入力信号から、第２及び第３の入力信号
のブール関数を算術減算することからなる算術及びブー
ル混合機能を遂行する上記（５）に記載の３入力算術論
理装置。 （８） 上記命令復号論理は受信した命令に応答して上
記機能信号の集合を供給し、それによって上記組合せユ
ニットは第３の入力信号と、第１及び第２の入力信号に
対して遂行された少なくとも２つの算術演算とのブール
機能からなる算術及びブール混合機能を遂行する上記
（５）に記載の３入力算術論理装置。 （９） 上記命令復号論理は受信した命令に応答して上
記機能信号の集合を供給し、それによって上記組合せユ
ニットは第１及び第２の入力信号に対して遂行されたブ
ール機能と、第１及び第３の入力信号に対して遂行され
たブール機能の算術演算からなる算術及びブール混合機
能を遂行する上記（５）に記載の３入力算術論理装置。 （１０） 上記命令復号論理は受信した命令に応答して
上記機能信号の集合を供給し、それによって上記組合せ
ユニットは入力信号の１つに対して感応しなくなり、残
余の入力信号の２つの入力機能を遂行する上記（５）に
記載の３入力算術論理装置。 （１１） 上記命令の源は、算術可能化ビットを含む少
なくとも１つの算術命令を供給し、上記命令復号論理は
受信した算術命令に応答し、上記算術可能化ビットに等
しい算術可能化信号を供給する上記（５）に記載の３入
力算術論理装置。 （１２） 上記命令の源は、関連機能信号に対応する個
々のビットを有する機能信号フィールドを含む少なくと
も１つの機能信号命令を供給し、上記命令復号論理は受
信した機能信号命令に応答し、上記機能信号フィールド
の上記対応する個々のビットに等しい機能信号を供給す
る上記（５）に記載の３入力算術論理装置。 （１３） 上記命令の源は、関連機能信号に対応する個
々のビットを有する機能信号フィールド及び変更ビット
の集合を有する変更フィールドを含む少なくとも１つの
機能信号変更命令を供給し、上記命令復号論理は受信し
た機能信号変更命令に応答し、上記変更ビットの集合に
対応して変更された上記機能信号フィールドの上記対応
する個々のビットに等しい機能信号を供給する上記
（５）に記載の３入力算術論理装置。 （１４） 上記命令復号論理は受信した機能信号変更命
令に応答し、上記第１、第２及び第３の入力信号の少な
くとも１つを変更する上記（１３）に記載の３入力算術
論理装置。 （１５） 上記命令復号論理に接続され、関連機能信号
に対応する個々のビットを有する機能信号フィールドを
含む特別機能データレジスタをも備え、上記命令の源
は、少なくとも１つの拡張算術論理装置命令を供給し、
上記命令復号論理は受信した拡張算術論理装置命令に応
答し、上記特別機能レジスタの上記機能信号フィールド
の上記対応する個々のビットに等しい機能信号を供給す
る上記（５）に記載の３入力算術論理装置。 （１６） 上記特別機能データレジスタは変更ビットの
集合を有する変更フィールドをも含み、上記命令復号論
理は受信した機能信号変更命令に応答し、上記変更ビッ
トの集合に対応して変更された上記機能信号フィールド
の上記対応する個々のビットに等しい機能信号を供給す
る上記（１５）に記載の３入力算術論理装置。 （１７） 上記命令復号論理は受信した機能信号変更命
令に応答し、上記第１、第２及び第３の入力信号の少な
くとも１つを変更する上記（１５）に記載の３入力算術
論理装置。 （１８） 上記命令の源は、少なくとも１つの拡張算術
論理装置偽命令を供給し、上記命令復号論理は受信した
拡張算術論理装置偽命令に応答し、上記特別機能レジス
タの上記機能信号フィールドの上記対応する個々のビッ
トの関連反転に等しい機能信号を供給する上記（１５）
に記載の３入力算術論理装置。 （１９） 上記命令復号論理と上記組合せユニットの桁
上げ入力とに接続されている最下位ビットキャリーイン
発生器をも備え、上記命令復号論理は上記受信した命令
に応答し、上記受信した命令に対応して上記最下位ビッ
トキャリーイン発生器を制御する上記（５）に記載の３
入力算術論理装置。 （２０） 上記命令復号論理に接続されていてキャリー
インビットを含む特別機能データレジスタをも備え、上
記命令の源は、少なくとも１つの特別レジスタキャリー
イン命令を供給し、上記命令復号論理は特別機能レジス
タキャリーイン命令に応答し、上記最下位ビットキャリ
ーイン発生器を制御して上記キャリーインビットに等し
い上記組合せユニットへの上記桁上げ入力を生成させる
上記（１９）に記載の３入力算術論理装置。 （２１） 上記命令の源は、少なくとも１つの符号依存
命令を供給し、上記命令復号論理は受信した符号依存命
令に応答し、もし所定の入力信号の最上位ビットが第１
の状態にあれば第１の集合号の機能信を供給し、もし所
定の入力信号の所定のビットが第２の状態にあれば第２
の集合の機能信号を供給する上記（５）に記載の３入力
算術論理装置。 （２２） 上記命令復号論理は、上記第１の集合の機能
信号の所定の部分集合を反転することによって上記第２
の集合の機能信号を供給する上記（２１）に記載の３入
力算術論理装置。 （２３） 上記組合せユニットは、先ず上記第１、第２
及び第３の入力信号の少なくとも２つの少なくとも１つ
のブール組合せを形成し、次いで上記少なくとも１つの
ブール組合せを含む算術組合せを形成することによって
上記多ビット出力信号を形成する上記（１）に記載の３
入力算術論理装置。 （２４） Ａを上記第１の多ビット入力信号、Ｂを上記
第２の多ビット入力信号、Ｃを上記第３の多ビット入力
信号、Ｆ１（Ｂ，Ｃ）を上記第２及び第３の多ビット入
力信号の選択された第１のブール組合せ、そしてＦ２
（Ｂ，Ｃ）を上記第２及び第３の多ビット入力信号の選
択された第２のブール組合せとして、上記組合せユニッ
トは Ａ＆Ｆ１（Ｂ，Ｃ）＋Ｆ２（Ｂ，Ｃ） なる組合せを形成する上記（１）に記載の３入力算術論
理装置。 （２５） 上記組合せユニットにおいて、上記第１のブ
ール組合せＦ１（Ｂ，Ｃ）及び上記第２のブール組合せ
Ｆ２（Ｂ，Ｃ）は、第２の多ビット入力信号Ｂ及び第３
の多ビット入力信号Ｃのブール組合せの考え得る全ての
集合から独立的に選択される上記（２４）に記載の３入
力算術論理装置。 （２６） 上記組合せユニットに接続されていて桁上げ
入力を上記組合せユニットの最下位ビットへ供給する最
下位ビットキャリーイン発生器をも備え、上記桁上げ入
力は上記第２のブール組合せＦ２（Ｂ，Ｃ）の第１の所
定の部分集合に対する第１の状態と、上記第２のブール
組合せＦ２（Ｂ，Ｃ）の第２の所定の部分集合に対する
上記第１の状態とは反対の第２の状態とを有している上
記（２５）に記載の３入力算術論理装置。 （２７） 上記第２のブール組合せＦ２（Ｂ，Ｃ）の第
２の所定の部分集合は、上記第２の多ビット入力信号Ｂ
のビットワイズの反転と、上記第３の多ビット入力信号
Ｃのビットワイズの反転と、上記第２の多ビット入力信
号Ｂ及び上記第３の多ビット入力信号Ｃの全てのブール
組合せの反転とを含む上記（２６）に記載の３入力算術
論理装置。 （２８） 上記最下位ビットキャリーイン発生器は、上
記第２のブール組合せＦ２（Ｂ，Ｃ）の上記第１の所定
の部分集合に対して“０”の桁上げ入力を、また上記第
２のブール組合せＦ２（Ｂ，Ｃ）の上記第２の所定の部
分集合に対して“１”の桁上げ入力を形成する上記（２
７）に記載の３入力算術論理装置。 （２９） Ａを上記第１の多ビット入力信号、Ｂを上記
第２の多ビット入力信号、Ｃを上記第３の多ビット入力
信号、Ｆ１（Ａ，Ｂ，Ｃ）を上記第１、第２及び第３の
多ビット入力信号の選択された第１のブール組合せ、そ
してＦ２（Ａ，Ｂ，Ｃ）を上記第１、第２及び第３の多
ビット入力信号の選択された第２のブール組合せとし
て、上記組合せユニットは Ｆ１（Ａ，Ｂ，Ｃ）＋Ｆ２（Ａ，Ｂ，Ｃ） なる組合せを形成する上記（１）に記載の３入力算術論
理装置。 （３０） 上記組合せユニットにおいて、上記第１のブ
ール組合せＦ１（Ａ，Ｂ，Ｃ）及び上記第２のブール組
合せＦ２（Ａ，Ｂ，Ｃ）は第１の多ビット入力信号Ａ、
第２の多ビット入力信号Ｂ及び第３の多ビット入力信号
Ｃのブール組合せの考え得る全ての集合から独立的に選
択される上記（２９）に記載の３入力算術論理装置。 （３１） 上記組合せユニットに接続されていて桁上げ
入力を上記組合せユニットの最下位ビットへ供給する最
下位ビットキャリーイン発生器をも備えている上記（３
０）に記載の３入力算術論理装置。 （３２） データ処理装置において、データ及びアドレ
スを転送するデータシステムバスと、上記データシステ
ムバスに接続されていてデータを記憶し、上記データシ
ステムバスを通してデータを転送するシステムメモリ
と、上記データシステムバスに接続されていて、３入力
算術論理装置を有するデータプロセッサ回路とを備え、
上記３入力算術論理装置は、第１の多ビット入力信号を
受信する第１の入力と、第２の多ビット入力信号を受信
する第２の入力と、第３の多ビット入力信号を受信する
第３の入力と、上記第１、第２及び第３の入力に接続さ
れている組合せユニットとを含み、上記組合せユニット
は、上記第１、第２及び第３の多ビット入力信号の算術
及びブール混合組合せである多ビット出力信号をその出
力に形成することを特徴とするデータ処理装置。 （３３） 上記データプロセッサ回路において、上記組
合せユニットは上記第３の入力信号に応答して上記第１
及び第２の多ビット入力信号の組合せである上記多ビッ
ト出力信号を形成し、上記組合せは上記第３の入力信号
によって選択される上記（３２）に記載のデータ処理装
置。 （３４） 上記データプロセッサ回路において、上記組
合せユニットは複数の区分に分割され、各区分は上記第
１及び第２の入力信号の関連部分集合の上記組合せを上
記出力の対応する部分集合に生成し、上記第３の入力信
号は関連区分内において上記組合せユニットが形成する
上記組合せを選択する上記（３３）に記載のデータ処理
装置。 （３５） 上記データプロセッサ回路は、第４の多ビッ
トデジタル信号を受信する第４の入力と、上記第４の入
力源と上記組合せユニットの上記第３の入力とに接続さ
れている拡張回路をも含み、上記拡張回路は、上記第４
の多ビットデジタル信号の選択された数のビットを繰り
返し、それによって上記第４の多ビット信号の各ビット
が上記組合せユニットの対応する区分のための上記第３
の多ビット入力信号として供給される上記（３４）に記
載のデータ処理装置。 （３６） 上記データプロセッサ回路は、命令の源と、
上記命令の源から命令を受信し、受信した各命令に対応
して上記算術可能化信号及び機能信号の集合を生成する
命令復号論理をも含み、上記組合せユニットは、上記命
令復号論理に接続されていて上記機能信号の集合を受信
し、受信した上記命令に対応して上記第１、第２及び第
３の入力信号の選択された算術、ブール、もしくは算術
及びブール混合機能を遂行する上記（３２）に記載のデ
ータ処理装置。 （３７） 上記データプロセッサ回路において、上記命
令復号論理は受信した命令に応答し、上記機能信号の集
合を供給し、それによって上記組合せユニットは第１の
入力信号と、第２及び第３の入力信号のブール関数との
算術和からなる算術及びブール混合機能を遂行する上記
（３６）に記載のデータ処理装置。 （３８） 上記データプロセッサ回路において、上記命
令復号論理は受信した命令に応答して上記機能信号の集
合を供給し、それによって上記組合せユニットは第１の
入力信号からの、第２及び第３の入力信号のブール関数
の算術減算からなる算術及びブール混合機能を遂行する
上記（３６）に記載のデータ処理装置。 （３９） 上記データプロセッサ回路において、上記命
令復号論理は受信した命令に応答して上記機能信号の集
合を供給し、それによって上記組合せユニットは第３の
入力信号と、第１及び第２の入力信号に対して遂行され
た少なくとも２つの算術演算とのブール機能からなる算
術及びブール混合機能を遂行する上記（３６）に記載の
データ処理装置。 （４０） 上記データプロセッサ回路において、上記命
令復号論理は受信した命令に応答して上記機能信号の集
合を供給し、それによって上記組合せユニットは第１及
び第２の入力信号に対して遂行されたブール機能と、第
１及び第３の入力信号に対して遂行されたブール機能の
算術演算からなる算術及びブール混合機能を遂行する上
記（３６）に記載のデータ処理装置。 （４１） 上記データプロセッサ回路において、上記命
令復号論理は受信した命令に応答して上記機能信号の集
合を供給し、それによって上記組合せユニットは入力信
号の１つに対して感応しなくなり、それによって残余の
入力信号で２つの入力機能を遂行する上記（３６）に記
載のデータ処理装置。 （４２） 上記データプロセッサ回路において、上記命
令の源は、算術可能化ビットを含む少なくとも１つの算
術命令を供給し、上記命令復号論理は受信した算術命令
に応答して上記算術可能化ビットに等しい算術可能化信
号を供給する上記（３６）に記載のデータ処理装置。 （４３） 上記データプロセッサ回路において、上記命
令の源は、関連機能信号に対応する個々のビットを有す
る機能信号フィールドを含む少なくとも１つの機能信号
命令を供給し、上記命令復号論理は受信した機能信号命
令に応答して上記機能信号フィールドの上記対応する個
々のビットに等しい機能信号を供給する上記（３６）に
記載のデータ処理装置。 （４４） 上記データプロセッサ回路において、上記命
令の源は、関連機能信号に対応する個々のビットを有す
る機能信号フィールド及び変更ビットの集合を有する変
更フィールドを含む少なくとも１つの機能信号変更命令
を供給し、上記命令復号論理は受信した機能信号変更命
令に応答して上記変更ビットの集合に対応して変更され
た上記機能信号フィールドの上記対応する個々のビット
に等しい機能信号を供給する上記（３６）に記載のデー
タ処理装置。 （４５） 上記データプロセッサ回路において、上記命
令復号論理は受信した機能信号変更命令に応答して上記
第１、第２及び第３の入力信号の少なくとも１つを変更
する上記（４４）に記載のデータ処理装置。 （４６） 上記データプロセッサ回路は、上記命令復号
論理に接続されていて関連機能信号に対応する個々のビ
ットを有する機能信号フィールドを含む特別機能データ
レジスタをも備え、上記命令の源は、少なくとも１つの
拡張算術論理装置命令を供給し、上記命令復号論理は受
信した拡張算術論理装置命令に応答し、上記特別機能レ
ジスタの上記機能信号フィールドの上記対応する個々の
ビットに等しい機能信号を供給する上記（３６）に記載
のデータ処理装置。 （４７） 上記データプロセッサ回路において、上記特
別機能データレジスタは変更ビットの集合を有する変更
フィールドをも含み、上記命令復号論理は受信した機能
信号変更命令に応答し、上記変更ビットの集合に対応し
て変更された上記機能信号フィールドの上記対応する個
々のビットに等しい機能信号を供給する上記（４６）に
記載のデータ処理装置。 （４８） 上記データプロセッサ回路において、上記命
令復号論理は受信した機能信号変更命令に応答し、上記
第１、第２及び第３の入力信号の少なくとも１つを変更
する上記（４６）に記載のデータ処理装置。 （４９） 上記データプロセッサ回路において、上記命
令の源は、少なくとも１つの拡張算術論理装置偽命令を
供給し、上記命令復号論理は受信した拡張算術論理装置
偽命令に応答し、上記特別機能レジスタの上記機能信号
フィールドの上記対応する個々のビットの関連反転に等
しい機能信号を供給する上記（４６）に記載のデータ処
理装置。 （５０） 上記データプロセッサ回路は、上記命令復号
論理と上記組合せユニットの桁上げ入力とに接続されて
いる最下位ビットキャリーイン発生器をも備え、上記命
令復号論理は上記受信した命令に応答し、上記受信した
命令に対応して上記最下位ビットキャリーイン発生器を
制御する上記（３６）に記載のデータ処理装置。 （５１） 上記データプロセッサ回路は、上記命令復号
論理に接続されていてキャリーインビットを含む特別機
能データレジスタをも備え、上記命令の源は、少なくと
も１つの特別レジスタキャリーイン命令を供給し、上記
命令復号論理は特別機能レジスタキャリーイン命令に応
答し、上記最下位ビットキャリーイン発生器を制御して
上記キャリーインビットに等しい上記組合せユニットへ
の上記桁上げ入力を生成させる上記（５０）に記載のデ
ータ処理装置。 （５２） 上記データプロセッサ回路において、上記命
令の源は、少なくとも１つの符号依存命令を供給し、上
記命令復号論理は受信した符号依存命令に応答し、もし
所定の入力信号の最上位ビットが第１の状態にあれば第
１の集合の機能信号を供給し、もし所定の入力信号の所
定のビットが第２の状態にあれば第２の集合の機能信号
を供給する上記（３６）に記載のデータ処理装置。 （５３） 上記データプロセッサ回路において、上記命
令復号論理は、上記第１の集合の機能信号の所定の部分
集合を反転することによって上記第２の集合の機能信号
を供給する上記（５２）に記載のデータ処理装置。 （５４） 上記データプロセッサ回路において、上記組
合せユニットは、先ず上記第１、第２及び第３の入力信
号の少なくとも２つの少なくとも１つのブール組合せを
形成し、次いで上記少なくとも１つのブール組合せを含
む算術組合せを形成することによって上記多ビット出力
信号を形成する上記（３２）に記載のデータ処理装置。 （５５） 上記データプロセッサ回路において、Ａを上
記第１の多ビット入力信号、Ｂを上記第２の多ビット入
力信号、Ｃを上記第３の多ビット入力信号、Ｆ１（Ｂ，
Ｃ）を上記第２及び第３の多ビット入力信号の選択され
た第１のブール組合せ、そしてＦ２（Ｂ，Ｃ）を上記第
２及び第３の多ビット入力信号の選択された第２のブー
ル組合せとして、上記組合せユニットは Ａ＆Ｆ１（Ｂ，Ｃ）＋Ｆ２（Ｂ，Ｃ） なる組合せを形成する上記（３２）に記載のデータ処理
装置。 （５６） 上記データプロセッサ回路の上記組合せユニ
ットにおいて、上記第１のブール組合せＦ１（Ｂ，Ｃ）
及び上記第２のブール組合せＦ２（Ｂ，Ｃ）は第２の多
ビット入力信号Ｂ及び第３の多ビット入力信号Ｃのブー
ル組合せの考え得る全ての集合から独立的に選択される
上記（５５）に記載のデータ処理装置。 （５７） 上記データプロセッサ回路において、上記組
合せユニットに接続されていて桁上げ入力を上記組合せ
ユニットの最下位ビットへ供給する最下位ビットキャリ
ーイン発生器をも備え、上記桁上げ入力は上記第２のブ
ール組合せＦ２（Ｂ，Ｃ）の第１の所定の部分集合に対
する第１の状態と、上記第２のブール組合せＦ２（Ｂ，
Ｃ）の第２の所定の部分集合に対する上記第１の状態と
は反対の第２の状態とを有している上記（５６）に記載
のデータ処理装置。 （５８） 上記データプロセッサ回路において、上記第
２のブール組合せＦ２（Ｂ，Ｃ）の第２の所定の部分集
合は、上記第２の多ビット入力信号Ｂのビットワイズの
反転と、上記第３の多ビット入力信号Ｃのビットワイズ
の反転と、上記第２の多ビット入力信号Ｂ及び上記第３
の多ビット入力信号Ｃの全てのブール組合せの反転とを
含む上記（５７）に記載のデータ処理装置。 （５９） 上記データプロセッサ回路において、上記最
下位ビットキャリーイン発生器は、上記第２のブール組
合せＦ２（Ｂ，Ｃ）の上記第１の所定の部分集合に対し
て“０”の桁上げ入力を、また上記第２のブール組合せ
Ｆ２（Ｂ，Ｃ）の上記第２の所定の部分集合に対して
“１”の桁上げ入力を形成する上記（５８）に記載のデ
ータ処理装置。 （６０） 上記データプロセッサ回路において、Ａを上
記第１の多ビット入力信号、Ｂを上記第２の多ビット入
力信号、Ｃを上記第３の多ビット入力信号、Ｆ１（Ａ，
Ｂ，Ｃ）を上記第１、第２及び第３の多ビット入力信号
の選択された第１のブール組合せ、そしてＦ２（Ａ，
Ｂ，Ｃ）を上記第１、第２及び第３の多ビット入力信号
の選択された第２のブール組合せとして、上記組合せユ
ニットは Ｆ１（Ａ，Ｂ，Ｃ）＋Ｆ２（Ａ，Ｂ，Ｃ） なる組合せを形成する上記（３２）に記載のデータ処理
装置。 （６１） 上記データプロセッサ回路の上記組合せユニ
ットにおいて、上記第１のブール組合せＦ１（Ａ，Ｂ，
Ｃ）及び上記第２のブール組合せＦ２（Ａ，Ｂ，Ｃ）は
第１の多ビット入力信号Ａ、第２の多ビット入力信号Ｂ
及び第３の多ビット入力信号Ｃのブール組合せの考え得
る全ての集合から独立的に選択される上記（６０）に記
載のデータ処理装置。 （６２） 上記データプロセッサ回路は、上記組合せユ
ニットに接続されていて桁上げ入力を上記組合せユニッ
トの最下位ビットへ供給する最下位ビットキャリーイン
発生器をも備えている上記（６０）に記載のデータ処理
装置。 （６３） 上記データプロセッサ回路は、上記データプ
ロセッサ回路に接続されている複数のデータメモリと、
命令を上記データプロセッサ回路へ供給する命令メモリ
と、上記データシステムバスに接続されている転送制御
装置をも含み、上記各データメモリ及び上記命令メモリ
は、上記システムメモリと上記複数のデータメモリとの
間、及び上記システムメモリと上記命令メモリとの間の
データ転送を制御する上記（３２）に記載のデータ処理
装置。 （６４） 上記データプロセッサ回路は、上記データ処
理回路と同一の少なくとも１つの付加的なデータプロセ
ッサ回路と、各付加的なデータプロセッサ回路に接続さ
れている複数の付加的なデータメモリと、命令を各付加
的なデータプロセッサ回路に供給する付加的な命令メモ
リをも含み、上記転送制御装置は、上記各付加的なデー
タメモリと上記各付加的な命令メモリとにも接続され、
上記システムメモリと上記各付加的なデータメモリとの
間、及び上記システムメモリと上記各付加的な命令メモ
リとの間のデータの転送を制御する上記（６３）に記載
のデータ処理装置。 （６５） 上記データプロセッサ回路、上記データメモ
リ、上記命令メモリ、上記各付加的なデータプロセッサ
回路、各付加的な命令メモリ、及び上記転送制御装置を
含む上記データ処理回路は単一の集積回路上に形成され
ている上記（６４）に記載のデータ処理装置。 （６６） 上記データプロセッサ回路は、マスタデータ
プロセッサと、上記マスタデータプロセッサに接続され
ている複数のマスタデータメモリと、命令を上記マスタ
データプロセッサへ供給する少なくとも１つのマスタ命
令メモリをも含み、上記転送制御装置は、上記各マスタ
データメモリと上記各マスタ命令メモリとにも接続さ
れ、上記システムメモリと上記各マスタデータメモリと
の間、及び上記システムメモリと上記マスタ命令メモリ
との間のデータの転送を制御する上記（６３）に記載の
データ処理装置。 （６７） 上記データプロセッサ回路、上記データメモ
リ、上記マスタデータプロセッサ、上記各マスタデータ
メモリ、各マスタ命令メモリ、及び上記転送制御装置を
含む上記データプロセッサ回路は単一の集積回路上に形
成されている上記（６６）に記載のデータ処理装置。 （６８） 上記システムメモリは、画像データを複数の
画素で記憶する画像メモリからなり、上記データ処理装
置は、上記画像メモリに接続されていて上記画像メモリ
内に記憶されている複数の画素からなる画像の視覚的に
知覚可能な出力を生成する画像表示装置をも備えている
上記（３２）に記載のデータ処理装置。 （６９） 上記画像メモリと上記画像表示装置との間の
接続を形成するパレットをも備え、上記パレットは上記
画像メモリから呼び戻された画素を、上記画像表示装置
を駆動するビデオ信号に変換し、上記データプロセッサ
回路は、上記パレットに接続されていて上記パレットの
画素からビデオ信号への変換を制御するフレーム制御装
置をも含む上記（６８）に記載のデータ処理装置。 （７０） 上記システムメモリは、画像データを複数の
画素で記憶する画像メモリからなり、上記データ処理装
置は、上記画像メモリに接続されていて上記画像メモリ
内に記憶されている複数の画素からなる画像の印刷され
た出力を生成するプリンタをも備えている上記（３２）
に記載のデータ処理装置。 （７１） 上記プリンタは、カラープリンタからなる上
記（７０）に記載のデータ処理装置。 （７２） 上記画像メモリと上記プリンタとの間の接続
を形成するプリンタ制御装置をも備え、上記プリンタ制
御装置は上記画像メモリから呼び戻された画素を、上記
プリンタを駆動するプリント信号に変換し、上記データ
プロセッサ回路は、上記プリンタ制御装置に接続されて
いて上記プリンタ制御装置の画素からプリント信号への
変換を制御するフレーム制御装置をも含む上記（７０）
に記載のデータ処理装置。 （７３） 上記システムメモリは、画像データを複数の
画素で記憶する画像メモリからなり、上記データ処理装
置は、上記画像メモリに接続されている画像信号入力を
生成する撮像装置をも備えている上記（３２）に記載の
データ処理装置。 （７４） 上記撮像装置と上記画像メモリとの間の接続
を形成する画像収集制御装置をも備え、上記画像収集制
御装置は上記画像信号を画素に変換して上記画像メモリ
内に記憶させるために供給し、上記データプロセッサ回
路は、上記画像収集制御装置に接続されていて上記画像
収集制御装置の上記画像信号から上記画素への変換を制
御するフレーム制御装置をも含む上記（７３）に記載の
データ処理装置。 （７５） 上記データシステムバスと、通信回線とに接
続されているモデムをも備えている上記（３２）に記載
のデータ処理装置。 （７６） 上記データシステムバスに接続されているホ
スト処理装置をも備えている上記（３２）に記載のデー
タ処理装置。 （７７） 上記ホスト処理装置に接続され、データ及び
アドレスを転送するホストシステムバスと、上記ホスト
システムバスに接続されている少なくとも１つのホスト
周辺装置をも備えている上記（７６）に記載のデータ処
理装置。 （７８） ３入力算術論理装置（２３０）は３つの多ビ
ット入力信号の算術及びブール混合組合せを形成する。
算術論理装置（２３０）は先ずブール組合せを形成し、
次いで算術組合せを形成する。現命令は、形成される組
合せを制御する機能信号Ｆ０−Ｆ７を生成する命令デコ
ーダ（２５０、２４５）を駆動する。３入力算術論理装
置（２３０）はビット回路（４００）の集合を使用する
ことが好ましく、各ビット回路は桁上げ伝播、生成及び
キル信号を形成する。これらの信号を多レベル論理樹木
回路及び桁上げ入力と共に使用して、ビット結果及び次
のビット回路への桁上げ出力を発生させることができ
る。この構造は、現命令に基づいて３つの入力信号の選
択された算術、ブール、もしくは算術及びブール混合機
能の形成を可能にする。入力信号の１つに対して組合せ
を感応させないように機能信号を選択することができ、
従って残余の入力信号の２つの入力機能を遂行させるこ
とができる。命令自体が機能信号及び機能変更ビットを
含むことも、もしくは機能信号及び機能変更信号を特別
データレジスタ内に記憶させることもできる。機能変更
信号は使用に先立って機能信号を変更せしめる。３入力
算術論理装置（２３０）は、最下位ビットへ桁上げ入力
を供給する最下位ビットキャリーイン発生器（２４６）
を含む。この桁上げ入力は形成される組合せによって決
定され、一般的には減算中に限って“１”である。桁上
げ入力は、若干の命令のための特別目的データレジスタ
（Ｄ０）内に指定することができる。形成される組合せ
は、入力の１つの符号ビットに依存して任意選択的に変
更される。
【図面の簡単な説明】
【図１】本発明が使用される画像処理システムのシステ
ムアーキテクチャを示す図である。
【図２】本発明の好ましい実施例を形成している単一集
積回路多重プロセッサのアーキテクチャを示す図であ
る。
【図３】図２に示すデジタル画像／グラフィックスプロ
セッサの１つを示すブロック線図である。
【図４】図２に示すデジタル画像／グラフィックスプロ
セッサの動作のパイプライン段を示す概要図である。
【図５】図３に示すデジタル画像／グラフィックスプロ
セッサのデータユニットのブロック線図である。
【図６】図５に示すデータユニットの状態レジスタのフ
ィールドを定義する図である。
【図７】図５に示すデータユニットの算術論理装置を分
割する様を示すブロック線図である。
【図８】回転レジスタとして示した図５に示すデータユ
ニットのデータレジスタのアドレス指定方法を示すブロ
ック線図である。
【図９】図５に示すデータユニットの第１のデータレジ
スタのフィールドを定義する図である。
【図１０】図５に示すデータユニットの算術論理装置の
１ビット回路の構造を示すブロック線図である。
【図１１】図１０に示す１ビット回路の結果論理及びキ
ャリーアウト論理の構造を示すブロック線図である。
【図１２】図１０に示す１ビット回路のブール関数発生
器の構造を示すブロック線図である。
【図１３】図５に示すデータユニットの機能信号発生器
の機能信号セレクタを示すブロック線図である。
【図１４】図５に示すデータユニットの機能信号発生器
の機能信号変更回路部分を示すブロック線図である。
【図１５】図５に示すデータユニットのビット０キャリ
ーイン発生器を示すブロック線図である。
【図１６】図１０及び１１に示す算術論理装置の概念を
示すブロック線図である。
【図１７】算術論理装置の代替実施例の概念を示すブロ
ック線図である。
【図１８】図３に示すデジタル画像／グラフィックスプ
ロセッサの動作を制御する命令ワードの詳細図である。
【図１９】カラーファクシミリシステム内に単一のデジ
タル画像／グラフィックスプロセッサを有する本発明の
マイクロプロセッサ集積回路の概要図である。
【符号の説明】
１ ホスト処理システム ２ ホスト周辺装置 ３ 撮像装置 ４ 画像収集制御装置 ５、６ ビデオＲＡＭ ７ ビデオパレット ８ ビデオ表示装置 ９ メモリ １０、２０ ＲＡＭ １６ トランシーバ ５０ クロスバ ５１ 交差点 ６０ マスタプロセッサ ７１、７２、７３、７４ デジタル画像／グラフィック
スプロセッサ ８０ 転送制御装置 ９０ フレーム制御装置 １００ 多重プロセッサ集積回路 １１０ データユニット １２０ アドレスユニット １３０ プログラムの流れ制御ユニット １４０ データポートユニット １４１ ローカルデータポート １４５ 大域データポート ２００ データレジスタ ２０８ 回転レジスタ ２１０ 状態レジスタ ２１１ 複数フラグレジスタ ２２０ 乗算器 ２２４ 積左桁送り回路 ２２６ 加算器 ２３０ ３入力算術論理装置 ２３５ バレル回転子 ２３７ ＬＭＯ／ＲＭＯ／ＬＭＢＣ／ＲＭＢＣ回路 ２３８ 拡張回路 ２３９ マスク発生器 ２４５ 機能信号発生器 ２４６ ビット０キャリーイン発生器 ２５０ 命令復号論理 ３０１、３０２、３０３、３０４ 算術論理装置の区分 ３１１、３１２、３１３、３１４ マルチプレクサ ３２１、３２２、３２３、３２４ ０検出回路 ４００ ビット回路 ４０１ 結果論理 ４０２ キャリーアウト論理 ４０３ ブール関数発生器 １３０１ モデム １３０２ バッファ １３０３ ビデオＲＡＭ １３０４ プリンタ制御装置 １３０５ カラープリンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード シンプソン イギリス エムケイ43 ７ジェイユーベッ ドフォード カールトン カウンティ ザ マーシュ 21 (72)発明者 ブレンダン ウォルシュ イギリス エムケイ41 ビーエイチティ ベッドフォード チリンガム グリーン 14

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 ３入力算術論理装置において、 第１の多ビット入力信号を受信する第１の入力と、 第２の多ビット入力信号を受信する第２の入力と、 第３の多ビット入力信号を受信する第３の入力と、 上記第１、第２及び第３の入力に接続されている組合せ
    ユニットとを備え、 上記組合せユニットは、上記第１、第２及び第３の入力
    信号の算術及びブール混合組合せである多ビット出力信
    号をその出力に形成することを特徴とする３入力算術論
    理装置。
JP6296706A 1993-11-30 1994-11-30 算術及び論理混合組合せを形成する３入力算術論理装置 Pending JPH087083A (ja)

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