RU2602331C1 - Логический преобразователь - Google Patents
Логический преобразователь Download PDFInfo
- Publication number
- RU2602331C1 RU2602331C1 RU2015140889/08A RU2015140889A RU2602331C1 RU 2602331 C1 RU2602331 C1 RU 2602331C1 RU 2015140889/08 A RU2015140889/08 A RU 2015140889/08A RU 2015140889 A RU2015140889 A RU 2015140889A RU 2602331 C1 RU2602331 C1 RU 2602331C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- converter
- majority
- logical
- output
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1731—Optimisation thereof
- H03K19/1732—Optimisation thereof by limitation or reduction of the pin/gate ratio
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления. Техническим результатом является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа - реализации симметричных булевых функций пяти переменных при соответствующих настройках. Устройство содержит пять информационных входов, три настроечных входа, выход, мажоритарный элемент, элемент ИЛИ, три элемента И. 1 ил., 1 табл.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известен логический преобразователь (патент РФ 2440601, кл. G06F 7/57, 2011 г.), который содержит 17 мажоритарных элементов, пять информационных входов, три настроечных входа, выход и реализует любую из пяти простых симметричных булевых функций при соответствующих настройках.
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.
Известен логический преобразователь (патент РФ 2549158, кл. G06F 7/57, H03K 19/23, 2015 г.), который содержит 11 мажоритарных элементов, пять информационных входов, три настроечных входа, выход и реализует любую из пяти простых симметричных булевых функций при соответствующих настройках.
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2559708, МПК G06F 7/57, H03K 19/23, 2015 г.), предназначенный для реализации простых симметричных булевых функций, зависящих от пяти аргументов, содержащий пять информационных входов логического преобразователя, три настроечных входа логического преобразователя, выход логического преобразователя, одиннадцать мажоритарных элементов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известного логического преобразователя, относятся большие аппаратурные затраты и низкое быстродействие.
Техническим результатом изобретения является уменьшение аппаратурных затрат и повышение быстродействия при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем пять информационных входов логического преобразователя, три настроечных входа логического преобразователя, выход логического преобразователя, мажоритарный элемент, причем выход мажоритарного элемента соединен с выходом логического преобразователя, особенность заключается в том, что он содержит три элемента И, элемент ИЛИ, мажоритарный элемент имеет девять входов, причем первый информационный вход логического преобразователя соединен с первым входом мажоритарного элемента, второй информационный вход логического преобразователя соединен со вторым входом мажоритарного элемента, третий информационный вход логического преобразователя соединен с третьим входом мажоритарного элемента, четвертый информационный вход логического преобразователя соединен с четвертым входом мажоритарного элемента, пятый информационный вход логического преобразователя соединен с пятым входом мажоритарного элемента, первый настроечный вход логического преобразователя соединен с шестым входом мажоритарного элемента, первым входом первого элемента И и с первым входом второго элемента И, второй настроечный вход логического преобразователя соединен со вторым входом первого элемента И, третий настроечный вход логического преобразователя соединен с вторым входом второго элемента И, выход первого элемента И соединен с седьмым входом мажоритарного элемента, с первым входом третьего элемента И и с первым входом элемента ИЛИ, выход второго элемента И соединен со вторым входом третьего элемента И и со вторым входом элемента ИЛИ, выход третьего элемента И соединен с восьмым входом мажоритарного элемента, выход элемента ИЛИ соединен с девятым входом мажоритарного элемента.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит пять информационных входов логического преобразователя 1, 2, 3, 4, 5, три настроечных входа логического преобразователя 6, 7, 8, выход логического преобразователя 9, элементы И 10, 11, 12, элемент ИЛИ 13, мажоритарный элемент 14, причем первый информационный вход логического преобразователя 1 соединен с первым входом мажоритарного элемента 14, второй информационный вход логического преобразователя 2 соединен со вторым входом мажоритарного элемента 14, третий информационный вход логического преобразователя 3 соединен с третьим входом мажоритарного элемента 14, четвертый информационный вход логического преобразователя 4 соединен с четвертым входом мажоритарного элемента 14, пятый информационный вход логического преобразователя 5 соединен с пятым входом мажоритарного элемента 14, первый настроечный вход логического преобразователя 6 соединен с шестым входом мажоритарного элемента 14, первым входом первого элемента И 10 и с первым входом второго элемента И 11, второй настроечный вход логического преобразователя 7 соединен со вторым входом первого элемента И 10, третий настроечный вход логического преобразователя 8 соединен со вторым входом второго элемента И 11, выход первого элемента И 10 соединен с седьмым входом мажоритарного элемента 14, с первым входом третьего элемента И 12 и с первым входом элемента ИЛИ 13, выход второго элемента И 11 соединен со вторым входом третьего элемента И 12 и со вторым входом элемента ИЛИ 13, выход третьего элемента И 12 соединен с восьмым входом мажоритарного элемента 14, выход элемента ИЛИ 13 соединен с девятым входом мажоритарного элемента 14, выход мажоритарного элемента 14 соединен с выходом логического преобразователя 9.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первый - пятый информационные входы 1, 2, 3, 4, 5 подаются соответственно двоичные сигналы X1, Х2, Х3, Х4, Х5∈{0,1}. На настроечные входы логического преобразователя 6,7,8 подаются в соответствии с заданной реализуемой симметричной логической функцией двоичные сигналы Y1, Y2, Y3∈{0,1}. В таблице приведены значения настроечных сигналов Y1, Y2, Y3, значения сигналов на входах 6, 7, 8, 9 мажоритарного элемента 14 (обозначенные соответственно М6, М7, M8, М9) и реализуемые при этом на выходе 9 логического преобразователя симметрические логические функции пяти переменных (Z).
Мажоритарный элемент 14 формирует на своем выходе сигнал «1», если пять и более сигналов на его входах равны «1». В зависимости от значений настроечных сигналов Y1, Y2, Y3 изменяются значения сигналов на входах 6, 7, 8, 9 мажоритарного элемента 14 и соответственно реализуемая симметричная логическая функция от пяти переменных.
Сравним характеристики прототипа и заявляемого устройства. В прототипе 11 мажоритарных элементов. В заявленном устройстве один мажоритарный элемент, три элемента И и один элемент ИЛИ. В прототипе задержка информационного сигнала происходит в пяти последовательно соединенных мажоритарных элементах, а в заявленном устройстве - только в одном мажоритарном элементе. Следовательно, заявленное устройство имеет меньшую аппаратную сложность и большее быстродействие при сохранении функциональных возможностей прототипа.
Claims (1)
- Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, зависящих от пяти аргументов, содержащий пять информационных входов логического преобразователя, три настроечных входа логического преобразователя, выход логического преобразователя, мажоритарный элемент, причем выход мажоритарного элемента соединен с выходом логического преобразователя, отличающийся тем, что содержит три элемента И, элемент ИЛИ, мажоритарный элемент имеет девять входов, причем первый информационный вход логического преобразователя соединен с первым входом мажоритарного элемента, второй информационный вход логического преобразователя соединен со вторым входом мажоритарного элемента, третий информационный вход логического преобразователя соединен с третьим входом мажоритарного элемента, четвертый информационный вход логического преобразователя соединен с четвертым входом мажоритарного элемента, пятый информационный вход логического преобразователя соединен с пятым входом мажоритарного элемента, первый настроечный вход логического преобразователя соединен с шестым входом мажоритарного элемента, первым входом первого элемента И и с первым входом второго элемента И, второй настроечный вход логического преобразователя соединен со вторым входом первого элемента И, третий настроечный вход логического преобразователя соединен со вторым входом второго элемента И, выход первого элемента И соединен с седьмым входом мажоритарного элемента, с первым входом третьего элемента И и с первым входом элемента ИЛИ, выход второго элемента И соединен со вторым входом третьего элемента И и со вторым входом элемента ИЛИ, выход третьего элемента И соединен с восьмым входом мажоритарного элемента, выход элемента ИЛИ соединен с девятым входом мажоритарного элемента.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2015140889/08A RU2602331C1 (ru) | 2015-09-25 | 2015-09-25 | Логический преобразователь |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2015140889/08A RU2602331C1 (ru) | 2015-09-25 | 2015-09-25 | Логический преобразователь |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2602331C1 true RU2602331C1 (ru) | 2016-11-20 |
Family
ID=57759954
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2015140889/08A RU2602331C1 (ru) | 2015-09-25 | 2015-09-25 | Логический преобразователь |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2602331C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789729C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4336468A (en) * | 1979-11-15 | 1982-06-22 | The Regents Of The University Of California | Simplified combinational logic circuits and method of designing same |
US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
DE202004006184U1 (de) * | 2004-04-20 | 2004-06-17 | Gude, Michael, Dr. | Verbessertes Gate-Array oder FPGA |
RU2440601C1 (ru) * | 2011-01-31 | 2012-01-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2549158C1 (ru) * | 2014-03-28 | 2015-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2559708C1 (ru) * | 2014-08-20 | 2015-08-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
-
2015
- 2015-09-25 RU RU2015140889/08A patent/RU2602331C1/ru not_active IP Right Cessation
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4336468A (en) * | 1979-11-15 | 1982-06-22 | The Regents Of The University Of California | Simplified combinational logic circuits and method of designing same |
US5596763A (en) * | 1993-11-30 | 1997-01-21 | Texas Instruments Incorporated | Three input arithmetic logic unit forming mixed arithmetic and boolean combinations |
DE202004006184U1 (de) * | 2004-04-20 | 2004-06-17 | Gude, Michael, Dr. | Verbessertes Gate-Array oder FPGA |
RU2440601C1 (ru) * | 2011-01-31 | 2012-01-20 | Закрытое акционерное общество "ИВЛА-ОПТ" | Логический преобразователь |
RU2549158C1 (ru) * | 2014-03-28 | 2015-04-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2559708C1 (ru) * | 2014-08-20 | 2015-08-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2789729C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2803625C1 (ru) * | 2023-05-11 | 2023-09-18 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2618899C1 (ru) | Мажоритарный модуль | |
RU2281545C1 (ru) | Логический преобразователь | |
RU2517720C1 (ru) | Логический преобразователь | |
EP3381623A3 (en) | Control device, robot, and robot system | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2542920C2 (ru) | Логический модуль | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2417404C1 (ru) | Логический преобразователь | |
RU2559708C1 (ru) | Логический преобразователь | |
RU2518669C1 (ru) | Логический преобразователь | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2628117C1 (ru) | Мажоритарный модуль "три из пяти" | |
RU2610678C1 (ru) | Универсальный логический модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2474875C1 (ru) | Аналоговый процессор | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2602331C1 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2549151C1 (ru) | Логический преобразователь | |
RU2616890C1 (ru) | Формирователь симметричных булевых функций | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2609743C1 (ru) | Логический модуль | |
RU2580798C1 (ru) | Логический преобразователь |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20170926 |