RU2517720C1

RU2517720C1 - Логический преобразователь

Info

Publication number: RU2517720C1
Application number: RU2013100752/08A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2013-01-09
Filing date: 2013-01-09
Publication date: 2014-05-27

Abstract

Устройство предназначено для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и может быть использовано в системах цифровой вычислительной техники как средство преобразования кодов. Техническим результатом является уменьшение аппаратурных затрат. Устройство содержит двенадцать мажоритарных элементов. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (см., например, патент РФ 2294007, кл. G06F 7/57, 2007 г.), которые содержат мажоритарные элементы и с помощью константной настройки реализуют любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит девятнадцать мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2440601, кл. G06F 7/57, 2012 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит семнадцать мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем двенадцать мажоритарных элементов, которые имеют по три входа, особенность заключается в том, что выходы i-го

и j-го

мажоритарных элементов соединены соответственно с объединенными вторым входом (i+7)-го, третьим входом (i+1)-го мажоритарных элементов и объединенными вторым входом (j-4)-го, третьим входом (j+2)-го мажоритарных элементов, выход восьмого и m-й

вход k-го

мажоритарных элементов подключены соответственно к второму входу десятого и выходу (k-m)-го мажоритарных элементов, а второй, третий входы и выход одиннадцатого мажоритарного элемента соединены соответственно с выходами двенадцатого, третьего мажоритарных элементов и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом двенадцатого мажоритарного элемента, объединенными первыми входами первого, шестого-девятого, одиннадцатого мажоритарных элементов и объединенными первыми входами второго-пятого, десятого мажоритарных элементов.

На фиг. представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁,…,1₁₂, которые имеют по три входа, причем выходы элементов 1_i

и 1_j

соединены соответственно с объединенными вторым входом элемента 1_i+7, третьим входом элемента 1_i+1 и объединенными вторым входом элемента 1_j-4, третьим входом элемента 1_j+2, выход элемента 1₈ и m-й

вход элемента 1_k

подключены соответственно к второму входу элемента 1₁₀ и выходу элемента 1_k-m, а второй, третий входы и выход элемента 1₁₁ соединены соответственно с выходами элементов 1₁₂, 1₃ и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом элемента 1₁₂, объединенными первыми входами элементов 1₁, 1₆,…,1₉, 1₁₁ и объединенными первыми входами элементов 1₂,…,1₅, 1₁₀.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые константные управляющие сигналы f₁, f₂, f₃∈{0,1}. На вторые и третьи входы элементов 1₁, 1₅; вторые и третьи входы элементов 1₄, 1₆; третий вход элемента 1₁₀ подаются соответственно двоичные сигналы х₁ и х₂; х₃ и х₄; х₄. Сигнал на выходе мажоритарного элемента равен 1 (0) только тогда, когда на двух либо на всех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, если на первом входе мажоритарного элемента присутствует 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на его втором и третьем входах. Таким образом, сигнал на выходе предлагаемого логического преобразователя определяется выражением

где

(

; •, ∨ - символы операций И, ИЛИ). Согласно (1) имеем

,

где τ₁,…,τ₅ есть простые симметричные булевы функции пяти аргументов х₁,…,x₅ (см. стр.126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Claims

Логический преобразователь, предназначенный для реализации любой из пяти простых симметричных булевых функций, зависящих от пяти аргументов - входных двоичных сигналов, содержащий двенадцать мажоритарных элементов, которые имеют по три входа, отличающийся тем, что выходы i-го
и j-го
мажоритарных элементов соединены соответственно с объединенными вторым входом (i+7)-го, третьим входом (i+1)-го мажоритарных элементов и объединенными вторым входом (j-4)-го, третьим входом (j+2)-го мажоритарных элементов, выход восьмого и m-й
вход k-го
мажоритарных элементов подключены соответственно к второму входу десятого и выходу (k-m)-го мажоритарных элементов, а второй, третий входы и выход одиннадцатого мажоритарного элемента соединены соответственно с выходами двенадцатого, третьего мажоритарных элементов и выходом логического преобразователя, второй, первый и третий настроечные входы которого образованы соответственно первым входом двенадцатого мажоритарного элемента, объединенными первыми входами первого, шестого-девятого, одиннадцатого мажоритарных элементов и объединенными первыми входами второго-пятого, десятого мажоритарных элементов.