RU2701464C1

RU2701464C1 - Логический преобразователь

Info

Publication number: RU2701464C1
Application number: RU2018133728A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2018-09-24
Filing date: 2018-09-24
Publication date: 2019-09-26

Abstract

Изобретение относится в вычислительной технике. Технический результат заключается в расширении функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7. Логический преобразователь содержит восемь мажоритарных элементов, которые имеют по три входа, причем выходы r-го, пятого и седьмого мажоритарных элементов соединены соответственно с вторыми входами (r+1)-го, шестого и восьмого мажоритарных элементов, дополнительно введены двенадцать аналогичных упомянутым мажоритарных элементов, выходы второго, четвертого, m-го, (m+5)-го, (m+8)-го и девятнадцатого мажоритарных элементов соединены соответственно с вторыми входами тринадцатого, пятого, (m+1)-го, (m+6)-го, (m+9)-го и двадцатого мажоритарных элементов, выходы восьмого, десятого, (m+3)-го, пятнадцатого, восемнадцатого и двадцатого мажоритарных элементов подключены соответственно к третьим входам тринадцатого, пятого, (6×m-44)-го, шестого, пятнадцатого и восемнадцатого мажоритарных элементов, а первые входы r-го, (r+6)-го, восемнадцатого мажоритарных элементов и выход шестого мажоритарного элемента соединены соответственно с третьим настроечным входом и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам четвертого, десятого, (m+5)-го, (m+8)-го, (m+11)-го мажоритарных элементов и первым входам (m-3)-го, пятнадцатого мажоритарных элементов. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (патент РФ 2294007, кл. G06F 7/57, 2007 г.; патент РФ 2393527, кл. G06F 7/57, 2010 г.), которые могут быть использованы для реализации любой из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5 при n=7.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2621281, кл. G06F 7/00, 2017 г.), который содержит восемь мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=5.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не выполняется реализация любой из функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, при n=7.

Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем восемь мажоритарных элементов, которые имеют по три входа, выходы r-го

пятого и седьмого мажоритарных элементов соединены соответственно с вторыми входами (r+1)-го, шестого и восьмого мажоритарных элементов, особенность заключается в том, что в него дополнительно введены двенадцать аналогичных упомянутым мажоритарных элементов, выходы второго, четвертого, m-го

(m+5)-го, (m+8)-го и девятнадцатого мажоритарных элементов соединены соответственно с вторыми входами тринадцатого, пятого, (m+1)-го, (m+6)-го, (m+9)-го и двадцатого мажоритарных элементов, выходы восьмого, десятого, (m+3)-го, пятнадцатого, восемнадцатого и двадцатого мажоритарных элементов подключены соответственно к третьим входам тринадцатого, пятого, (6×m-44)-го, шестого, пятнадцатого и восемнадцатого мажоритарных элементов, а первые входы r-го, (r+6)-го, восемнадцатого мажоритарных элементов и выход шестого мажоритарного элемента соединены соответственно с третьим настроечным входом и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам четвертого, десятого, (m+5)-го, (m+8)-го, (m+11)-го мажоритарных элементов и первым входам (m-3)-го, пятнадцатого мажоритарных элементов.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₂₀, которые имеют по три входа, причем выходы элементов 1_i

1₂, 1_j

1_k

1_k+3, 1₁₉ соединены соответственно с вторыми входами элементов 1_i+1, 1₁₃, 1_j+1, 1_k+1, 1_k+4, 1₂₀, выходы элементов 1₈, 1₁₀, 1_m+3

1₁₅, 1₁₈, 1₂₀ подключены соответственно к третьим входам элементов 1₁₃, 1₅, 1_6×m-44, 1₆, 1₁₅, 1₁₈, а первые входы элементов 1_r

1_r+6, 1₁₈ и выход элемента 1₆ соединены соответственно с третьим настроечным входом и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам элементов 1₄, 1₁₀, 1_m+5, 1_m+8, 1_m+11 и первым входам элементов 1_m-3, 1₁₅.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором, третьем настроечных входах фиксируются соответственно необходимые сигналы ƒ₁, ƒ₂, ƒ₃ ∈ {0,1} константной настройки. На вторые входы элементов 1₁, 1₁₆, первый вход элемента 1₁₂; третьи входы элементов 1₁, 1₁₆, второй вход элемента 1₁₂; третьи входы элементов 1₂, 1₁₂, 1₁₇; вторые входы элементов 1₇, 1₁₉, первый вход элемента 1₁₁; третьи входы элементов 1₇, 1₁₉, второй вход элемента 1₁₁; третьи входы элементов 1₈, 1₁₁, 1₂₀ и третьи входы элементов 1₃, 1₉, 1₁₄ подаются соответственно двоичные сигналы х₁; х₂; х₃; х₄; х₅; х₆ и х₇ (x₁,…,x₇ ∈ {0,1}). На выходе элемента 1_w

имеем

где

и ∨, ⋅ есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₆ определяется выражением

в котором

Таким образом, на выходе предлагаемого логического преобразователя получим

где τ₂, τ₃, τ₅, τ₆ есть простые симметричные булевы функции семи аргументов x₁, …, x₇ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.).

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ_0,5×n-1,5, τ_0,5×n-0,5, τ_0,5×n+1,5, τ_0,5×n+2,5, зависящих от n аргументов - входных двоичных сигналов, при n=7.

Claims

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий восемь мажоритарных элементов, которые имеют по три входа, причем выходы r-го
, пятого и седьмого мажоритарных элементов соединены соответственно с вторыми входами (r+1)-го, шестого и восьмого мажоритарных элементов, отличающийся тем, что в него дополнительно введены двенадцать аналогичных упомянутым мажоритарных элементов, выходы второго, четвертого, m-го
, (m+5)-го, (m+8)-го и девятнадцатого мажоритарных элементов соединены соответственно с вторыми входами тринадцатого, пятого, (m+1)-го, (m+6)-го, (m+9)-го и двадцатого мажоритарных элементов, выходы восьмого, десятого, (m+3)-го, пятнадцатого, восемнадцатого и двадцатого мажоритарных элементов подключены соответственно к третьим входам тринадцатого, пятого, (6×m-44)-го, шестого, пятнадцатого и восемнадцатого мажоритарных элементов, а первые входы r-го, (r+6)-го, восемнадцатого мажоритарных элементов и выход шестого мажоритарного элемента соединены соответственно с третьим настроечным входом и выходом логического преобразователя, первый и второй настроечные входы которого подключены соответственно к первым входам четвертого, десятого, (m+5)-го, (m+8)-го, (m+11)-го мажоритарных элементов и первым входам (m-3)-го, пятнадцатого мажоритарных элементов.