RU2791461C1 - Мажоритарный модуль - Google Patents
Мажоритарный модуль Download PDFInfo
- Publication number
- RU2791461C1 RU2791461C1 RU2022107136A RU2022107136A RU2791461C1 RU 2791461 C1 RU2791461 C1 RU 2791461C1 RU 2022107136 A RU2022107136 A RU 2022107136A RU 2022107136 A RU2022107136 A RU 2022107136A RU 2791461 C1 RU2791461 C1 RU 2791461C1
- Authority
- RU
- Russia
- Prior art keywords
- elements
- inputs
- input
- connected respectively
- outputs
- Prior art date
Links
Images
Abstract
Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления. Техническим результатом изобретения является повышение быстродействия мажоритарного модуля. Технический результат заявленного решения достигается тем, что в нем предусмотрены десять элементов 2И и десять элементов 2ИЛИ, а также наличием определенных связей между указанными элементами. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано при построении средств автоматики, функциональных узлов систем управления и др.
Известны мажоритарные модули (см., например, патент РФ 2700552, кл. H03K19/23, 2019 г.), которые содержат элементы 2И, элементы 2ИЛИ и реализуют мажоритарную функцию семи аргументов – входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся большие аппаратурные затраты, обусловленные тем, что, в частности, упомянутый аналог содержит двенадцать элементов 2И и двенадцать элементов 2ИЛИ.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2764709, кл. G06F7/57, 2022 г.), который содержит десять элементов 2И, десять элементов 2ИЛИ и реализует мажоритарную функцию семи аргументов – входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится низкое быстродействие, обусловленное тем, что максимальное время задержки распространения сигнала в прототипе определяется выражением , где есть длительность задержки, вносимой логическим элементом.
Техническим результатом изобретения является повышение быстродействия при сохранении аппаратурного состава прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем десять элементов 2И и десять элементов 2ИЛИ, первый, второй входы k-го (), первый вход m-го () и выход восьмого элементов 2ИЛИ соединены соответственно с первым, вторым входами k-го, первым входом m-го элементов 2И и выходом мажоритарного модуля, четвертый, пятый входы которого подключены соответственно к первому, второму входам второго элемента 2ИЛИ, особенность заключается в том, что вторые входы k-го, девятого элементов 2ИЛИ и первые входы десятых элементов 2И, 2ИЛИ соединены соответственно с вторыми входами k-го, девятого элементов 2И и выходами девятых элементов 2ИЛИ, 2И, вторые входы шестых элементов 2И, 2ИЛИ и первый, второй входы пятого элемента 2ИЛИ подключены соответственно к первым входам девятых элементов 2ИЛИ, 2И и выходам десятых элементов 2И, 2ИЛИ, первый вход шестого, выход второго элементов 2И и второй вход десятого элемента 2ИЛИ соединены соответственно с вторым входом девятого, первым входом четвертого и выходом третьего элементов 2И, первый, второй входы ()-го и второй вход шестого элементов 2И подключены соответственно к выходам ()-го, m-го и выходу первого элементов 2ИЛИ, первый, второй входы ()-го и первый, второй входы шестого элементов 2ИЛИ соединены соответственно с выходами ()-го, m-го и выходами шестого, первого элементов 2И, а вторые входы четвертого, десятого и первый вход шестого элементов 2И подключены соответственно к выходам третьего, второго элементов 2ИЛИ и первому входу мажоритарного модуля, второй, третий и шестой, седьмой входы которого соединены соответственно с первым, вторым входами первого и первым, вторым входами третьего элементов 2ИЛИ.
На чертеже представлена схема предлагаемого мажоритарного модуля.
Мажоритарный модуль содержит элементы 2И 11,…, 110 и элементы 2ИЛИ 21,…,210, причем первый, второй входы элемента 2 i (), второй вход элемента 29 и первые входы элементов 110, 210 соединены соответственно с первым, вторым входами элемента 1 i , вторым входом элемента 19 и выходами элементов 29, 19, вторые входы элементов 16, 26 и первый, второй входы элемента 25 подключены соответственно к первым входам элементов 29, 19 и выходам элементов 110, 210, первый вход элемента 16, выход элемента 12 и второй вход элемента 210 соединены соответственно с вторым входом элемента 19, первым входом элемента 14 и выходом элемента 13, первый, второй входы элемента 1 j () и второй вход элемента 16 подключены соответственно к выходам элементов 2 j –1, 2 j –3 и выходу элемента 21, первый, второй входы элемента 2 j и первый, второй входы элемента 26 соединены соответственно с выходами элементов 1 j , 1 j –3 и выходами элементов 16, 11, вторые входы элементов 14, 110, первый вход элемента 16 и выход элемента 28 подключены соответственно к выходам элементов 23, 22, первому входу и выходу мажоритарного модуля, ()-й (), ()-й входы которого соединены соответственно с первым, вторым входами элемента 2 k .
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый, …, седьмой входы подаются соответственно двоичные сигналы . На выходе предлагаемого модуля получим
где ∙, и есть соответственно символы операций И, ИЛИ и мажоритарная функция семи аргументов . При этом максимальное время задержки распространения сигнала в предлагаемом модуле определяется выражением ( – длительность задержки, вносимой логическим элементом).
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль реализует мажоритарную функцию семи аргументов – входных двоичных сигналов, имеет аппаратурный состав прототипа и обладает более высоким по сравнению с прототипом быстродействием.
Claims (1)
- Мажоритарный модуль, содержащий десять элементов 2И и десять элементов 2ИЛИ, причем первый, второй входы k-го (), первый вход m-го () и выход восьмого элементов 2ИЛИ соединены соответственно с первым, вторым входами k-го, первым входом m-го элементов 2И и выходом мажоритарного модуля, четвертый, пятый входы которого подключены соответственно к первому, второму входам второго элемента 2ИЛИ, отличающийся тем, что вторые входы k-го, девятого элементов 2ИЛИ и первые входы десятых элементов 2И, 2ИЛИ соединены соответственно с вторыми входами k-го, девятого элементов 2И и выходами девятых элементов 2ИЛИ, 2И, вторые входы шестых элементов 2И, 2ИЛИ и первый, второй входы пятого элемента 2ИЛИ подключены соответственно к первым входам девятых элементов 2ИЛИ, 2И и выходам десятых элементов 2И, 2ИЛИ, первый вход шестого, выход второго элементов 2И и второй вход десятого элемента 2ИЛИ соединены соответственно с вторым входом девятого, первым входом четвертого и выходом третьего элементов 2И, первый, второй входы ()-го и второй вход шестого элементов 2И подключены соответственно к выходам ()-го, m-го и выходу первого элементов 2ИЛИ, первый, второй входы ()-го и первый, второй входы шестого элементов 2ИЛИ соединены соответственно с выходами ()-го, m-го и выходами шестого, первого элементов 2И, а вторые входы четвертого, десятого и первый вход шестого элементов 2И подключены соответственно к выходам третьего, второго элементов 2ИЛИ и первому входу мажоритарного модуля, второй, третий и шестой, седьмой входы которого соединены соответственно с первым, вторым входами первого и первым, вторым входами третьего элементов 2ИЛИ.
Publications (1)
Publication Number | Publication Date |
---|---|
RU2791461C1 true RU2791461C1 (ru) | 2023-03-09 |
Family
ID=
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2805141C1 (ru) * | 2023-05-25 | 2023-10-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6868536B2 (en) * | 2002-11-19 | 2005-03-15 | Lsi Logic Corporation | Method to find boolean function symmetries |
RU2701464C1 (ru) * | 2018-09-24 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2757817C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" | Логический преобразователь |
RU2758186C1 (ru) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2762620C1 (ru) * | 2020-09-25 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6868536B2 (en) * | 2002-11-19 | 2005-03-15 | Lsi Logic Corporation | Method to find boolean function symmetries |
RU2701464C1 (ru) * | 2018-09-24 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2762620C1 (ru) * | 2020-09-25 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2757817C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образований "Ульяновский государственный технический университет" | Логический преобразователь |
RU2758186C1 (ru) * | 2020-10-28 | 2021-10-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2805141C1 (ru) * | 2023-05-25 | 2023-10-11 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2443009C1 (ru) | Логический преобразователь | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2791461C1 (ru) | Мажоритарный модуль | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2700553C1 (ru) | Мажоритарный модуль | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2701464C1 (ru) | Логический преобразователь | |
RU2549151C1 (ru) | Логический преобразователь | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2787339C1 (ru) | Мажоритарный модуль | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2809477C1 (ru) | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три | |
RU2809190C1 (ru) | Пороговый модуль | |
RU2809206C1 (ru) | Пороговый модуль для реализации пороговой функции с единичными весами аргументов и порогом три | |
RU2757819C1 (ru) | Мажоритарный модуль | |
RU2621376C1 (ru) | Логический модуль | |
RU2787336C1 (ru) | Пороговый модуль | |
RU2805313C1 (ru) | Пороговый модуль | |
RU2758800C1 (ru) | Пороговый модуль | |
RU2801792C1 (ru) | Мажоритарный модуль |