RU2700554C1 - Мажоритарный модуль - Google Patents
Мажоритарный модуль Download PDFInfo
- Publication number
- RU2700554C1 RU2700554C1 RU2018133381A RU2018133381A RU2700554C1 RU 2700554 C1 RU2700554 C1 RU 2700554C1 RU 2018133381 A RU2018133381 A RU 2018133381A RU 2018133381 A RU2018133381 A RU 2018133381A RU 2700554 C1 RU2700554 C1 RU 2700554C1
- Authority
- RU
- Russia
- Prior art keywords
- majority
- inputs
- module
- output
- elements
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике. Мажоритарный модуль предназначен для реализации мажоритарной функции семи аргументов - входных двоичных сигналов и может быть использован в системах цифровой вычислительной техники как средство предварительной обработки информации. Технический результат заключается в упрощении схемы мажоритарного модуля при сохранении функциональных возможностей прототипа. Технический результат достигается за счет мажоритарного модуля, который содержит элемент 2И (1), элемент 2ИЛИ (2), элемент 3ИЛИ (3), элемент 3И (4), элемент НЕ (5) и пять мажоритарных элементов (61, …, 65). 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны мажоритарные модули (патент РФ 2249844, кл. G06F 7/38, 2005 г.; патент РФ 2542920, кл. G06F 7/57, 2015 г.), которые содержат логические элементы и реализуют мажоритарную функцию Maj(xl,x2,x3)=х1х2∨x1x3∨х2х3 трех аргументов - входных двоичных сигналов x1,х2,х3∈{0,1}.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных мажоритарных модулей, относятся ограниченные функциональные возможности, обусловленные тем, что не обеспечивается реализация мажоритарной функции семи аргументов.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип мажоритарный модуль (патент РФ 2619197, кл. G06F7/00, 2017 г.), который содержит логические элементы и реализует мажоритарную функцию семи аргументов - входных двоичных сигналов.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относится схемная сложность, обусловленная тем, что цена по Квайну схемы прототипа равна 50.
Техническим результатом изобретения является упрощение схемы мажоритарного модуля за счет уменьшения ее цены по Квайну при сохранении функциональных возможностей прототипа.
Указанный технический результат при осуществлении изобретения достигается тем, что в мажоритарном модуле, содержащем элемент 2И, элемент 2ИЛИ, особенность заключается в том, что в него дополнительно введены элемент 3И, элемент 3ИЛИ, элемент НЕ и пять мажоритарных элементов, причем первый, второй входы элемента 2И и первый, второй входы элемента 2ИЛИ соединены соответственно с выходом элемента 3ИЛИ, выходом первого мажоритарного элемента и выходами элементов 2И, 3И, второй, третий входы четвертого и второй, третий входы пятого мажоритарных элементов подключены соответственно к выходам второго, третьего мажоритарных элементов и выходу элемента 2ИЛИ, выходу четвертого мажоритарного элемента, а выход элемента НЕ, i-й вход j-го первый вход и выход пятого мажоритарных элементов соединены соответственно с первым входом второго мажоритарного элемента, (i+4)-ым, первым входами и выходом мажоритарного модуля, k-й и пятый входы которого образованы соответственно объединенными (k-1)-ым входом третьего мажоритарного элемента, (k-1)-ми входами элементов 3ИЛИ, 3И и объединенными входом элемента НЕ, первыми входами первого, четвертого мажоритарных элементов.
На чертеже представлена схема предлагаемого мажоритарного модуля.
Мажоритарный модуль содержит элемент 2И 1, элемент 2ИЛИ 2, элемент 3ИЛИ 3, элемент 3И 4, элемент НЕ 5 и мажоритарные элементы 61, …, 65, причем первый, второй входы элемента 1 и первый, второй входы элемента 2 соединены соответственно с выходами элементов 3, 61 и 1, 4, второй, третий входы элемента 64 и второй, третий входы элемента 65 подключены соответственно к выходам элементов 62, 63 и 2, 64, а выход элемента 5, i-й вход элемента 6j первый вход и выход элемента 65 соединены соответственно с первым входом элемента 62, (i+4)-ым, первым входами и выходом мажоритарного модуля, k-й и пятый входы которого образованы соответственно объединенными (k-1)-ми входами элементов 3, 4, 63 и объединенными входом элемента 5, первыми входами элементов 61, 64.
Работа предлагаемого мажоритарного модуля осуществляется следующим образом. На его первый, …, седьмой входы подаются соответственно двоичные сигналы x1, …, x7∈{0,1}. На выходе мажоритарного элемента имеем и #, ∨, есть соответственно сигналы на его первом, втором, третьем входах и символы операций Maj, ИЛИ, И. Таким образом, на выходе предлагаемого мажоритарного модуля получим
где Maj(x1, …, x7) есть мажоритарная функция семи аргументов x1, …, x7. При этом цена по Квайну схемы указанного модуля равна 26.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый мажоритарный модуль реализует мажоритарную функцию семи аргументов - входных двоичных сигналов и за счет меньшей цены по Квайну схема предлагаемого мажоритарного модуля проще схемы прототипа.
Claims (1)
- Мажоритарный модуль, содержащий элемент 2И, элемент 2ИЛИ и отличающийся тем, что в него дополнительно введены элемент 3И, элемент 3ИЛИ, элемент НЕ и пять мажоритарных элементов, причем первый, второй входы элемента 2И и первый, второй входы элемента 2ИЛИ соединены соответственно с выходом элемента 3ИЛИ, выходом первого мажоритарного элемента и выходами элементов 2И, 3И, второй, третий входы четвертого и второй, третий входы пятого мажоритарных элементов подключены соответственно к выходам второго, третьего мажоритарных элементов и выходу элемента 2ИЛИ, выходу четвертого мажоритарного элемента, а выход элемента НЕ, i-й вход j-го , первый вход и выход пятого мажоритарных элементов соединены соответственно с первым входом второго мажоритарного элемента, (i+4)-м, первым входами и выходом мажоритарного модуля, k-й и пятый входы которого образованы соответственно объединенными (k-1)-м входом третьего мажоритарного элемента, (k-1)-ми входами элементов 3ИЛИ, 3И и объединенными входом элемента НЕ, первыми входами первого, четвертого мажоритарных элементов.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133381A RU2700554C1 (ru) | 2018-09-20 | 2018-09-20 | Мажоритарный модуль |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2018133381A RU2700554C1 (ru) | 2018-09-20 | 2018-09-20 | Мажоритарный модуль |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2700554C1 true RU2700554C1 (ru) | 2019-09-17 |
Family
ID=67989836
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2018133381A RU2700554C1 (ru) | 2018-09-20 | 2018-09-20 | Мажоритарный модуль |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2700554C1 (ru) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2747107C1 (ru) * | 2019-12-06 | 2021-04-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2757819C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2762547C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2764709C1 (ru) * | 2021-04-02 | 2022-01-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2776922C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6910173B2 (en) * | 2000-08-08 | 2005-06-21 | The Board Of Trustees Of The Leland Stanford Junior University | Word voter for redundant systems |
RU2287897C1 (ru) * | 2005-05-11 | 2006-11-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
-
2018
- 2018-09-20 RU RU2018133381A patent/RU2700554C1/ru not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6910173B2 (en) * | 2000-08-08 | 2005-06-21 | The Board Of Trustees Of The Leland Stanford Junior University | Word voter for redundant systems |
RU2287897C1 (ru) * | 2005-05-11 | 2006-11-20 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2747107C1 (ru) * | 2019-12-06 | 2021-04-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2757819C1 (ru) * | 2020-10-28 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2762547C1 (ru) * | 2021-04-02 | 2021-12-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2764709C1 (ru) * | 2021-04-02 | 2022-01-19 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2776922C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2778677C1 (ru) * | 2021-06-17 | 2022-08-23 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритальный модуль |
RU2778677C9 (ru) * | 2021-06-17 | 2022-10-24 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2700554C1 (ru) | Мажоритарный модуль | |
RU2580801C1 (ru) | Мажоритарный модуль | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2602382C1 (ru) | Ранговый фильтр | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2700553C1 (ru) | Мажоритарный модуль | |
RU2697727C2 (ru) | Мажоритарный модуль | |
RU2628117C1 (ru) | Мажоритарный модуль "три из пяти" | |
RU2610678C1 (ru) | Универсальный логический модуль | |
RU2300137C1 (ru) | Мажоритарный модуль | |
RU2543307C2 (ru) | Ранговый фильтр | |
RU2718209C1 (ru) | Логический модуль | |
RU2700552C1 (ru) | Мажоритарный модуль | |
RU2714216C1 (ru) | Пороговый модуль | |
RU2710872C1 (ru) | Параллельный счетчик единичных сигналов | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2676888C1 (ru) | Логический модуль | |
RU2710877C1 (ru) | Мажоритарный модуль | |
RU2776922C1 (ru) | Мажоритарный модуль | |
RU2708793C1 (ru) | Сумматор по модулю три | |
RU2787336C1 (ru) | Пороговый модуль | |
RU2801792C1 (ru) | Мажоритарный модуль |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20200921 |