RU2619197C1 - Мажоритарный элемент "4 и более из 7" - Google Patents
Мажоритарный элемент "4 и более из 7" Download PDFInfo
- Publication number
- RU2619197C1 RU2619197C1 RU2016101770A RU2016101770A RU2619197C1 RU 2619197 C1 RU2619197 C1 RU 2619197C1 RU 2016101770 A RU2016101770 A RU 2016101770A RU 2016101770 A RU2016101770 A RU 2016101770A RU 2619197 C1 RU2619197 C1 RU 2619197C1
- Authority
- RU
- Russia
- Prior art keywords
- level
- elements
- output
- levels
- logical
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
- G06F7/575—Basic arithmetic logic units, i.e. devices selectable to perform either addition, subtraction or one of several logical operations, using, at least partially, the same circuitry
Landscapes
- Logic Circuits (AREA)
Abstract
Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех. Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой. Мажоритарный элемент выполнен на 7 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И. 2 ил.
Description
Изобретение относится к области радиотехники и может найти применение в радиосредствах специальной радиосвязи для высоконадежной передачи данных по радиоканалу в условиях воздействия комплекса помех, а также может быть использовано как элемент более сложного устройства - блока логической обработки, реализующего заданный мажоритарный алгоритм повышения достоверности по совокупности правил мажоритирования.
Из уровня техники известен МАЖОРИТАРНЫЙ ЭЛЕМЕНТ [авторское свидетельство СССР №1819100], содержащий управляемый генератор импульсов, 2 счетчика, дешифратор, коммутатор, цифровой компаратор, 3 элемента И и D-триггер.
Недостатком аналога является использование большой номенклатуры логических элементов, а также сложность реализации на электронных компонентах с изменяемой архитектурой.
Наиболее близким по технической сущности является МАЖОРИТАРНЫЙ ЭЛЕМЕНТ «4 ИЛИ БОЛЕЕ ИЗ 7» [авторское свидетельство СССР №1531210], содержащий семь входов задания переменных, мажоритарный элемент «2 или более из 3», 3 коммутатора, элемент И, 3 элемента ИЛИ, элемент исключающее ИЛИ с инверсным выходом, элемент 2И-НЕ, шины нулевого и единичного логических сигналов.
Недостатком прототипа является схемотехническая сложность построения мажоритарного элемента, а также использование большой номенклатуры логических элементов и сложность реализации на электронных компонентах с изменяемой архитектурой.
Техническим результатом изобретения является схемотехническое упрощение, сокращение номенклатуры используемых логических элементов, а также обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой.
Технический результат достигается за счет того, что заявлен мажоритарный элемент «4 и более из 7», содержащий элемент И и 3 элемента ИЛИ, отличающийся тем, что содержит 7 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 3 уровней состоит из 3 элементов ИЛИ и 3 элементов И, каждый из 6 входов устройства соединен с парой элементов ИЛИ и И 1 уровня, а 7 вход соединен с парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И второго уровня, при этом один элемент ИЛИ 1 уровня соединен с парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом выход одного из элементов И 2 уровня соединен с элементом ИЛИ 4 уровня, к другому входу которого подключен выход элемента И 3 уровня, к другому элементу ИЛИ 4 уровня подключена пара логических элементов ИЛИ и И 3 уровня, к элементу И 4 уровня подключены выходы пары элементов ИЛИ 3 уровня, к элементу И 5 уровня подключены выходы элементов И и ИЛИ 4 уровня, к элементу ИЛИ 5 уровня подключен выход элемента ИЛИ 4 уровня и выход одного из элементов И 3 уровня, к элементу ИЛИ 6 уровня подключен выход элемента И 3 уровня и выход элемента ИЛИ 5 уровня, при этом к выходному элементу И 7 уровня подключен выход элемента И 5 уровня и выход элемента ИЛИ 6 уровня.
Краткое описание чертежей.
На фиг. 1 представлено схематичное изображение мажоритарного элемента «4 и более из 7».
На фиг. 2 представлен пример работы мажоритарного элемента «4 и более из 7».
На фигурах обозначено: 1-7 входы устройства, 8-20 логические элементы ИЛИ, 21-32 - двухвходовые логические элементы И, 33 - выход устройства.
Осуществление изобретения
Мажоритарный элемент «4 и более из 7» содержит 7 иерархических уровней логических элементов ИЛИ и И. Входы устройства 1 и 2 соединены с элементами 8 и 21, входы 3 и 4 соединены с элементами 9 и 22, входы 5 и 6 соединены с элементами 10 и 23, вход 7 соединен с элементами 13 и 26. Выход устройства является выходом элемента 32 7 уровня иерархического построения.
Логические элементы 1 уровня 21, 9, 22, 20 и 23 соответственно соединены с парами логических элементов 2 уровня 11 и 24, 11 и 24, 12 и 25, 12 и 25, 13 и 26. Элемент 8 соединен с элементами 14 и 27 второго уровня.
Логические элементы 2 уровня 11, 24, 12, 25 и 13 соответственно соединены с парами логических элементов 3 уровня 14 и 27, 15 и 28, 15 и 28, 16 и 29. Элемент 26 соединен с элементом 18 4 уровня.
Логические элементы 3 уровня соединены с логическими элементами вышестоящих уровней иерархического построения по следующей схеме: элементы 14 и 15 соединены с элементом 30 4 уровня, элемент 27 соединен с элементом 20 6 уровня, элементы 28 и 16 соединены с элементом 17 4 уровня, при этом элемент 28 также соединен с элементом 19 5 уровня, элемент 29 соединен с элементом 18 4 уровня.
Логические элементы 4 уровня 17 и 30 соединены с элементом 31 5 уровня, а элемент 18 соединен с элементом 19 5 уровня.
Элемент 31 5 уровня соединен с элементом 32 7 уровня, а элемент 19 5 уровня соединен с элементом 20 6 уровня иерархического построения, который соединен с элементом 32. Технический результат изобретения - схемотехническое упрощение мажоритарного элемента, достигается, и сокращение номенклатуры применяемых логических элементов достигается за счет использования 7 иерархических уровней с логическими элементами ИЛИ 8-20 и двухвходовыми элементами И 21-32.
Технический результат изобретения - обеспечение возможности реализации мажоритарного элемента на электронных компонентах с изменяемой архитектурой достигается за счет использования логических элементов ИЛИ 8 - 20 и двухвходовых элементов И 21-32, реализация иерархических построений которых технически наиболее простая и реализуется на большинстве электронных компонентов с изменяемой архитектурой, например программируемых логических микросхемах или различных контроллерах.
Заявленное техническое решение работает следующим образом.
Принцип работы устройства заключается в том, что на входы 1-7 устройства поступает произвольная последовательность двоичных символов «1» и «0», а на выходе устройства 33, по принятому критерию большинства «4 и более из 7», формируется «ответ» - значение тех элементов входной последовательности, число которых превышает число противоположных. Таким образом, если число «1» среди входных значений превышает число «0», то на выходе устройства будет сформировано значение, равное логической «1», что будет справедливо, и в обратном случае: при большем числе «0», выходное значение будет соответствовать логическому «0».
В качестве примера, поясняющего работу мажоритарного элемента «4 из 7», рассмотрим поступление на входы устройства 1-7 вектора [1010110].
После этого последовательно на выходах каждого из 7 уровней иерархического построения будут сформированы следующие векторы состояний (см. Фиг. 2):
на выходах элементов 1 уровня 8, 21, 9, 22, 10 и 23 сформируется вектор [101011].
на выходах элементов 2 уровня 11, 24, 12, 25, 13 и 26 сформируется вектор [101010].
на выходах элементов 3 уровня 14, 27, 15, 28, 16 и 29 сформируется вектор [111010].
на выходах элементов 4 уровня 30, 17 и 18 сформируется вектор [110].
на выходах элементов 5 уровня 31 и 19 сформируется вектор [10].
Выход элемента 20 6 уровня примет значение логической «1», которая также сформируется на выходе элемента 32 7 уровня иерархического построения, являющегося выходом устройства 33
При других входных значениях устройство работает аналогичным образом.
Claims (1)
- Мажоритарный элемент «4 и более из 7», содержащий элемент И и 3 элемента ИЛИ, отличающийся тем, что содержит 7 иерархических уровней с логическими элементами ИЛИ и двухвходовыми элементами И, каждый из первых 3 уровней состоит из 3 элементов ИЛИ и 3 элементов И, каждый из 6 входов устройства соединен с парой элементов ИЛИ и И 1 уровня, а 7 вход соединен с парой логических элементов ИЛИ и И 2 уровня, выходы каждого их логических элементов 1 уровня соединены с парой элементов ИЛИ и И второго уровня, при этом один элемент ИЛИ 1 уровня соединен с парой логических элементов ИЛИ и И 3 уровня, выходы каждого из логических элементов 2 уровня соединены с парами логических элементов ИЛИ и И 3 уровня, при этом выход одного из элементов И 2 уровня соединен с элементом ИЛИ 4 уровня, к другому входу которого подключен выход элемента И 3 уровня, к другому элементу ИЛИ 4 уровня подключена пара логических элементов ИЛИ и И 3 уровня, к элементу И 4 уровня подключены выходы пары элементов ИЛИ 3 уровня, к элементу И 5 уровня подключены выходы элементов И и ИЛИ 4 уровня, к элементу ИЛИ 5 уровня подключен выход элемента ИЛИ 4 уровня и выход одного из элементов И 3 уровня, к элементу ИЛИ 6 уровня подключен выход элемента И 3 уровня и выход элемента ИЛИ 5 уровня, при этом к выходному элементу И 7 уровня подключен выход элемента И 5 уровня и выход элемента ИЛИ 6 уровня.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016101770A RU2619197C1 (ru) | 2016-01-21 | 2016-01-21 | Мажоритарный элемент "4 и более из 7" |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2016101770A RU2619197C1 (ru) | 2016-01-21 | 2016-01-21 | Мажоритарный элемент "4 и более из 7" |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2619197C1 true RU2619197C1 (ru) | 2017-05-12 |
Family
ID=58715897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2016101770A RU2619197C1 (ru) | 2016-01-21 | 2016-01-21 | Мажоритарный элемент "4 и более из 7" |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2619197C1 (ru) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700553C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700555C1 (ru) * | 2018-09-24 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700552C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2701461C1 (ru) * | 2018-09-20 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2710877C1 (ru) * | 2019-03-13 | 2020-01-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2747107C1 (ru) * | 2019-12-06 | 2021-04-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2757821C1 (ru) * | 2020-09-24 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2759700C1 (ru) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Перестраиваемое мажоритарное устройство |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
RU81017U1 (ru) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | Мажоритарный элемент "три из пяти" |
RU2506696C1 (ru) * | 2012-09-10 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Мажоритарный элемент с многозначным внутренним представлением сигналов |
RU2533079C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
-
2016
- 2016-01-21 RU RU2016101770A patent/RU2619197C1/ru not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
RU81017U1 (ru) * | 2008-10-06 | 2009-02-27 | Государственное образовательное учреждение высшего профессионального образования "Петербургский государственный университет путей сообщения" | Мажоритарный элемент "три из пяти" |
RU2506696C1 (ru) * | 2012-09-10 | 2014-02-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Мажоритарный элемент с многозначным внутренним представлением сигналов |
RU2533079C1 (ru) * | 2013-07-09 | 2014-11-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2700554C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700553C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700552C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2701461C1 (ru) * | 2018-09-20 | 2019-09-26 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2700555C1 (ru) * | 2018-09-24 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2710877C1 (ru) * | 2019-03-13 | 2020-01-14 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2747107C1 (ru) * | 2019-12-06 | 2021-04-27 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
RU2757821C1 (ru) * | 2020-09-24 | 2021-10-21 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Пороговый модуль |
RU2759700C1 (ru) * | 2020-12-30 | 2021-11-17 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Перестраиваемое мажоритарное устройство |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2619197C1 (ru) | Мажоритарный элемент "4 и более из 7" | |
RU2665226C2 (ru) | Мажоритарный элемент "5 и более из 9" | |
CN109905228B (zh) | 一种实现哈希运算的专用计算电路 | |
Bisoyi et al. | Comparison of a 32-bit Vedic multiplier with a conventional binary multiplier | |
RU2700554C1 (ru) | Мажоритарный модуль | |
GB2528367A (en) | An apparatus and method for efficient division performance | |
RU2602382C1 (ru) | Ранговый фильтр | |
Padmaja et al. | Design of a multiplexer in multiple logic styles for Low Power VLSI | |
RU2628117C1 (ru) | Мажоритарный модуль "три из пяти" | |
RU2617588C1 (ru) | Мажоритарный элемент "8 и более из 15" | |
RU2621340C1 (ru) | Мажоритарный элемент "6 и более из 11" | |
RU2628222C2 (ru) | Мажоритарный элемент "7 и более из 13" | |
Schaefer et al. | Multiple valued input generalised reed—muller forms | |
US20150180478A1 (en) | Apparatus for simplification of input signal | |
RU2714216C1 (ru) | Пороговый модуль | |
Pitcher | The admissible mean values of a stochastic process | |
Gedam et al. | FPGA implementation of hybrid Han-Carlson adder | |
RU2616890C1 (ru) | Формирователь симметричных булевых функций | |
RU2016148959A (ru) | Способ контроля работоспособности вычислительной системы и схема контроля для его реализации | |
RU2610676C1 (ru) | Мажоритарный модуль для систем с реконфигурацией | |
Prasad et al. | High-performance NoC simulation acceleration framework employing the xilinx DSP48E1 blocks | |
RU2779754C1 (ru) | Устройство реализации кубической операции ИЛИ | |
RU2772311C1 (ru) | Устройство реализации кубической операции И | |
RU2716061C1 (ru) | Адаптивный мажоритарный блок элементов "5 и более из 9" | |
KR102012814B1 (ko) | 지연 라인 회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20190122 |