RU2759700C1 - Перестраиваемое мажоритарное устройство - Google Patents
Перестраиваемое мажоритарное устройство Download PDFInfo
- Publication number
- RU2759700C1 RU2759700C1 RU2020143979A RU2020143979A RU2759700C1 RU 2759700 C1 RU2759700 C1 RU 2759700C1 RU 2020143979 A RU2020143979 A RU 2020143979A RU 2020143979 A RU2020143979 A RU 2020143979A RU 2759700 C1 RU2759700 C1 RU 2759700C1
- Authority
- RU
- Russia
- Prior art keywords
- input
- majority block
- inputs
- elements
- majority
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K10/00—Arrangements for improving the operating reliability of electronic equipment, e.g. by providing a similar standby unit
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computational Mathematics (AREA)
- Power Engineering (AREA)
- Hardware Redundancy (AREA)
Abstract
Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высоконадежных устройств и систем, применяющих мажоритарное резервирование. Технический результат - повышение надежности устройства, а именно: парирование трех неисправностей в пятиканальных резервированных системах. В перестраиваемое мажоритарное устройство, содержащее мажоритарный блок, состоящий из шести элементов 2ИЛИ и одного элемента 3ИЛИ, дополнительно введены пять входных групп сравнения, синхронизирующая шина, шина сброса, выходная шина, инвертор, элемент 5ИЛИ, RS-триггер, элемент 3ИЛИ, первый и второй элементы 2И, элемент 2ИЛИ. Каждая из входных групп сравнения состоит из информационной шины, первого и второго D-триггеров, элемента неравнозначности и элемента 2И входной группы сравнения. 2 ил.
Description
Изобретение относится к автоматике и вычислительной технике и может быть использовано при разработке высоконадежных устройств и систем, применяющих мажоритарное резервирование.
Из уровня техники известен «управляемый мажоритарный элемент «три из пяти» RU 2651189, состоящий из пятивходового мажоритарного элемента, схемы контроля мажоритарного элемента и схемы блокировки.
Наиболее близким к предлагаемому устройству является «мажоритарное устройство» RU 898633, содержащее три входных группы элементов 2ИЛИ и по числу выходов устройства выходные группы из трех элементов 3И, выходы которых в каждой выходной группе соединены через элемент 3ИЛИ с соответствующим выходом устройства, два входа -с выходами элементов 2ИЛИ соответствующей входной группы, а третьи входы - с пятым, первым и вторым входами устройства, входы элементов 2ИЛИ входных групп соединены с соответствующими парами из пяти входов устройства.
Недостатком вышеописанных устройств является невозможность исправной работы при трех отказах.
Задачей предлагаемого технического решения является повышение надежности устройства при сохранении работоспособности устройства при трех отказах.
Указанная задача достигается тем, что в перестраиваемое мажоритарное устройство, содержащее мажоритарный блок, состоящий из шести элементов 2ИЛИ и одного элемента 3ИЛИ, причем первый вход мажоритарного блока соединен с первыми входами первого и шестого элементов 2ИЛИ мажоритарного блока, второй вход мажоритарного блока соединен с первым входом второго элемента 2ИЛИ мажоритарного блока и со вторым входом третьего элемента 2ИЛИ мажоритарного блока, третий вход мажоритарного блока соединен с первым входом третьего элемента 2ИЛИ мажоритарного блока и со вторыми входами первого и пятого элемента 2ИЛИ мажоритарного блока, четвертый вход мажоритарного блока соединен с первым входом четвертого элемента 2ИЛИ мажоритарного блока и со вторыми входами второго и шестого элементов 2ИЛИ мажоритарного блока, пятый вход соединен с первым входом пятого элемента 2ИЛИ мажоритарного блока и с вторым входом четвертого элемента 2ИЛИ мажоритарного блока, дополнительно введены пять входных групп сравнения, синхронизирующая шина, шина сброса, выходная шина, инвертор, элемент 5ИЛИ, RS-триггер, элемент 3ИЛИ, первый и второй элементы 2И, элемент 2ИЛИ, причем каждая из входных групп сравнения состоит из информационной шины, первого и второго D-триггеров, элемента неравнозначности и элемента 2И входной группы сравнения, информационная шина соединена с информационным входом первого D-триггера и первым входом элемента 2И входной группы сравнения, выход первого D-триггера соединен с первым входом элемента неравнозначности, выход которого соединен с информационным входом второго D-триггера, инверсный выход которого соединен со вторым входом элемента 2И входной группы сравнения, выходы элементов 2И входных групп сравнения соединены с входами мажоритарного блока соответственно, синхронизирующая шина соединена с синхронизирующими входами первых D-триггеров каждой входной группы сравнения и через инвертор - с синхронизирующими входами вторых D-триггеров каждой входной группы сравнения, сбросовая шина соединена с R-входами первого и второго D-триггеров каждой входной группы сравнения и S-входом RS-триггера, выходы вторых D-триггеров каждой входной группы сравнения соединены с входами элемента 5ИЛИ, выход которого соединен с R-входом RS-триггера, прямой и инверсный выходы которого соединены соответственно со вторыми входами первого и второго элементов 2И, в мажоритарный блок дополнительно введены первый, второй, третий, четвертый, пятый и шестой элементы 2И мажоритарного блока, выходы первого и второго, третьего и четвертого, пятого и шестого элементов 2ИЛИ мажоритарного блока соединены соответственно с входами первого, второго и третьего элементов 2И мажоритарного блока, выходы первого, второго и третьего элементов 2И мажоритарного блока соединены соответственно с первыми входами четвертого, пятого и шестого элемента 2И мажоритарного блока и с первым, третьим и четвертым выходами мажоритарного блока, первый, второй и пятый входы мажоритарного блока соединены соответственно со вторыми входами пятого, шестого и четвертого элементов 2И мажоритарного блока, выходы четвертого, пятого и шестого элементов 2И мажоритарного блока соединены с входами элемента 3ИЛИ мажоритарного блока, выход которого соединен со вторым выходом мажоритарного блока, второй выход мажоритарного блока соединен с первым входом первого элемента 2И, первый, третий и четвертый выходы мажоритарного блока соединены с входами элемента 3ИЛИ, выход которого соединен с первым входом второго элемента 2И, выходы первого и второго элементов 2И соединены с входами элемента 2ИЛИ, выход которого соединен со вторыми входами элементов неравнозначности каждой входной группы сравнения и выходной шиной.
На фиг. 1 представлена схема перестраиваемого мажоритарного устройства (ПМУ), где:
1.1-1.5 - информационные шины входных групп сравнения;
2 - синхронизирующая шина;
3 - шина сброса;
4.1-4.5 - первые D-триггеры; 5 - инвертор;
6.1-6.5 - элементы неравнозначности;
7.1-7.5 - вторые D-триггеры;
8.1-8.5 - элементы 2И входных групп сравнения;
9 - элемент 5ИЛИ;
10 - RS-триггер;
11 - мажоритарный блок;
12 - элемент 3ИЛИ;
13 - первый элемент 2И;
14 - второй элемент 2И;
15 - элемент 2ИЛИ;
16 - выходная шина.
На фиг. 2 представлена структурная схема мажоритарного блока, где:
17-21 - первый-пятый входы мажоритарного блока;
22-27 - первый-шестой элементы 2ИЛИ мажоритарного блока;
28-33 - первый-шестой элементы 2И мажоритарного блока;
34 - элемент ЗИЛИ мажоритарного блока;
35-38 - первый-четвертый выходы мажоритарного блока.
Каждая группа сравнения ПМУ состоит из: информационной шины, первого D-триггера, второго D-триггера, элемента неравнозначности и элемента 2И входной группы сравнения. В каждой группе сравнения ПМУ: информационная шина соединена с информационным входом первого D-триггера и первым входом элемента 2И входной группы сравнения, выход первого D-триггера соединен с первым входом элемента неравнозначности, выход которого соединен с информационным входом второго D-триггера, инверсный выход которого соединен со вторым входом элемента 2И входной группы сравнения. Выходы элементов 2И входных групп сравнения соединены с входами мажоритарного блока (17-21) соответственно.
Синхронизирующая шина (2) соединена с синхронизирующими входами первых D-триггеров (4.1-4.5) каждой входной группы сравнения и через инвертор (5) - с синхронизирующими входами вторых D-триггеров (7.1-7.5) каждой входной группы сравнения, шина сброса (3) соединена с R-входами первых (4.1-4.5) и вторых (7.1-7.5) D-триггеров каждой входной группы сравнения и S-входом RS-триггера (10). Выходы вторых (7.1-7.5) D-триггеров каждой входной группы сравнения соединены с входами элемента 5ИЛИ (9), выход которого соединен с R-входом RS-триггера (10). Прямой и инверсный выходы RS-триггера (10) соединены соответственно со вторыми входами первого (13) и второго (14) элементов 2И.
Мажоритарный блок (11) состоит из: пяти входов (17-21) мажоритарного блока, шести элементов 2ИЛИ (22-27) мажоритарного блока, шести элементов 2И (28-33) мажоритарного блока, элемента 3ИЛИ (34) мажоритарного блока, четырех выходов (35-38) мажоритарного блока.
Первый вход (17) мажоритарного блока соединен с первыми входами первого (22) и шестого (27) элементов 2ИЛИ мажоритарного блока. Второй вход (18) мажоритарного блока соединен с первым входом второго элемента 2ИЛИ (23) мажоритарного блока и со вторым входом третьего элемента 2ИЛИ (24) мажоритарного блока. Третий вход (19) мажоритарного блока соединен с первым входом третьего элемента 2ИЛИ (24) мажоритарного блока и со вторыми входами первого (22) и пятого (26) элементов 2ИЛИ мажоритарного блока. Четвертый вход (20) мажоритарного блока соединен с первым входом четвертого элемента 2ИЛИ (25) мажоритарного блока и со вторыми входами второго (23) и шестого (27) элементов 2ИЛИ мажоритарного блока. Пятый вход (21) мажоритарного блока соединен с первым входом пятого (26) элемента 2ИЛИ мажоритарного блока и со вторым входом четвертого (25) элемента 2ИЛИ мажоритарного блока. Выходы первого (22) и второго (23), третьего (24) и четвертого (25), пятого (26) и шестого (27) элементов 2ИЛИ мажоритарного блока соединены соответственно с входами первого (28), второго (29) и третьего (30) элементов 2И мажоритарного блока. Выходы первого (28), второго (29) и третьего (30) элементов 2И мажоритарного блока соединены соответственно с первыми входами четвертого (31), пятого (32) и шестого (33) элемента 2И мажоритарного блока и с первым (35), третьим (37) и четвертым (38) выходами мажоритарного блока. Первый (17), второй (18) и пятый (21) входы мажоритарного блока соединены соответственно со вторыми входами пятого (32), шестого (33) и четвертого (31) элементов 2И мажоритарного блока. Выходы четвертого (31), пятого (32) и шестого (33) элементов 2И мажоритарного блока соединены со входами элемента ЗИЛИ (34) мажоритарного блока, выход которого соединен со вторым выходом (36) мажоритарного блока.
Второй выход (36) мажоритарного блока соединен с первым входом первого элемента 2И (13). Первый (35), третий (37) и четвертый (38) выходы мажоритарного блока соединены с входами элемента 3ИЛИ (12), выход которого соединен с первым входом второго элемента 2И (14). Выходы первого (13) и второго (14) элементов 2И соединены с входами элемента 2ИЛИ (15), выход которого соединен со вторыми входами элементов неравнозначности (6.1-6.5) каждой входной группы сравнения и выходной шиной (16).
Устройство работает следующим образом.
Перед началом работы на вход сброса канала поступает импульс сброса, устанавливающий первые и вторые D-триггеры (4.1-4.5, 7.1-7.5) в "0", а RS-триггер (10) в «1». На инверсных выходах вторых D-триггеров (7.1-7.5) устанавливается "1", элементы 2И (8.1-8.5) входных групп сравнения открыты, также открыты первый и второй элементы 2И (13, 14).
При исправной работе всех каналов информация с входных шин через элементы 2И (8.1-8.5) входных групп сравнения поступает на входы мажоритарного блока (11).
В мажоритарном блоке (11) на выходах первого-шестого элементов 2И (28-33) мажоритарного блока исполняются соответственно следующие функции (1, 2, 3, 4, 5 - соответствуют входам мажоритарного блока 17-21):
1⋅2v1⋅4v2⋅3v3⋅4 - на выходе первого элемента 2И (28) мажоритарного блока,
2⋅4v2⋅5v3⋅4v3⋅5 - на выходе второго элемента 2И (29) мажоритарного блока,
1⋅3v1⋅5v3⋅4v4⋅5 - на выходе третьего элемента 2И (30) мажоритарного блока,
1⋅2⋅5v1⋅4⋅5v2⋅3⋅5v2⋅4⋅5 - на выходе четвертого элемента 2И (31) мажоритарного блока,
1⋅2⋅4v1⋅2⋅5v1⋅3⋅4v1⋅3⋅5 - на выходе пятого элемента 2И (32)
мажоритарного блока,
1⋅2⋅3v1⋅2⋅5v2⋅3⋅4v2⋅4⋅5 - на выходе шестого элемента 2И (33) мажоритарного блока.
Соответственно, на втором выходе (36) мажоритарного блока выполняется функция «три из пяти».
Так как первый элемент 2И (13) открыт, то информация с мажоритарного блока (11) через первый элемент 2И (13) и через элемент 2ИЛИ (15) поступает на выходную шину (16) и на вторые входы элементов неравнозначности (6.1-6.5).
При поступлении логической «1» на информационные входы первых D-триггеров (4.1-4.5), на первые входы элементов неравнозначности (6.1-6.5) также поступает логическая «1». Логическая «1» через элементы 2И (8.1-8.5) входных групп сравнения, мажоритарный блок (11), первый и второй элементы 2И (13, 14) и через элемент 2ИЛИ (15) также поступает на вторые входы элементов неравнозначности (6.1-6.5).
На выходах элементов неравнозначности (6.1-6.5) могут возникать помехи за счет разницы задержек на входах. Однако, за счет привязки к спаду импульса на инверторе (5) сигнал на выходах вторых D-триггеров (7.1-7.5) остается прежним.
При неисправной работе, например, первого информационного входа (1.1) на выходе элемента неравнозначности (6.1) устанавливается логическая «1». На выходе второго D-триггера (7.1) устанавливается логическая «1», а на инверсном выходе -логический «О». На первый вход мажоритарного блока (11) поступает логический «О». Так как на выходе элемента 5ИЛИ (9) устанавливается логическая «1», RS-триггер (10) сбрасывается, первый элемент 2И (13) закрывается, а второй элемент 2И (14) открывается. Информация с первого, третьего, четвертого выходов (35, 37, 38) мажоритарного блока (И) поступает на входы элемента 3ИЛИ (12) и реализует функцию 2⋅3v2⋅4v2⋅5v3⋅4v3⋅5v4⋅5, то есть, парирует первую возникшую неисправность.
При возникновении второй неисправности, например, по второму информационному входу (1.2) на выходе элемента неравнозначности (6.2) устанавливается логическая «1». Далее, логический «0» поступает на второй вход мажоритарного блока (11). Информация с первого, третьего, четвертого выходов (35, 37, 38) мажоритарного блока (11) поступает на элемент ЗИЛИ (12), на котором реализуется функция 3⋅4v3⋅5v4⋅5. Таким образом парируется вторая неисправность. Далее, мажоритарный блок (11) работает как мажоритарный элемент «два из трех», то есть парируется третья неисправность.
Таким образом, устройство работоспособно при наличии трех неисправностей.
Технический результат заключается в повышении надежности, а именно: парировании трех неисправностей в пятиканальных резервированных системах.
Claims (1)
- Перестраиваемое мажоритарное устройство, содержащее мажоритарный блок, состоящий из шести элементов 2ИЛИ и одного элемента 3ИЛИ, причем первый вход мажоритарного блока соединен с первыми входами первого и шестого элементов 2ИЛИ мажоритарного блока, второй вход мажоритарного блока соединен с первым входом второго элемента 2ИЛИ мажоритарного блока и со вторым входом третьего элемента 2ИЛИ мажоритарного блока, третий вход мажоритарного блока соединен с первым входом третьего элемента 2ИЛИ мажоритарного блока и со вторыми входами первого и пятого элементов 2ИЛИ мажоритарного блока, четвертый вход мажоритарного блока соединен с первым входом четвертого элемента 2ИЛИ мажоритарного блока и со вторыми входами второго и шестого элементов 2ИЛИ мажоритарного блока, пятый вход соединен с первым входом пятого элемента 2ИЛИ мажоритарного блока и с вторым входом четвертого элемента 2ИЛИ мажоритарного блока, отличающееся тем, что в перестраиваемое мажоритарное устройство дополнительно введены пять входных групп сравнения, синхронизирующая шина, шина сброса, выходная шина, инвертор, элемент 5ИЛИ, RS-триггер, элемент 3ИЛИ, первый и второй элементы 2И, элемент 2ИЛИ, причем каждая из входных групп сравнения состоит из информационной шины, первого и второго D-триггеров, элемента неравнозначности и элемента 2И входной группы сравнения, в каждой из входных групп сравнения информационная шина соединена с информационным входом первого D-триггера и первым входом элемента 2И входной группы сравнения, выход первого D-триггера соединен с первым входом элемента неравнозначности, выход которого соединен с информационным входом второго D-триггера, инверсный выход которого соединен со вторым входом элемента 2И входной группы сравнения, выходы элементов 2И входных групп сравнения соединены с входами мажоритарного блока соответственно, синхронизирующая шина соединена с синхронизирующими входами первых D-триггеров каждой входной группы сравнения и через инвертор - с синхронизирующими входами вторых D-триггеров каждой входной группы сравнения, сбросовая шина соединена с R-входами первого и второго D-триггеров каждой входной группы сравнения и S-входом RS-триггера, выходы вторых D-триггеров каждой входной группы сравнения соединены с входами элемента 5ИЛИ, выход которого соединен с R-входом RS-триггера, прямой и инверсный выходы которого соединены соответственно со вторыми входами первого и второго элементов 2И, в мажоритарный блок дополнительно введены первый, второй, третий, четвертый, пятый и шестой элементы 2И мажоритарного блока, выходы первого и второго, третьего и четвертого, пятого и шестого элементов 2ИЛИ мажоритарного блока соединены соответственно с входами первого, второго и третьего элементов 2И мажоритарного блока, выходы первого, второго и третьего элементов 2И мажоритарного блока соединены соответственно с первыми входами четвертого, пятого и шестого элемента 2И мажоритарного блока и с первым, третьим и четвертым выходами мажоритарного блока, первый, второй и пятый входы мажоритарного блока соединены соответственно со вторыми входами пятого, шестого и четвертого элементов 2И мажоритарного блока, выходы четвертого, пятого и шестого элементов 2И мажоритарного блока соединены с входами элемента 3ИЛИ мажоритарного блока, выход которого соединен со вторым выходом мажоритарного блока, второй выход мажоритарного блока соединен с первым входом первого элемента 2И, первый, третий и четвертый выходы мажоритарного блока соединены с входами элемента 3ИЛИ, выход которого соединен с первым входом второго элемента 2И, выходы первого и второго элементов 2И соединены с входами элемента 2ИЛИ, выход которого соединен со вторыми входами элементов неравнозначности каждой входной группы сравнения и выходной шиной.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020143979A RU2759700C1 (ru) | 2020-12-30 | 2020-12-30 | Перестраиваемое мажоритарное устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| RU2020143979A RU2759700C1 (ru) | 2020-12-30 | 2020-12-30 | Перестраиваемое мажоритарное устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| RU2759700C1 true RU2759700C1 (ru) | 2021-11-17 |
Family
ID=78607512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU2020143979A RU2759700C1 (ru) | 2020-12-30 | 2020-12-30 | Перестраиваемое мажоритарное устройство |
Country Status (1)
| Country | Link |
|---|---|
| RU (1) | RU2759700C1 (ru) |
Citations (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU898633A1 (ru) * | 1980-05-14 | 1982-01-15 | Организация П/Я В-8466 | Мажоритарное устройство |
| SU1119196A1 (ru) * | 1983-06-03 | 1984-10-15 | Предприятие П/Я В-2203 | Мажоритарное устройство |
| US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
| SU1420661A1 (ru) * | 1986-12-02 | 1988-08-30 | Научно-Производственное Объединение "Импульс" Им.Хху Съезда Кпсс | Устройство дл мажоритарного выбора асинхронных сигналов |
| SU1651748A1 (ru) * | 1989-10-05 | 1996-06-10 | В.Н. Виноградов | Мажоритарное устройство |
| SU1683479A1 (ru) * | 1989-12-22 | 1996-06-10 | Научно-исследовательский институт импульсной техники | Мажоритарное устройство |
| US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
| RU2300137C1 (ru) * | 2006-01-10 | 2007-05-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
| RU2396591C1 (ru) * | 2008-11-26 | 2010-08-10 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" | Устройство для мажоритарного выбора сигналов |
| RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
| RU2610246C1 (ru) * | 2015-12-11 | 2017-02-08 | Олег Александрович Козелков | Универсальный мажоритарный модуль |
| RU2610676C1 (ru) * | 2015-12-22 | 2017-02-14 | Олег Александрович Козелков | Мажоритарный модуль для систем с реконфигурацией |
| RU2617588C1 (ru) * | 2016-01-21 | 2017-04-25 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "8 и более из 15" |
| RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
| RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
| RU2626347C1 (ru) * | 2016-05-18 | 2017-07-26 | Олег Александрович Козелков | Мажоритарный модуль для отказоустойчивых систем |
| RU2626346C1 (ru) * | 2016-05-18 | 2017-07-26 | Олег Александрович Козелков | Многофункциональный мажоритарный модуль |
| RU2651189C1 (ru) * | 2017-07-03 | 2018-04-18 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Управляемый мажоритарный элемент "три из пяти" |
| RU2665226C2 (ru) * | 2016-01-21 | 2018-08-28 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "5 и более из 9" |
| RU2700553C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
-
2020
- 2020-12-30 RU RU2020143979A patent/RU2759700C1/ru active
Patent Citations (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SU898633A1 (ru) * | 1980-05-14 | 1982-01-15 | Организация П/Я В-8466 | Мажоритарное устройство |
| SU1119196A1 (ru) * | 1983-06-03 | 1984-10-15 | Предприятие П/Я В-2203 | Мажоритарное устройство |
| US4617475A (en) * | 1984-03-30 | 1986-10-14 | Trilogy Computer Development Partners, Ltd. | Wired logic voting circuit |
| SU1420661A1 (ru) * | 1986-12-02 | 1988-08-30 | Научно-Производственное Объединение "Импульс" Им.Хху Съезда Кпсс | Устройство дл мажоритарного выбора асинхронных сигналов |
| SU1651748A1 (ru) * | 1989-10-05 | 1996-06-10 | В.Н. Виноградов | Мажоритарное устройство |
| SU1683479A1 (ru) * | 1989-12-22 | 1996-06-10 | Научно-исследовательский институт импульсной техники | Мажоритарное устройство |
| US7129742B1 (en) * | 2005-02-23 | 2006-10-31 | The United States Of America As Represented By The National Security Agency | Majority logic circuit |
| RU2300137C1 (ru) * | 2006-01-10 | 2007-05-27 | Государственное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
| RU2396591C1 (ru) * | 2008-11-26 | 2010-08-10 | Открытое акционерное общество "Ракетно-космическая корпорация "Энергия" имени С.П. Королева" | Устройство для мажоритарного выбора сигналов |
| RU2580801C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
| RU2610246C1 (ru) * | 2015-12-11 | 2017-02-08 | Олег Александрович Козелков | Универсальный мажоритарный модуль |
| RU2618899C1 (ru) * | 2015-12-11 | 2017-05-11 | Олег Александрович Козелков | Мажоритарный модуль |
| RU2610676C1 (ru) * | 2015-12-22 | 2017-02-14 | Олег Александрович Козелков | Мажоритарный модуль для систем с реконфигурацией |
| RU2617588C1 (ru) * | 2016-01-21 | 2017-04-25 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "8 и более из 15" |
| RU2619197C1 (ru) * | 2016-01-21 | 2017-05-12 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "4 и более из 7" |
| RU2665226C2 (ru) * | 2016-01-21 | 2018-08-28 | Межрегиональное общественное учреждение "Институт инженерной физики" | Мажоритарный элемент "5 и более из 9" |
| RU2626347C1 (ru) * | 2016-05-18 | 2017-07-26 | Олег Александрович Козелков | Мажоритарный модуль для отказоустойчивых систем |
| RU2626346C1 (ru) * | 2016-05-18 | 2017-07-26 | Олег Александрович Козелков | Многофункциональный мажоритарный модуль |
| RU2651189C1 (ru) * | 2017-07-03 | 2018-04-18 | Федеральное государственное унитарное предприятие "Научно-производственный центр автоматики и приборостроения имени академика Н.А. Пилюгина" (ФГУП "НПЦАП") | Управляемый мажоритарный элемент "три из пяти" |
| RU2700553C1 (ru) * | 2018-09-20 | 2019-09-17 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Мажоритарный модуль |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE69801909T2 (de) | Lose gekoppelte, synchronisierte ausführung | |
| ATE162898T1 (de) | Fehlertolerantes rechnersystem. | |
| CN109634171B (zh) | 双核双锁步二取二架构及其安全平台 | |
| CA3033912A1 (en) | Method and apparatus for redundant data processing | |
| RU2759700C1 (ru) | Перестраиваемое мажоритарное устройство | |
| RU2527191C1 (ru) | Резервированная многоканальная вычислительная система | |
| US11347676B2 (en) | Methods for managing communications involving a lockstep processing system | |
| US10346242B2 (en) | Distributed real-time computer system and time-triggered distribution unit | |
| Martinez et al. | A fault tolerant parallel-prefix adder for VLSI and FPGA design | |
| CN108009047B (zh) | 一种双机热备模型及实现方法 | |
| RU2460121C1 (ru) | Резервированная двухпроцессорная вычислительная система | |
| US11138054B2 (en) | Clock fractional divider module, image and/or video processing module, and apparatus | |
| US11687428B2 (en) | Glitch suppression apparatus and method | |
| RU2634189C1 (ru) | Многоканальная самодиагностируемая вычислительная система с резервированием замещением и способ повышения ее отказоустойчивости (варианты) | |
| RU2444053C1 (ru) | Вычислительная система | |
| RU2726646C1 (ru) | Устройство мажоритирования с заменой | |
| KR101127038B1 (ko) | 타이밍 동기화 기능을 갖는 시스템 | |
| US20190171535A1 (en) | Data Transmission Between Computation Units Having Safe Signaling Technology | |
| RU2453079C2 (ru) | Устройство для контроля и резервирования информационной системы | |
| Abu-Libdeh et al. | Elastic replication for scalable consistent service | |
| DE4401168C2 (de) | Vorrichtung zur fehlertoleranten Ausführung von Programmen | |
| SU1510098A1 (ru) | Устройство дл контрол парафазных сигналов | |
| CN109861871B (zh) | 具备自监控功能的以太网旁路设备 | |
| Lawler | The minimal synthesis of tree structures | |
| SU618875A1 (ru) | Трехканальное резервированное устройство |