RU2709663C1

RU2709663C1 - Логический преобразователь

Info

Publication number: RU2709663C1
Application number: RU2019107221A
Authority: RU
Inventors: Дмитрий Васильевич Андреев
Priority date: 2019-03-13
Filing date: 2019-03-13
Publication date: 2019-12-19

Abstract

Изобретение относится к области вычислительной технике. Технический результат заключается в уменьшении аппаратных затрат при сохранении функциональных возможностей прототипа логического преобразователя. Технический результат достигается за счет логического преобразователя, предназначенного для реализации любой из простых симметричных булевых функций, содержащего семь мажоритарных элементов, где выход i-го мажоритарного элемента и первый, второй, третий входы пятого, первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым, вторым, третьим информационными, вторым настроечным входами логического преобразователя, первый, j-йинформационные и первый настроечный входы которого подключены соответственно к второму входу первого, третьему входу (j-1)-го мажоритарных элементов и первым входам первого, второго, третьего мажоритарных элементов, при этом третий вход k-гомажоритарного элемента и первые входы шестого, седьмого мажоритарных элементов соединены соответственно с выходом (2×k-10)-го мажоритарного элемента и четвертым информационным, первым настроечным входами логического преобразователя. 1 ил.

Description

Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.

Известны логические преобразователи (патент РФ 2542895, кл. G06F 7/57, 2015 г.; патент РФ 2647639, кл. G06F 7/57, 2018 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ₁, τ₂, τ₄, τ₅, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся большие аппаратурные затраты, обусловленные тем, что каждый из упомянутых аналогов содержит восемь мажоритарных элементов.

Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2621281, кл. G06F 7/00, 2017 г.), который содержит мажоритарные элементы и с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ₄, τ₅, зависящих от пяти аргументов - входных двоичных сигналов.

К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся большие аппаратурные затраты, обусловленные тем, что прототип содержит восемь мажоритарных элементов.

Техническим результатом изобретения является уменьшение аппаратурных затрат при сохранении функциональных возможностей прототипа.

Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем семь мажоритарных элементов, выход i-го (i∈{1,2,3,5,6}) мажоритарного элемента и первый, второй, третий входы пятого, первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым, вторым, третьим информационными, вторым настроечным входами логического преобразователя, первый, j-й

информационные и первый настроечный входы которого подключены соответственно к второму входу первого, третьему входу (j-1)-го мажоритарных элементов и первым входам первого, второго, третьего мажоритарных элементов, особенность заключается в том, что третий вход k-го

мажоритарного элемента и первые входы шестого, седьмого мажоритарных элементов соединены соответственно с выходом (2×k-10)-го мажоритарного элемента и четвертым информационным, первым настроечным входами логического преобразователя, выход которого подключен к выходу седьмого мажоритарного элемента.

На чертеже представлена схема предлагаемого логического преобразователя.

Логический преобразователь содержит мажоритарные элементы 1₁, …, 1₇, причем выход элемента 1_i, (i∈{1,2,3,5,6}), третий вход элемента 1_k

и первый, второй, третий входы элемента 1₅, первый вход элемента 1₆ соединены соответственно с вторым входом элемента 1_i+1 выходом элемента 1_2×k-10 и первым, вторым, третьим, четвертым информационными входами логического преобразователя, первый, j-й

информационные и первый настроечный входы которого подключены соответственно к второму входу элемента 1₁, третьему входу элемента 1_j-1 и первым входам элементов 1₁ 1₂, 1₃, 1₇ а первый вход элемента 1₄ и выход элемента 1₇ соединены соответственно с вторым настроечным входом и выходом логического преобразователя.

Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ₁,ƒ₂∈{0,1} константной настройки. На его первый, …, пятый информационные входы подаются соответственно подлежащие обработке двоичные сигналы x₁, …, x₅∈{0,1}. На выходе мажоритарного элемента

имеем

, где

есть соответственно сигналы на его первом, втором, третьем входах и символы операций ИЛИ, И. Следовательно, сигнал на выходе элемента 1₇ определяется выражением

в котором

Таким образом, на выходе предлагаемого преобразователя получим

где τ₁, τ₂, τ₄, τ₅ есть простые симметричные булевы функции пяти аргументов х_1, …, х₅ (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М.: Энергия, 1974 г.). При этом указанный преобразователь содержит семь мажоритарных элементов.

Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь с помощью константной настройки реализует любую из простых симметричных булевых функций τ₁, τ₂, τ₄, τ₅ зависящих от пяти аргументов - входных двоичных сигналов, и обладает меньшими по сравнению с прототипом аппаратурными затратами.

Claims

Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий семь мажоритарных элементов, причем выход i-го (i ∈ {1,2,3,5,6}) мажоритарного элемента и первый, второй, третий входы пятого, первый вход четвертого мажоритарных элементов соединены соответственно с вторым входом (i+1)-го мажоритарного элемента и первым, вторым, третьим информационными, вторым настроечным входами логического преобразователя, первый, j-й
информационные и первый настроечный входы которого подключены соответственно к второму входу первого, третьему входу (j-1)-го мажоритарных элементов и первым входам первого, второго, третьего мажоритарных элементов, отличающийся тем, что третий вход k-го
мажоритарного элемента и первые входы шестого, седьмого мажоритарных элементов соединены соответственно с выходом (2×k-10)-го мажоритарного элемента и четвертым информационным, первым настроечным входами логического преобразователя, выход которого подключен к выходу седьмого мажоритарного элемента.