RU2710878C1 - Логический преобразователь - Google Patents
Логический преобразователь Download PDFInfo
- Publication number
- RU2710878C1 RU2710878C1 RU2019107222A RU2019107222A RU2710878C1 RU 2710878 C1 RU2710878 C1 RU 2710878C1 RU 2019107222 A RU2019107222 A RU 2019107222A RU 2019107222 A RU2019107222 A RU 2019107222A RU 2710878 C1 RU2710878 C1 RU 2710878C1
- Authority
- RU
- Russia
- Prior art keywords
- majority
- group
- input
- elements
- inputs
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/23—Majority or minority circuits, i.e. giving output having the state of the majority or the minority of the inputs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Physics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
Abstract
Изобретение относится к вычислительной технике. Технический результат заключается в обеспечении реализации с помощью константной настройки любой из простых симметричных булевых функций. Технический результат достигается за счет логического преобразователя, содержащего 3×n-7 мажоритарных элементов, которые имеют по три входа, отличающегося тем, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-ягруппа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы. 1 ил.
Description
Изобретение относится к вычислительной технике и может быть использовано для построения средств автоматики, функциональных узлов систем управления и др.
Известны логические преобразователи (патент РФ 2281545, кл. G06F 7/57, 2006 г.; патент РФ 2417404, кл. G06F 7/57, 2011 г.), которые с помощью константной настройки реализуют любую из простых симметричных булевых функций τ1, τ2, τn-1, τn зависящих от n аргументов - входных двоичных сигналов x1, …, xn∈{0,1}, при n=4.
К причине, препятствующей достижению указанного ниже технического результата при использовании известных логических преобразователей, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка сигналов x1, …, xn, при n>4, и особенности структурной организации.
Наиболее близким устройством того же назначения к заявленному изобретению по совокупности признаков является принятый за прототип логический преобразователь (патент РФ 2518669, кл. G06F7/57, 2014 г.), который содержит 3×n-7 мажоритарных элементов и с помощью константной настройки реализует любую из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов x1, …, xn∈{0,1}, при n=4.
К причине, препятствующей достижению указанного ниже технического результата при использовании прототипа, относятся ограниченные функциональные возможности, обусловленные тем, что не допускается обработка сигналов x1, …, xn, при n>4, и особенности структурной организации.
Техническим результатом изобретения является расширение функциональных возможностей за счет обеспечения реализации с помощью константной настройки любой из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов x1, …, xn, при n≥4, аппаратурный состав из 3×n-1 мажоритарных элементов и схемная глубина, равная n.
Указанный технический результат при осуществлении изобретения достигается тем, что в логическом преобразователе, содержащем 3×n-7 мажоритарных элементов, которые имеют по три входа, особенность заключается в том, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-я группа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы.
На чертеже представлена схема предлагаемого логического преобразователя.
Логический преобразователь содержит 3×n-7 (n≥4) мажоритарных элементов 111, …, 1(n-3)3, 13×n-8, 13×n-7, которые имеют по три входа, причем элементы 111, …, 1(n-3)3 сгруппированы в n-3 групп так, что i-я группа содержит элементы 1i1, 1i2, 1i3, выход элемента ii1 и третий вход элемента ii3 соединены соответственно с вторым входом и выходом элемента 1i2, выходы элементов 1j1 где n>4), 1j3, 13×n-8, 13×n-7 подключены соответственно к вторым входам элементов 1(j+1)1, 1(j+i)3, 111, 113, а первые входы элементов 1i1, 1i3, 13×n-8 и выход элемента 1(n-3)3 соединены соответственно с вторым настроечным входом и выходом логического преобразователя, первый настроечный вход которого подключен к первому входу элемента 1i2.
Работа предлагаемого логического преобразователя осуществляется следующим образом. На его первом, втором настроечных входах фиксируются соответственно необходимые сигналы ƒ1,ƒ2∈{0,1} константной настройки. На первый вход элемента 13×n-7 и второй вход элемента 13×n-8, второй вход элемента 13×n-7 и третий вход элемента 13×n-8, третьи входы элементов 13×n-7, 1i1 1i2 подаются соответственно подлежащие обработке двоичные сигналы x1,x2,x3,xi+2,xi+3∈{0,1}. Сигнал на выходе трехвходового мажоритарного элемента равен 1 (0) только тогда, когда на двух или на трех входах этого элемента действуют сигналы, равные 1 (0). Следовательно, во-первых: на выходе элемента 13×n-7 имеем Maj(x1,x2,x3)=x1⋅x2∨ x1⋅x3∨x2⋅x3, где ∨, ⋅ есть символы операций ИЛИ, И, и во-вторых: если на первом входе любого из мажоритарных элементов, подключенных к настроечным входам предлагаемого логического преобразователя, фиксируется 1 (0), то этот элемент будет выполнять операцию ИЛИ (И) над сигналами, действующими на двух других его входах. Таким образом, сигнал на выходе элемента 1i3 определяется выражением
Согласно (1), (2), (3) на выходе предлагаемого преобразователя получим
где τ1, τ2, τn-1, τn есть простые симметричные булевы функции n аргументов х1, …, xn (см. стр. 126 в книге Поспелов Д.А. Логические методы анализа и синтеза схем. М: Энергия, 1974 г.); n≥4.
Вышеизложенные сведения позволяют сделать вывод, что предлагаемый логический преобразователь обладает более широкими по сравнению с прототипом функциональными возможностями, так как с помощью константной настройки реализует любую из простых симметричных булевых функций τ1, τ2, τn-1, τn, зависящих от n аргументов - входных двоичных сигналов х1, …, xn∈{0,1}, при n≥4. Кроме того, предлагаемый логический преобразователь содержит 3×n-7 мажоритарных элементов и имеет схемную глубину, равную n.
Claims (1)
- Логический преобразователь, предназначенный для реализации простых симметричных булевых функций, содержащий 3×n-7 мажоритарных элементов, которые имеют по три входа, отличающийся тем, что n≥4, 3×n-9 мажоритарных элементов сгруппированы в n-3 групп так, что i-я группа содержит три мажоритарных элемента, в i-й группе выход первого и третий вход третьего мажоритарных элементов соединены соответственно с вторым входом и выходом второго мажоритарного элемента, выходы первого и третьего мажоритарных элементов предыдущей группы подключены соответственно к вторым входам первого и третьего мажоритарных элементов последующей группы, вторые входы первого и третьего мажоритарных элементов первой группы соединены соответственно с выходами (3×n-8)-го и (3×n-7)-го мажоритарных элементов, а первый вход (3×n-8)-го мажоритарного элемента и первые входы первого, третьего мажоритарных элементов i-й группы подключены к второму настроечному входу логического преобразователя, первый настроечный вход и выход которого соединены соответственно с первым входом второго мажоритарного элемента i-й группы и выходом третьего мажоритарного элемента (n-3)-й группы.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107222A RU2710878C1 (ru) | 2019-03-13 | 2019-03-13 | Логический преобразователь |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
RU2019107222A RU2710878C1 (ru) | 2019-03-13 | 2019-03-13 | Логический преобразователь |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2710878C1 true RU2710878C1 (ru) | 2020-01-14 |
Family
ID=69171465
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2019107222A RU2710878C1 (ru) | 2019-03-13 | 2019-03-13 | Логический преобразователь |
Country Status (1)
Country | Link |
---|---|
RU (1) | RU2710878C1 (ru) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2776921C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2517720C1 (ru) * | 2013-01-09 | 2014-05-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2518669C1 (ru) * | 2013-02-01 | 2014-06-10 | Общество с ограниченной ответственностью "ИВЛА-ОПТ" | Логический преобразователь |
RU2580799C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
US9871520B1 (en) * | 2016-08-15 | 2018-01-16 | Xilinx, Inc. | Voting circuit and self-correcting latches |
RU2647639C1 (ru) * | 2017-04-04 | 2018-03-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
-
2019
- 2019-03-13 RU RU2019107222A patent/RU2710878C1/ru not_active IP Right Cessation
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2517720C1 (ru) * | 2013-01-09 | 2014-05-27 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2518669C1 (ru) * | 2013-02-01 | 2014-06-10 | Общество с ограниченной ответственностью "ИВЛА-ОПТ" | Логический преобразователь |
RU2580799C1 (ru) * | 2015-03-17 | 2016-04-10 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Ульяновский государственный технический университет" | Логический преобразователь |
US9871520B1 (en) * | 2016-08-15 | 2018-01-16 | Xilinx, Inc. | Voting circuit and self-correcting latches |
RU2647639C1 (ru) * | 2017-04-04 | 2018-03-16 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
RU2776921C1 (ru) * | 2021-06-17 | 2022-07-28 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
RU2789729C1 (ru) * | 2022-03-18 | 2023-02-07 | федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" | Логический преобразователь |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2393527C2 (ru) | Логический преобразователь | |
RU2647639C1 (ru) | Логический преобразователь | |
RU2517720C1 (ru) | Логический преобразователь | |
RU2701461C1 (ru) | Мажоритарный модуль | |
RU2621281C1 (ru) | Логический преобразователь | |
RU2542895C1 (ru) | Логический преобразователь | |
RU2559708C1 (ru) | Логический преобразователь | |
RU2580799C1 (ru) | Логический преобразователь | |
RU2443009C1 (ru) | Логический преобразователь | |
RU2472209C1 (ru) | Логический модуль | |
RU2641454C2 (ru) | Логический преобразователь | |
RU2629451C1 (ru) | Логический преобразователь | |
RU2701464C1 (ru) | Логический преобразователь | |
RU2703675C1 (ru) | Логический преобразователь | |
RU2704735C1 (ru) | Пороговый модуль | |
RU2710878C1 (ru) | Логический преобразователь | |
RU2549151C1 (ru) | Логический преобразователь | |
RU2700557C1 (ru) | Логический преобразователь | |
RU2629452C1 (ru) | Логический преобразователь | |
RU2634229C1 (ru) | Логический преобразователь | |
RU2621376C1 (ru) | Логический модуль | |
RU2700556C1 (ru) | Логический преобразователь | |
RU2580798C1 (ru) | Логический преобразователь | |
RU2676888C1 (ru) | Логический модуль | |
RU2718209C1 (ru) | Логический модуль |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20210314 |