JP2683488B2 - ３−１論理演算装置 - Google Patents
３−１論理演算装置Info
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- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
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Description
【０００１】関連特許出願 本出願は、米国特許出願第07/677,079号（一部継続出
願、出願日 1991年３月29日、発明者 S.Vassiliadis
他、発明の名称 High Perfomance Interlock Collapsi
ng SCISM ALU Apparatus）に基づくものである。
願、出願日 1991年３月29日、発明者 S.Vassiliadis
他、発明の名称 High Perfomance Interlock Collapsi
ng SCISM ALU Apparatus）に基づくものである。
【０００２】この米国出願は次に列挙する同時係属中の
米国出願に関連して出願されたものである。
米国出願に関連して出願されたものである。
【０００３】（１）米国特許出願第07/519,384号（出願
日 1990年５月４日、発明の名称 Scalable Compound
Instruction Set Machine Architecture、発明者 Stam
ais Vassiliadis 他）、（２）米国特許出願第07/519,3
82号（出願日 1990年５月４日、発明の名称 General
Purpose Compound Apparatus For Instruction-Level P
arallel Processors 、発明者 Richard J. Eickemeyer
他）、（３）米国特許出願第07/504,910号（出願日 1
990年４月４日、発明の名称 Data Dependency Collaps
ing Hardware Apparatus 、発明者 Stamatis Vassilia
dis他）、（４）米国特許出願第07/522,219号（出願日
1990年５月10日、発明の名称 Compounding Preproces
sor For Cache、発明者 Bartholomew Blaner他）、
（５）米国特許出願第07/543,464号（出願日 1990年６
月26日、発明の名称 AnIn-Memory Preprocessor for a
Scalable Compound Instructuion Set MachineProcess
or、発明者 Richard Eickemeyer他）、（６）米国特許
出願第07/543,458号（出願日 1990年６月26、発明の名
称 Memory Management for Scalable Compound Instru
ction Set Machines) 、（７）米国特許出願第07/619,8
68号（出願日 1990年11月28日、発明の名称 Overflow
Determination for Three-Operand ALUS in a Scalabl
e Compuond Instruction Set Machine、発明者 Stamat
is Vassiliadis他）、（８）米国特許出願第07/642,011
号（出願日 1991年１月15日、発明の名称 Compoundin
g Preprocessor for Cache、発明者 Bartholomew Blan
er他）、（９）米国特許出願第07/677,066号（出願日
1991年３月29日、発明の名称 System for Compounding
Instructions for an Instruction Processor with Di
fferent Attributes with Apparatus for Handling Tes
t and Data with Differing Reference Point Informat
ion and Backward Compounding Apparatus for Cimpoun
d Instructions、発明者 Eickemeyer他）、（１０）米
国特許出願第07/677,685号（出願日 1991年３月29、発
明の名称 System for Preparing Instructions for In
struction Processor and System with Mechanism for
Branching in the Middle of a Compound Instruction
、発明者 S. Vassiliadis他）。
日 1990年５月４日、発明の名称 Scalable Compound
Instruction Set Machine Architecture、発明者 Stam
ais Vassiliadis 他）、（２）米国特許出願第07/519,3
82号（出願日 1990年５月４日、発明の名称 General
Purpose Compound Apparatus For Instruction-Level P
arallel Processors 、発明者 Richard J. Eickemeyer
他）、（３）米国特許出願第07/504,910号（出願日 1
990年４月４日、発明の名称 Data Dependency Collaps
ing Hardware Apparatus 、発明者 Stamatis Vassilia
dis他）、（４）米国特許出願第07/522,219号（出願日
1990年５月10日、発明の名称 Compounding Preproces
sor For Cache、発明者 Bartholomew Blaner他）、
（５）米国特許出願第07/543,464号（出願日 1990年６
月26日、発明の名称 AnIn-Memory Preprocessor for a
Scalable Compound Instructuion Set MachineProcess
or、発明者 Richard Eickemeyer他）、（６）米国特許
出願第07/543,458号（出願日 1990年６月26、発明の名
称 Memory Management for Scalable Compound Instru
ction Set Machines) 、（７）米国特許出願第07/619,8
68号（出願日 1990年11月28日、発明の名称 Overflow
Determination for Three-Operand ALUS in a Scalabl
e Compuond Instruction Set Machine、発明者 Stamat
is Vassiliadis他）、（８）米国特許出願第07/642,011
号（出願日 1991年１月15日、発明の名称 Compoundin
g Preprocessor for Cache、発明者 Bartholomew Blan
er他）、（９）米国特許出願第07/677,066号（出願日
1991年３月29日、発明の名称 System for Compounding
Instructions for an Instruction Processor with Di
fferent Attributes with Apparatus for Handling Tes
t and Data with Differing Reference Point Informat
ion and Backward Compounding Apparatus for Cimpoun
d Instructions、発明者 Eickemeyer他）、（１０）米
国特許出願第07/677,685号（出願日 1991年３月29、発
明の名称 System for Preparing Instructions for In
struction Processor and System with Mechanism for
Branching in the Middle of a Compound Instruction
、発明者 S. Vassiliadis他）。
【０００４】他にも同時係属中の特許出願があるが、本
発明に特に関係しない。
発明に特に関係しない。
【０００５】
【０００６】
【産業上の利用分野】本発明は、３−１論理演算装置お
よび論理演算装置（ＡＬＵ）の分野に関し、特に、イン
タロック縮小装置ＡＬＵに関する。
よび論理演算装置（ＡＬＵ）の分野に関し、特に、イン
タロック縮小装置ＡＬＵに関する。
【０００７】
【０００８】
【従来の技術】インタロックを処理する必要性は、３−
１論理演算装置では普通になっている。他にも解決手法
が知られている。
１論理演算装置では普通になっている。他にも解決手法
が知られている。
【０００９】
【発明が解決しようとする課題】しかし、アーキテクチ
ャが進歩するに伴い、絶えず異なる問題が起こってい
る。元々ＩＢＭ ＲＩＳＣ／システム６０００（商標）
用に開発されたＲＩＳＣプロセッサのようなＲＩＳＣプ
ロセッサで、スーパースカラ性能を達成する上で障害に
なっていることは、インタロックが逐次化されているた
め、慣用のスーパースカラ・ハードウェアは利用効率が
悪いことである。システムのために、このハードウェア
の利用効率を向上させる必要がある。特に、マシンが所
定のマシン・サイクルで２つ以上の命令を発行したり、
インタロックされた命令をマシンが１サイクルで実行す
るようなスーパースカラ・ハードウェアにおいて、その
必要性がある。本発明による３−１論理演算装置は利用
効率を向上させるための解答を提供する。
ャが進歩するに伴い、絶えず異なる問題が起こってい
る。元々ＩＢＭ ＲＩＳＣ／システム６０００（商標）
用に開発されたＲＩＳＣプロセッサのようなＲＩＳＣプ
ロセッサで、スーパースカラ性能を達成する上で障害に
なっていることは、インタロックが逐次化されているた
め、慣用のスーパースカラ・ハードウェアは利用効率が
悪いことである。システムのために、このハードウェア
の利用効率を向上させる必要がある。特に、マシンが所
定のマシン・サイクルで２つ以上の命令を発行したり、
インタロックされた命令をマシンが１サイクルで実行す
るようなスーパースカラ・ハードウェアにおいて、その
必要性がある。本発明による３−１論理演算装置は利用
効率を向上させるための解答を提供する。
【００１０】
【課題を解決するための手段】本発明は、加算−加算、
加算−論理、論理−加算、論理−論理の機能の全４つの
組合せを結合することを意味する「加算／論理組合せ演
算」を行う命令を定義するアーキテクチャを提供する。
また、本発明のアーキテクチャに従って、２つ以上の別
々のＡＬＵ演算は、複数の別々の命令（ＲＩＳＣ型命令
を含む）が並列に発行されるとき、それに応答する単一
のインタロック縮小ＡＬＵによって指定される。本発明
のアーキテクチャは、命令を１マシン・サイクルで並列
に実行し、ＣＩＳＣ型、スーパースカラ型、スーパース
カラＲＩＳＣ型等のコンピュータ設計でＡＬＵを有用に
することができる。
加算−論理、論理−加算、論理−論理の機能の全４つの
組合せを結合することを意味する「加算／論理組合せ演
算」を行う命令を定義するアーキテクチャを提供する。
また、本発明のアーキテクチャに従って、２つ以上の別
々のＡＬＵ演算は、複数の別々の命令（ＲＩＳＣ型命令
を含む）が並列に発行されるとき、それに応答する単一
のインタロック縮小ＡＬＵによって指定される。本発明
のアーキテクチャは、命令を１マシン・サイクルで並列
に実行し、ＣＩＳＣ型、スーパースカラ型、スーパース
カラＲＩＳＣ型等のコンピュータ設計でＡＬＵを有用に
することができる。
【００１１】本発明によって設計された３−１ＡＬＵ
は、所定のマシンサイクルで複数の命令を実行する方法
を提供し、しかも、インタロックされた命令を単一のサ
イクルで実行することができる。３−１論理演算装置、
すなわち３−１ＡＬＵは、インタロックされた命令対
を、３−１の２の補数と、符号なし数字表記とを使用し
て実行することができる。３−１ＡＬＵは、３−２キャ
リー・セーブ加算器（ＣＳＡ）と、キャリー・セーブ加
算器からの入力を受けるように接続された２−１制御論
理演算装置（ＣＡＬＵ）と、制御論理演算装置への出力
に接続された第１事前加算ロジック・ブロックと、制御
ジェネレータと、制御ジェネレータから入力を受けるよ
うに接続され、制御論理演算装置に接続された出力端子
を有する第２被制御ロジック・ブロックとを有する。
は、所定のマシンサイクルで複数の命令を実行する方法
を提供し、しかも、インタロックされた命令を単一のサ
イクルで実行することができる。３−１論理演算装置、
すなわち３−１ＡＬＵは、インタロックされた命令対
を、３−１の２の補数と、符号なし数字表記とを使用し
て実行することができる。３−１ＡＬＵは、３−２キャ
リー・セーブ加算器（ＣＳＡ）と、キャリー・セーブ加
算器からの入力を受けるように接続された２−１制御論
理演算装置（ＣＡＬＵ）と、制御論理演算装置への出力
に接続された第１事前加算ロジック・ブロックと、制御
ジェネレータと、制御ジェネレータから入力を受けるよ
うに接続され、制御論理演算装置に接続された出力端子
を有する第２被制御ロジック・ブロックとを有する。
【００１２】３−１ＡＬＵでは、事前加算ロジック・ブ
ロックの出力は、ＣＳＡとＣＳＡ和制御からの和と結合
される。制御ジェネレータは制御入力が入力され、この
制御入力は第３のオペランドと結合される。第２被制御
ロジック・ブロックはＣＡＬＵからの半和と修正半和を
制御レジスタの出力と結合し、ＣＡＬＵに対する制御を
生成し、事後加算論理機能をＣＡＬＵに組み入れてい
る。
ロックの出力は、ＣＳＡとＣＳＡ和制御からの和と結合
される。制御ジェネレータは制御入力が入力され、この
制御入力は第３のオペランドと結合される。第２被制御
ロジック・ブロックはＣＡＬＵからの半和と修正半和を
制御レジスタの出力と結合し、ＣＡＬＵに対する制御を
生成し、事後加算論理機能をＣＡＬＵに組み入れてい
る。
【００１３】ビット単位ＡＮＤ、ＯＲ、ＸＯＲ、ＮＯ
Ｒ、ＮＡＮＤまたはＸＮＯＲ機能をＣＡＬＵに組み込
み、次のカテゴリ、すなわち、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算術演算 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算後に論理演算 を実行する。
Ｒ、ＮＡＮＤまたはＸＮＯＲ機能をＣＡＬＵに組み込
み、次のカテゴリ、すなわち、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算術演算 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算後に論理演算 を実行する。
【００１４】本発明に係るＡＬＵは、本発明の好ましい
実施例で期待され、行われるように、通常の２−１ＡＬ
Ｕと協力して用いると、２つの独立または従属算術演算
型または論理演算型を任意に組合せたものを同時に実行
することができる。３−１ＡＬＵは高速（直列に接続さ
れた２個のＡＬＵよりもはるかに高速）になるように設
計されているので、上に示した２つの算術演算型または
論理演算型命令を、サイクル・タイムを増加させること
なく、１マシン・サイクルで実行することができる。こ
の考え方は、所定のマシン・サイクルで２つ以上の命令
を発行しようとするスーパースカラ型、スーパースカラ
ＲＩＳＣ型、その他のマシンや、インタロックされた命
令を単一のサイクルで実行しよとするマシンで特に有用
である。
実施例で期待され、行われるように、通常の２−１ＡＬ
Ｕと協力して用いると、２つの独立または従属算術演算
型または論理演算型を任意に組合せたものを同時に実行
することができる。３−１ＡＬＵは高速（直列に接続さ
れた２個のＡＬＵよりもはるかに高速）になるように設
計されているので、上に示した２つの算術演算型または
論理演算型命令を、サイクル・タイムを増加させること
なく、１マシン・サイクルで実行することができる。こ
の考え方は、所定のマシン・サイクルで２つ以上の命令
を発行しようとするスーパースカラ型、スーパースカラ
ＲＩＳＣ型、その他のマシンや、インタロックされた命
令を単一のサイクルで実行しよとするマシンで特に有用
である。
【００１５】次のようにすることができる。
【００１６】１） 本発明に係る３−１論理演算装置
は、インタロックされた命令対を２の補数および符号な
し数字表記を用いて実行する３−１ＡＬＵ用であって、
３−２キャリー・セーブ加算器（ＣＳＡ）と、該キャリ
ー・セーブ加算器から入力を受け取るように接続された
２−１制御算術論理演算装置（ＣＡＬＵ）と、該制御論
理演算装置に出力するように接続された第１事前加算ロ
ジック・ブロックと、制御ジェネレータと、該制御ジェ
ネレータから入力を受け取るように接続され、その出力
が前記制御論理演算装置に接続された第２被制御ロジッ
ク・ブロックとを備えたことを特徴とする。
は、インタロックされた命令対を２の補数および符号な
し数字表記を用いて実行する３−１ＡＬＵ用であって、
３−２キャリー・セーブ加算器（ＣＳＡ）と、該キャリ
ー・セーブ加算器から入力を受け取るように接続された
２−１制御算術論理演算装置（ＣＡＬＵ）と、該制御論
理演算装置に出力するように接続された第１事前加算ロ
ジック・ブロックと、制御ジェネレータと、該制御ジェ
ネレータから入力を受け取るように接続され、その出力
が前記制御論理演算装置に接続された第２被制御ロジッ
ク・ブロックとを備えたことを特徴とする。
【００１７】２） 上記１）に記載の３−１論理演算装
置において、第１事前加算ロジック・ブロックの出力は
ＣＳＡからの和とＣＳＡ和制御と結合され、制御ジェネ
レータは第３オペランドと結合される制御入力を有し、
第２被制御ロジック・ブロックはＣＡＬＵからの半和お
よび修正半和と、制御ジェネレータの出力と結合し、事
後加算論理機能をＣＬＡＵに組み入れるために、ＣＡＬ
Ｕに対する制御を生成することを特徴とする。
置において、第１事前加算ロジック・ブロックの出力は
ＣＳＡからの和とＣＳＡ和制御と結合され、制御ジェネ
レータは第３オペランドと結合される制御入力を有し、
第２被制御ロジック・ブロックはＣＡＬＵからの半和お
よび修正半和と、制御ジェネレータの出力と結合し、事
後加算論理機能をＣＬＡＵに組み入れるために、ＣＡＬ
Ｕに対する制御を生成することを特徴とする。
【００１８】３） 上記２）に記載の３−１論理演算装
置において、論理演算装置（ＡＬＵ）オペレーション
は、インタロックされた命令対の実行に対応して、算術
演算後に論理演算を行い、論理演算後に算術演算を行
い、算術演算後に論理演算を行い、論理演算後に論理演
算を行うことを特徴とする。
置において、論理演算装置（ＡＬＵ）オペレーション
は、インタロックされた命令対の実行に対応して、算術
演算後に論理演算を行い、論理演算後に算術演算を行
い、算術演算後に論理演算を行い、論理演算後に論理演
算を行うことを特徴とする。
【００１９】４） 上記３）に記載の３−１論理演算装
置において、 ＡＬＵオペレーション形式は、 カテゴリ１：Ａ＋Ｂ＋Γ 算術演算後に算術演算 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算術演算 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算後に論理演算 の特徴を有し、ただし、Ａ、Ｂ、およびΓは３−１論理
演算装置に入力されるオペランドに対応していることを
特徴とする。
置において、 ＡＬＵオペレーション形式は、 カテゴリ１：Ａ＋Ｂ＋Γ 算術演算後に算術演算 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算術演算 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算後に論理演算 の特徴を有し、ただし、Ａ、Ｂ、およびΓは３−１論理
演算装置に入力されるオペランドに対応していることを
特徴とする。
【００２０】５） 上記２）に記載の３−１論理演算装
置において、前記事前加算ロジック・ブロックは、論理
演算後に算術演算を行い、論理演算後に論理演算を行う
命令に対する出力を
置において、前記事前加算ロジック・ブロックは、論理
演算後に算術演算を行い、論理演算後に論理演算を行う
命令に対する出力を
【００２１】
【数６】
【００２２】により生成し、ただし、ΩOALASL、
ΩXOSL、およびΩXAALは入力オペランドの適正な極性で
アサートされ、命令セットをインプリメントするために
必要であり、同様に、論理演算とその後に行う加算／減
算演算のために必要とされるビット単位論理機能ＡＮ
Ｄ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、およびＸＮＯＲ
を生成することを特徴とする。
ΩXOSL、およびΩXAALは入力オペランドの適正な極性で
アサートされ、命令セットをインプリメントするために
必要であり、同様に、論理演算とその後に行う加算／減
算演算のために必要とされるビット単位論理機能ＡＮ
Ｄ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、およびＸＮＯＲ
を生成することを特徴とする。
【００２３】６） 上記５）に記載の３−１論理演算装
置において、事前加算ロジック・ブロックの出力は、３
−１ＣＳＡと同数のロジック・ステージを必要とするこ
とを特徴とする。
置において、事前加算ロジック・ブロックの出力は、３
−１ＣＳＡと同数のロジック・ステージを必要とするこ
とを特徴とする。
【００２４】７） 上記２）に記載の３−１論理演算装
置において、コンピューティグ装置のロジック・ステー
ジは高々３−１ ２進加算器より多くないことを特徴と
する。
置において、コンピューティグ装置のロジック・ステー
ジは高々３−１ ２進加算器より多くないことを特徴と
する。
【００２５】８） 上記２）に記載の３−１論理演算装
置において、桁上げは、
置において、桁上げは、
【００２６】
【数７】 λi ＝Ω1 αi βi ＋Ω2 αi γi ＋Ω1 βi γi ＋Ω3 βi-1 に従って生成され、ただし、Ω1 、Ω2 、およびΩ3 は
ＣＳＡからの桁上げ出力が第１カテゴリの演算のために
３−２ＣＳＡ桁上げを与えることを可能にする制御信号
であり、 カテゴリ１：Ａ＋ＢΓ 算術演算後に算術演算を行
い、第３オペランドは第２カテゴリを実行することがで
き、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算
術演算を行い、２−２ＣＳＡに対応する桁上げは第３カ
テゴリを実行することができ、 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理
演算を行い、論理０により第４カテゴリが実行され、 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算
後に論理演算を行うことを特徴とする。
ＣＳＡからの桁上げ出力が第１カテゴリの演算のために
３−２ＣＳＡ桁上げを与えることを可能にする制御信号
であり、 カテゴリ１：Ａ＋ＢΓ 算術演算後に算術演算を行
い、第３オペランドは第２カテゴリを実行することがで
き、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算後に算
術演算を行い、２−２ＣＳＡに対応する桁上げは第３カ
テゴリを実行することができ、 カテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算後に論理
演算を行い、論理０により第４カテゴリが実行され、 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算
後に論理演算を行うことを特徴とする。
【００２７】９） 上記８）に記載の３−１論理演算装
置において、ＣＳＡ桁上げを生成するには、３−２ＣＳ
Ａと同数のロジック・ステージを必要とすることを特徴
とする。
置において、ＣＳＡ桁上げを生成するには、３−２ＣＳ
Ａと同数のロジック・ステージを必要とすることを特徴
とする。
【００２８】１０） 上記２）に記載の３−１論理演算
装置において、第１事前加算ロジック・ブロックの出力
は、ＣＡＬＵ入力に入力され、ビット単位ＡＮＤ、Ｏ
Ｒ、ＸＯＲ、ＮＯＲ、ＮＡＮＤまたはＸＮＯＲ機能をＣ
ＡＬＵに入力し、次のカテゴリ、すなわち、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算
後に算術演算 テテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算
後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算
後に論理演算 を実行することを特徴とする。
装置において、第１事前加算ロジック・ブロックの出力
は、ＣＡＬＵ入力に入力され、ビット単位ＡＮＤ、Ｏ
Ｒ、ＸＯＲ、ＮＯＲ、ＮＡＮＤまたはＸＮＯＲ機能をＣ
ＡＬＵに入力し、次のカテゴリ、すなわち、 カテゴリ２：Ｂ＋（Ａ ＬＯＰ Γ） 論理演算
後に算術演算 テテゴリ３：Ｂ ＬＯＰ（Ａ＋Γ） 算術演算
後に論理演算 カテゴリ４：Ｂ ＬＯＰ（Ａ ＬＯＰ Γ） 論理演算
後に論理演算 を実行することを特徴とする。
【００２９】１１） 上記２）に記載の３−１論理演算
装置において、３−２ ＣＳＡからの和と事前加算ロジ
ック・ブロックの出力とは、ＣＡＬＵ機能をインプリメ
ントするために必要な伝送、生成、および半和の生成と
並列に、ＣＡＬＵの１つの入力として使用するために、
制御信号Ω4 の制御により選択されることを特徴とす
る。
装置において、３−２ ＣＳＡからの和と事前加算ロジ
ック・ブロックの出力とは、ＣＡＬＵ機能をインプリメ
ントするために必要な伝送、生成、および半和の生成と
並列に、ＣＡＬＵの１つの入力として使用するために、
制御信号Ω4 の制御により選択されることを特徴とす
る。
【００３０】１２） 上記２）に記載の３−１論理演算
装置において、ＣＡＬＵは、ΞGENi、ΞSXMi、ΞSOMiの
入力と、事前加算ロジック・ブロック出力Ω4 と、３−
２ＣＳＡからの入力σとλを有し、λは１ビット位置だ
け左にシフトするように配線され、
装置において、ＣＡＬＵは、ΞGENi、ΞSXMi、ΞSOMiの
入力と、事前加算ロジック・ブロック出力Ω4 と、３−
２ＣＳＡからの入力σとλを有し、λは１ビット位置だ
け左にシフトするように配線され、
【００３１】
【数８】
【００３２】を実行し、ただし、Ｈi は標準加算方程式
に従って得られる信号Ｍi とともに、被制御ロジック・
ブロックに入力され、
に従って得られる信号Ｍi とともに、被制御ロジック・
ブロックに入力され、
【００３３】
【外２】
【００３４】ＣＡＬＵ内で使用されることを特徴とす
る。
る。
【００３５】１３） 上記２）に記載の３−１論理演算
装置において、３−１ ＡＬＵへの制御入力ΞXOR 、Ξ
AND 、ΞOR、ΞADD 、およびΞNOR は、第３の３−１
ＡＬＵオペランド入力Ｂとともに、制御ジェネレータに
供給され、
装置において、３−１ ＡＬＵへの制御入力ΞXOR 、Ξ
AND 、ΞOR、ΞADD 、およびΞNOR は、第３の３−１
ＡＬＵオペランド入力Ｂとともに、制御ジェネレータに
供給され、
【００３６】
【数９】
【００３７】の形式の制御出力を生成することを特徴と
する。
する。
【００３８】１４） 上記１３）に記載の３−１論理演
算装置において、制御ジェネレータの出力と、ＣＡＬＵ
からの半和Ｈi および信号Ｍi とを第２被制御ロジック
・ブロックに接続して、ＣＡＬＵの制御を生成するため
の信号を供給することを特徴とする。
算装置において、制御ジェネレータの出力と、ＣＡＬＵ
からの半和Ｈi および信号Ｍi とを第２被制御ロジック
・ブロックに接続して、ＣＡＬＵの制御を生成するため
の信号を供給することを特徴とする。
【００３９】１５） 上記２）に記載の３−１論理演算
装置において、第２被制御ロジック・ブロックは、制御
ジェネレータからの入力を受け取り、ＣＡＬＵからの半
和と信号Ｍi から
装置において、第２被制御ロジック・ブロックは、制御
ジェネレータからの入力を受け取り、ＣＡＬＵからの半
和と信号Ｍi から
【００４０】
【数１０】
【００４１】が生成されることを特徴とする。
【００４２】１６） 上記１）に記載の３−１論理演算
装置において、事前加算・ロジック・ブロックは論理機
能後に加算を処理し、論理機能後に論理機能を処理する
ことができることを特徴とする。
装置において、事前加算・ロジック・ブロックは論理機
能後に加算を処理し、論理機能後に論理機能を処理する
ことができることを特徴とする。
【００４３】１７） 上記１）に記載の３−１論理演算
装置において、第２被制御ロジック・ブロックは、加算
に論理機能を処理し、論理機能後に論理機能を処理する
ことができることを特徴とする。
装置において、第２被制御ロジック・ブロックは、加算
に論理機能を処理し、論理機能後に論理機能を処理する
ことができることを特徴とする。
【００４４】１８） 上記１）に記載の３−１論理演算
装置は、３−１ＡＬＵの２の補数と符号なし数字表記を
提供し、スーパースカラ・マシン編成を含むＲＩＳＣ型
とＣＩＳＣ型の並列命令発行マシンに適用可能なインタ
ロックされた命令対を実行できることを特徴とする。
装置は、３−１ＡＬＵの２の補数と符号なし数字表記を
提供し、スーパースカラ・マシン編成を含むＲＩＳＣ型
とＣＩＳＣ型の並列命令発行マシンに適用可能なインタ
ロックされた命令対を実行できることを特徴とする。
【００４５】１９） 上記１）に記載の３−１論理演算
装置は、組み合せるため２−１ＡＬＵをさらに備え、３
−１ＡＬＵと２−１ＡＬＵは、共に、共通レジスタＧＰ
Ｒを共用し、共通レジスタＧＰＲは５つの読取りポート
（ＡＬＵの各入力に対して１つの独立ポート）と、２つ
の書込みポート（ＡＬＵの各結果に対して１つの独立ポ
ート）と有し、ＡＬＵ演算を指定する命令対のうちの第
１の命令は、２−１ＡＬＵによって実行され、第２の命
令は、命令がデータ依存インタロックを保有するときで
も、３−１ＡＬＵにより、同一マシン・サイクルで実行
され、しかも第１の命令と並列に実行されることを特徴
とする。
装置は、組み合せるため２−１ＡＬＵをさらに備え、３
−１ＡＬＵと２−１ＡＬＵは、共に、共通レジスタＧＰ
Ｒを共用し、共通レジスタＧＰＲは５つの読取りポート
（ＡＬＵの各入力に対して１つの独立ポート）と、２つ
の書込みポート（ＡＬＵの各結果に対して１つの独立ポ
ート）と有し、ＡＬＵ演算を指定する命令対のうちの第
１の命令は、２−１ＡＬＵによって実行され、第２の命
令は、命令がデータ依存インタロックを保有するときで
も、３−１ＡＬＵにより、同一マシン・サイクルで実行
され、しかも第１の命令と並列に実行されることを特徴
とする。
【００４６】２０） 上記１９）に記載の３−１論理演
算装置は、加算−加算、加算−論理、論理−加算、およ
び論理−加算の機能の全４つの組合せを結合した加算／
論理組合せ演算を行う命令を実行することができ、２つ
以上の関連のないＡＬＵ演算は、ＲＩＳＣ型命令を含
む、複数の個々の命令が並列に発行されると、それに応
答する単一インタロック縮小ＡＬＵによって指定され、
これらの命令は、それぞれ、ＡＬＵ演算を指定してお
り、当該３−１論理演算装置はこれらの命令を単一マシ
ン・サイクルで並列に実行することを特徴とする。
算装置は、加算−加算、加算−論理、論理−加算、およ
び論理−加算の機能の全４つの組合せを結合した加算／
論理組合せ演算を行う命令を実行することができ、２つ
以上の関連のないＡＬＵ演算は、ＲＩＳＣ型命令を含
む、複数の個々の命令が並列に発行されると、それに応
答する単一インタロック縮小ＡＬＵによって指定され、
これらの命令は、それぞれ、ＡＬＵ演算を指定してお
り、当該３−１論理演算装置はこれらの命令を単一マシ
ン・サイクルで並列に実行することを特徴とする。
【００４７】２１） 上記１９）に記載の３−１論理演
算装置は、２つの独立または従属算術演算または論理演
算型命令の組合せを実行し、２つの算術演算型または論
理演算型命令を１マシン・サイクルで実行することを特
徴とする。
算装置は、２つの独立または従属算術演算または論理演
算型命令の組合せを実行し、２つの算術演算型または論
理演算型命令を１マシン・サイクルで実行することを特
徴とする。
【００４８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。
に説明する。
【００４９】図１は、３−１論理演算装置（ＡＬＵ）の
ハイレベル説明図である。ＡＬＵへの全てのオペランド
はキャリー・セーブ加算器（ＣＳＡ）に入力される。Ｃ
ＳＡでは、加算型演算の場合、３つのオペランドの和を
とり、桁上げを行い、和および桁上げは後続の制御算術
論理演算装置（ＣＡＬＵ）に入力され、ＣＡＬＵで特殊
な加算が行われる。さらに、左側と右側のオペランドは
第１ロジック・ブロック、すなわち論理装置Ｌ１に入力
される。論理装置Ｌ１で、論理命令とそのあとに続く算
術命令間の依存関係を縮小するとき論理演算が実行され
る。このロジック・ブロックは加算機能を処理した後に
論理機能を処理し、同様に、論理機能を処理した後に論
理機能を処理する。中間のオペランドは、ＣＡＬＵの演
算を指定するＡＬＵ制御入力とともに、制御ジェネレー
タに入力され、そこでＣＡＬＵに対する制御が生成され
る。ＣＡＬＵは、中間入力と、通常の２対１対応加算か
ら得られる和との間に、ビット単位の論理演算を高速生
成することができるように、これらの制御に応答する。
ＣＡＬＵがビット単位の論理演算を行うことができるよ
うにするため、第２被制御ロジック・ブロックＬ２は、
ＣＡＬＵから信号ＨとＭを受け取り、信号θとｍを出力
し、中間の入力と、２対１対応加算から得た和との間で
ビット単位の論理演算を生成することができる。被制御
ロジック・ブロックＬ２は論理機能を処理し、その後、
加算機能を処理し、同様に、論理機能を処理し、その
後、論理機能を処理する。
ハイレベル説明図である。ＡＬＵへの全てのオペランド
はキャリー・セーブ加算器（ＣＳＡ）に入力される。Ｃ
ＳＡでは、加算型演算の場合、３つのオペランドの和を
とり、桁上げを行い、和および桁上げは後続の制御算術
論理演算装置（ＣＡＬＵ）に入力され、ＣＡＬＵで特殊
な加算が行われる。さらに、左側と右側のオペランドは
第１ロジック・ブロック、すなわち論理装置Ｌ１に入力
される。論理装置Ｌ１で、論理命令とそのあとに続く算
術命令間の依存関係を縮小するとき論理演算が実行され
る。このロジック・ブロックは加算機能を処理した後に
論理機能を処理し、同様に、論理機能を処理した後に論
理機能を処理する。中間のオペランドは、ＣＡＬＵの演
算を指定するＡＬＵ制御入力とともに、制御ジェネレー
タに入力され、そこでＣＡＬＵに対する制御が生成され
る。ＣＡＬＵは、中間入力と、通常の２対１対応加算か
ら得られる和との間に、ビット単位の論理演算を高速生
成することができるように、これらの制御に応答する。
ＣＡＬＵがビット単位の論理演算を行うことができるよ
うにするため、第２被制御ロジック・ブロックＬ２は、
ＣＡＬＵから信号ＨとＭを受け取り、信号θとｍを出力
し、中間の入力と、２対１対応加算から得た和との間で
ビット単位の論理演算を生成することができる。被制御
ロジック・ブロックＬ２は論理機能を処理し、その後、
加算機能を処理し、同様に、論理機能を処理し、その
後、論理機能を処理する。
【００５０】図２は、２つの従属または独立算術演算型
または論理演算型命令の任意の組合せを同時に実行する
ことをサポートするために、３−１ＡＬＵを標準２−１
ＡＬＵと併用した例を示す。標準２−１ＡＬＵは、発行
された２つの命令のうちの最初の命令を実行し、一方、
３−１ＡＬＵは２番目の従属または独立命令を実行す
る。
または論理演算型命令の任意の組合せを同時に実行する
ことをサポートするために、３−１ＡＬＵを標準２−１
ＡＬＵと併用した例を示す。標準２−１ＡＬＵは、発行
された２つの命令のうちの最初の命令を実行し、一方、
３−１ＡＬＵは２番目の従属または独立命令を実行す
る。
【００５１】図１は、開示されている３−１ＡＬＵを示
す概要図である。ＥＳＡ／３７０命令セットに準拠する
ように設計されたこの種のＡＬＵを式で表すと、次のと
おりである。
す概要図である。ＥＳＡ／３７０命令セットに準拠する
ように設計されたこの種のＡＬＵを式で表すと、次のと
おりである。
【００５２】
【数１１】
【００５３】ただし、Ω1 , Ω2 ，Ω3 ，Ω4 ，Ω
OALASL，ΩXAAL，ΩXOSL，ΞADD ，ΞOR，ΞNOR ，およ
びΞXOR は制御信号であり、
OALASL，ΩXAAL，ΩXOSL，ΞADD ，ΞOR，ΞNOR ，およ
びΞXOR は制御信号であり、
【００５４】
【外３】
【００５５】“Recursive Equations for Hardwired Bi
nary Adders" , Int. J. Electronics、 Vol.67 No.2、 p
p201-213に定義されているような再帰ＣＬＡ方程式のパ
ラメータであり、αi ，βi ，およびγi はＩＣＡＬＵ
への入力である。
nary Adders" , Int. J. Electronics、 Vol.67 No.2、 p
p201-213に定義されているような再帰ＣＬＡ方程式のパ
ラメータであり、αi ，βi ，およびγi はＩＣＡＬＵ
への入力である。
【００５６】以下において明らかにするように、ＡＬＵ
を記述した上記方程式はＲＩＳＣ命令セットに含まれる
ＡＬＵ命令のインタロックを縮小するために必要な機能
を果す。説明を簡単にするために、このようなの命令セ
ットの例としてＭＩＰＳ命令セットを選択し、次の説明
で使用する。ＭＩＰＳ ＡＬＵ命令は次の６つのカテゴ
リに分類することができる。
を記述した上記方程式はＲＩＳＣ命令セットに含まれる
ＡＬＵ命令のインタロックを縮小するために必要な機能
を果す。説明を簡単にするために、このようなの命令セ
ットの例としてＭＩＰＳ命令セットを選択し、次の説明
で使用する。ＭＩＰＳ ＡＬＵ命令は次の６つのカテゴ
リに分類することができる。
【００５７】 符号付き算術演算 ＡＤＤＩ、ＡＤＤ、ＳＵＢ 符号なし算術演算 ＡＤＤＩＵ、ＡＤＤＵ、ＳＵＢＵ 符号付き算術比較 ＳＬＴＩ、ＳＬＴ 符号なし算術比較 ＳＬＴＩＵ、ＳＬＴＵ 論理演算 ＮＲ、ＯＲ、ＸＲ、ＮＯＲ ロード・レジスタ ＬＲ これらの６つの命令カテゴリは、２つのカテゴリ、すな
わち、算術演算（ａｒｉｔｈｍｅｔｉｃｓ）と論理演算
（ｌｏｇｉｃａｌｓ）に抽象化することができる。算術
演算には、符号付き算術演算、符号なし算術演算、符号
付き算術比較、符号なし算術比較、およびロード・レジ
スタが含まれ、一方、論理演算には論理演算が含まれ
る。このように抽象化すると、命令カテゴリの組合せを
考慮するだけで、ＡＬＵ演算の次のカテゴリの実行を３
−１ＡＬＵでサポートすることによりインターロックの
大部分を縮小することができる。
わち、算術演算（ａｒｉｔｈｍｅｔｉｃｓ）と論理演算
（ｌｏｇｉｃａｌｓ）に抽象化することができる。算術
演算には、符号付き算術演算、符号なし算術演算、符号
付き算術比較、符号なし算術比較、およびロード・レジ
スタが含まれ、一方、論理演算には論理演算が含まれ
る。このように抽象化すると、命令カテゴリの組合せを
考慮するだけで、ＡＬＵ演算の次のカテゴリの実行を３
−１ＡＬＵでサポートすることによりインターロックの
大部分を縮小することができる。
【００５８】カテゴリ１：α＋β＋γ 算術
演算を行いその後算術演算を行う カテゴリ２：β＋（α ＬＯＰ γ）論理演算を行いそ
の後算術演算を行う カテゴリ３：β ＬＯＰ（α＋γ） 算術演算を行いそ
の後論理演算を行う カテゴリ４：β ＬＯＰ（α ＬＯＰ γ）論理演算を
行いその後論理演算を行う ただし、α、β、およびγはＡＬＵが演算を行う３つの
オペランドを表しており、＋は２進加算（減算は減数の
１の補数を被減数に加え、「ホット１」（ｈｏｔ ｏｎ
ｅ）を加算器に入力することにより行うことができるの
で、この加算は、符号付きまたは符号なし加算、減算ま
たは比較を包括している）を表している。ＬＯＰは、Ｏ
Ｒ、ＡＮＤ、ＥＸＣＬＵＳＩＶＥ−ＯＲ、またはＮＯＲ
のビット単位論理演算の１つを表す。
演算を行いその後算術演算を行う カテゴリ２：β＋（α ＬＯＰ γ）論理演算を行いそ
の後算術演算を行う カテゴリ３：β ＬＯＰ（α＋γ） 算術演算を行いそ
の後論理演算を行う カテゴリ４：β ＬＯＰ（α ＬＯＰ γ）論理演算を
行いその後論理演算を行う ただし、α、β、およびγはＡＬＵが演算を行う３つの
オペランドを表しており、＋は２進加算（減算は減数の
１の補数を被減数に加え、「ホット１」（ｈｏｔ ｏｎ
ｅ）を加算器に入力することにより行うことができるの
で、この加算は、符号付きまたは符号なし加算、減算ま
たは比較を包括している）を表している。ＬＯＰは、Ｏ
Ｒ、ＡＮＤ、ＥＸＣＬＵＳＩＶＥ−ＯＲ、またはＮＯＲ
のビット単位論理演算の１つを表す。
【００５９】第１に、ＡＬＵの第１カテゴリ実行の観点
から、ＡＬＵを検討することする。このカテゴリでは、
次の制御がＡＬＵに入力される。
から、ＡＬＵを検討することする。このカテゴリでは、
次の制御がＡＬＵに入力される。
【００６０】
【数１２】 Ω1 ＝Ω2 ＝Ω4 ＝1 Ω3 ＝0 ΞADD ＝1 ΞOR＝ΞAND ＝ΞXOR ＝ΞNOR ＝0 ΩOALASL＝ΩXOSL＝ΩXAAL＝0 このことから、上記式は次のようになる。すなわち、
【００６１】
【数１３】
【００６２】しかし、σi とλi は３−２ＣＳＡからの
和と桁上げを表しており、しかも、φi は２−１ＣＬＡ
の新しい桁上げを表し、２−１ＣＬＡ入力は、３−２Ｃ
ＳＡからの和と、１ビット位置だけ左にシフトされたＣ
ＳＡからの桁上げであるので、Ｖａｓｓａｉｌｉａｄｉ
ｓが教示する２進加算器の再帰方程式を利用すると、Λ
i は所要の和αi ＋βi ＋γi になる。
和と桁上げを表しており、しかも、φi は２−１ＣＬＡ
の新しい桁上げを表し、２−１ＣＬＡ入力は、３−２Ｃ
ＳＡからの和と、１ビット位置だけ左にシフトされたＣ
ＳＡからの桁上げであるので、Ｖａｓｓａｉｌｉａｄｉ
ｓが教示する２進加算器の再帰方程式を利用すると、Λ
i は所要の和αi ＋βi ＋γi になる。
【００６３】第２に、ＡＬＵ演算の第２カテゴリの実行
を検討する。このカテゴリでは、ΩOALASL、ΩXOSL、お
よびΩXAALは、オペランドの適正な極性とともにアサー
トされ左側と右側の入力α1 とγi に対して、論理機能
ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲの
うちの１つが行われる。さらに、残りの制御は次のよう
にアサートされる。
を検討する。このカテゴリでは、ΩOALASL、ΩXOSL、お
よびΩXAALは、オペランドの適正な極性とともにアサー
トされ左側と右側の入力α1 とγi に対して、論理機能
ＡＮＤ、ＯＲ、ＸＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＮＯＲの
うちの１つが行われる。さらに、残りの制御は次のよう
にアサートされる。
【００６４】
【数１４】 Ω1 ＝Ω2 ＝Ω4 ＝0 Ω3 ＝1 ΞADD ＝1 ΞOR＝ΞAND ＝ΞXOR ＝ΞNOR ＝0 このことから、上記式は次のようになる。すなわち、
【００６５】
【数１５】
【００６６】しかし、（αi ＬＯＰγi ）であるＬi
と、βi-1 であるγi は、γi が１ビット位置だけ左に
シフトして２対１対応加算器に入力されるので、βi ＋
（αiＬＯＰγi ）を加算するための新しいキャリーに
応じた新しい桁上げが生成される。Ｖａｓｓｉｌｉａｄ
ｉｓの２進加算器に対する再帰方程式が教示しているよ
うに、、Λi は必須の和βi ＋（αi ＬＯＰγi ）を出
力する。
と、βi-1 であるγi は、γi が１ビット位置だけ左に
シフトして２対１対応加算器に入力されるので、βi ＋
（αiＬＯＰγi ）を加算するための新しいキャリーに
応じた新しい桁上げが生成される。Ｖａｓｓｉｌｉａｄ
ｉｓの２進加算器に対する再帰方程式が教示しているよ
うに、、Λi は必須の和βi ＋（αi ＬＯＰγi ）を出
力する。
【００６７】第３に、ＡＬＵ演算の第３カテゴリの実行
について検討する。このカテゴリでは、ΩOALASLは論理
０としてアサートされ、ΩXOSLとΩXAALは共に論理１と
してアサートされる。第３の入力Γの極性は、ΑとΓを
加算または減算するため、正または負のいずれかであ
る。ＣＬＡＵの制御は、ＣＬＡＵによって実行されるビ
ット単位論理機能のうちの１つを示す。次の例では、Ｅ
ＸＣＬＵＳＩＶＥ−ＯＲ機能が仮定されている。従っ
て、この例はＢ∀（Ａ＋Γ）の演算を示する。この機能
を実行するには、残りの制御は次のようにアサートされ
る。
について検討する。このカテゴリでは、ΩOALASLは論理
０としてアサートされ、ΩXOSLとΩXAALは共に論理１と
してアサートされる。第３の入力Γの極性は、ΑとΓを
加算または減算するため、正または負のいずれかであ
る。ＣＬＡＵの制御は、ＣＬＡＵによって実行されるビ
ット単位論理機能のうちの１つを示す。次の例では、Ｅ
ＸＣＬＵＳＩＶＥ−ＯＲ機能が仮定されている。従っ
て、この例はＢ∀（Ａ＋Γ）の演算を示する。この機能
を実行するには、残りの制御は次のようにアサートされ
る。
【００６８】
【数１６】 Ω1 ＝Ω3 ＝Ω4 ＝0 Ω2 ＝1 ΞXOR ＝1 ΞADD ＝ΞOR＝ΞAND ＝ΞNOR ＝0 制御のこのような設定と、３−１ＡＬＵの演算を指定し
ている式とから、結果は次式から得られる。
ている式とから、結果は次式から得られる。
【００６９】
【数１７】
【００７０】しかし、Ｌi とγi はΑとΓの２対２対応
加算による和と桁上げを表しており、しかも、またＬi
とγi はγi が１ビット位置だけ左にシフトされて２対
１対応加算器に入力され、しかも、αi は２対２対応加
算器に入力されるが、Ω4 ＝０によって選択が解除され
るので、Ｖａｓｓｉｌｉａｄｉｓの再帰方程式が教示す
るように、
加算による和と桁上げを表しており、しかも、またＬi
とγi はγi が１ビット位置だけ左にシフトされて２対
１対応加算器に入力され、しかも、αi は２対２対応加
算器に入力されるが、Ω4 ＝０によって選択が解除され
るので、Ｖａｓｓｉｌｉａｄｉｓの再帰方程式が教示す
るように、
【００７１】
【外４】
【００７２】Ｓi がビット位置ｉにおける和Ａ＋Γを表
すとすると、
すとすると、
【００７３】
【数１８】
【００７４】のようになる。
【００７５】Ｓi を３−１ＡＬＵからの結果に代入する
と、。
と、。
【００７６】
【数１９】
【００７７】のようになる。
【００７８】従って、その結果は、ＢとＳをビット単位
でＥＸＣＬＵＳＩＶＥ−ＯＲ演算した結果である。しか
し、Ｓは和Ａ＋Γであるので、その結果は、
でＥＸＣＬＵＳＩＶＥ−ＯＲ演算した結果である。しか
し、Ｓは和Ａ＋Γであるので、その結果は、
【００７９】
【数２０】Λ＝ B∀(A＋Γ） のようになる。ただし、∀はビット単位ＥＸＣＬＵＳＩ
ＶＥ−ＯＲ演算を表し、＋は加算を表している。
ＶＥ−ＯＲ演算を表し、＋は加算を表している。
【００８０】第４に、演算の最後のカテゴリ、つまり、
第４カテゴリについて検討する。このカテゴリでは、３
−１ＡＬＵはビット単位でＡＮＤ演算を行い、その後、
ＮＯＲ演算を行った所要の結果を出力する。
第４カテゴリについて検討する。このカテゴリでは、３
−１ＡＬＵはビット単位でＡＮＤ演算を行い、その後、
ＮＯＲ演算を行った所要の結果を出力する。
【００８１】
【外５】
【００８２】ＡＬＵの制御は、
【００８３】
【数２１】 Ω1 ＝Ω2 ＝Ω3 ＝Ω4 ＝0 ΩXAAL＝1 ΩOALASL＝ΩXOSL＝0 ΞNOR ＝1 ΞADD ＝ΞOR＝ΞAND ＝ΞXOR ＝0 このことから、その結果は、
【００８４】
【数２２】
【００８５】となる。
【００８６】「ホット１」は第４カテゴリを実行するた
めに３−１ＡＬＵに入力されず、しかも、疑似生成Ｇi
は各ビット位置において論理ゼロであるので、新しい桁
上げはΦi+1 ＝０である。従って、
めに３−１ＡＬＵに入力されず、しかも、疑似生成Ｇi
は各ビット位置において論理ゼロであるので、新しい桁
上げはΦi+1 ＝０である。従って、
【００８７】
【数２３】
【００８８】
【外６】
【００８９】
【数２４】
【００９０】また、このカテゴリでは、オペランドＢと
ＡはＡＬＵに入力され、オペランドΓの１の補数はＡＬ
Ｕに入力される。
ＡはＡＬＵに入力され、オペランドΓの１の補数はＡＬ
Ｕに入力される。
【００９１】
【外７】
【００９２】これらを結果の最後の式に代入すると、
【００９３】
【数２５】
【００９４】が得られる。
【００９５】ただし、＋はビット単位論理ＯＲを表して
いる。従って、ＡＮＤ−ＮＯＲ機能が所望した通りに得
られる。
いる。従って、ＡＮＤ−ＮＯＲ機能が所望した通りに得
られる。
【００９６】以上、好ましい実施例で記述した３−１Ａ
ＬＵを有するコンピューティング装置は、図２に示すよ
うに、慣用の２−１ＡＬＵ（ＡＬＵ１）と結合されてい
る。ＡＬＵ１では、コンピューティング装置の３−１Ａ
ＬＵ（ＡＬＵ２）と２−１ＡＬＵ（ＡＬＵ１）は、共
に、共通の汎用レジスタ・アレイ（ＧＰＲアレイ）を共
用している。ＧＰＲアレイは５つの読取りポートを有す
る。すなわち、ＡＬＵの各入力に対して１つの独立ポー
トを有する。また、ＧＰＲアレイは２つの書込みポート
を有する。すなわち、ＡＬＵの各結果に対して１つの独
立ポートを有する。従って、ＡＬＵ演算を指定する命令
対のうちの第１の命令は、２−１ＡＬＵによって実行さ
れる。第２の命令は、図２に示すようなデータ依存イン
タロックを所有しているときでも、同一マシン・サイク
ルで、第１の命令と並列に３−１ＡＬＵによって実行さ
れる。
ＬＵを有するコンピューティング装置は、図２に示すよ
うに、慣用の２−１ＡＬＵ（ＡＬＵ１）と結合されてい
る。ＡＬＵ１では、コンピューティング装置の３−１Ａ
ＬＵ（ＡＬＵ２）と２−１ＡＬＵ（ＡＬＵ１）は、共
に、共通の汎用レジスタ・アレイ（ＧＰＲアレイ）を共
用している。ＧＰＲアレイは５つの読取りポートを有す
る。すなわち、ＡＬＵの各入力に対して１つの独立ポー
トを有する。また、ＧＰＲアレイは２つの書込みポート
を有する。すなわち、ＡＬＵの各結果に対して１つの独
立ポートを有する。従って、ＡＬＵ演算を指定する命令
対のうちの第１の命令は、２−１ＡＬＵによって実行さ
れる。第２の命令は、図２に示すようなデータ依存イン
タロックを所有しているときでも、同一マシン・サイク
ルで、第１の命令と並列に３−１ＡＬＵによって実行さ
れる。
【００９７】このような結合コンピューティング装置に
よれば、「加算／論理組合せ演算」を有する命令を実行
するアーキテクチャを提供することができる。「加算／
論理組合せ演算」は加算−加算、加算−論理、論理−加
算、論理−加算の機能の全４つの組合せを結合すること
を意味する。このアーキテクチャでは、２つ以上の関連
のないＡＬＵ演算は単一のインタロック縮小ＡＬＵによ
って指定され、このＡＬＵはＲＩＳＣ型命令を含む複数
の個々の命令（各命令はＡＬＵ演算を指定している）が
並列に発行されると、それに応答する。しかも、コンピ
ューティング装置はこれらの命令を単一のマシンサイク
ルで並列に実行する。このように装置が結合されると、
コンピュータ・システム装置は２つの独立または従属算
術演算型または論理演算型命令の組合せを実行すること
ができ、２つの算術演算型または論理演算型命令を、サ
イクル・タイムを増加することなく、１マシン・サイク
ルで実行することができる。
よれば、「加算／論理組合せ演算」を有する命令を実行
するアーキテクチャを提供することができる。「加算／
論理組合せ演算」は加算−加算、加算−論理、論理−加
算、論理−加算の機能の全４つの組合せを結合すること
を意味する。このアーキテクチャでは、２つ以上の関連
のないＡＬＵ演算は単一のインタロック縮小ＡＬＵによ
って指定され、このＡＬＵはＲＩＳＣ型命令を含む複数
の個々の命令（各命令はＡＬＵ演算を指定している）が
並列に発行されると、それに応答する。しかも、コンピ
ューティング装置はこれらの命令を単一のマシンサイク
ルで並列に実行する。このように装置が結合されると、
コンピュータ・システム装置は２つの独立または従属算
術演算型または論理演算型命令の組合せを実行すること
ができ、２つの算術演算型または論理演算型命令を、サ
イクル・タイムを増加することなく、１マシン・サイク
ルで実行することができる。
【００９８】以上、本発明の好ましい実施例について説
明したが、特許請求の範囲を逸脱することなく、種々に
改良することができることは当業者にとって当然であ
る。これらの特許請求の範囲は当初開示された発明を適
正に保護するものである。
明したが、特許請求の範囲を逸脱することなく、種々に
改良することができることは当業者にとって当然であ
る。これらの特許請求の範囲は当初開示された発明を適
正に保護するものである。
【００９９】
【発明の効果】以上説明したように、本発明によれば、
上記のように構成したので、ハードウェアの利用効率を
向上させることができる。
上記のように構成したので、ハードウェアの利用効率を
向上させることができる。
【図１】本発明の好ましい実施例に係るインタロック縮
小３−１実行ＡＬＵの論理データフローを示すブロック
図である。
小３−１実行ＡＬＵの論理データフローを示すブロック
図である。
【図２】本発明の好ましい実施例に係るＡＬＵを通常の
２−１ＡＬＵと組み合せた例を示すブロック図である。
２−１ＡＬＵと組み合せた例を示すブロック図である。
ＡＬＵ 論理演算装置 ＣＡＬＵ 制御論理演算装置 ＣＳＡ キャリー・セーブ加算器 Ｌ１ 第１ロジック・ブロック Ｌ２ 第２被制御ロジック・ブロック
フロントページの続き (72)発明者 スタマティス ヴァシリアディス アメリカ合衆国 13850 ニューヨーク 州 ベスタル ベスタル ロード 717 (56)参考文献 国際公開91／15819（ＷＯ，Ａ１) 国際公開91／15820（ＷＯ，Ａ１)
Claims (2)
- 【請求項１】 加算／論理組合せ演算を実行するための
命令対を単一マシン・サイクルで実行する３−１論理演
算装置であって、 前記命令対の３つのオペランドをそれぞれ第１入力、第
２入力及び第３入力に受け取り、和及び桁上げを出力す
るキャリー・セーブ加算器と、 前記キャリー・セーブ加算器から入力を受け取るように
接続され、前記第２入力に受け取られた第２オペランド
と、前記第１入力及び前記第３入力にそれぞれ受け取ら
れた第１オペランド及び第３オペランドの加算結果とを
ビット単位で論理演算する制御論理演算装置と、 前記第１入力及び前記第３出力にそれぞれ接続された２
つの入力、並びに前記制御論理演算装置に接続された１
つの出力を有し、論理命令及びそれに続く算術命令の間
の依存関係を縮小するための演算を実行する第１論理手
段と、 前記第２入力及び前記制御論理演算装置の演算を指定す
る制御入力にそれぞれ接続された２つの入力を有し、前
記制御論理演算装置の演算を制御するための制御信号を
発生する制御ジェネレータと、 前記制御ジェネレータ及び前記制御論理演算装置から入
力を受け取るように接続され、前記ビット単位の論理演
算を含む、前記制御論理演算装置における事後加算論理
演算を制御するための出力を発生して前記制御論理演算
装置に供給する第２論理手段と、 を備えたことを特徴とする３−１論理演算装置。 - 【請求項２】 前記第２論理手段は、前記制御ジェネレ
ータの出力を前記制御論理演算装置からの半和及び修正
半和と組み合わせることによって前記出力を発生する、
請求項１記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US90663192A | 1992-06-30 | 1992-06-30 | |
| US906631 | 2001-07-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0659861A JPH0659861A (ja) | 1994-03-04 |
| JP2683488B2 true JP2683488B2 (ja) | 1997-11-26 |
Family
ID=25422739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5122983A Expired - Lifetime JP2683488B2 (ja) | 1992-06-30 | 1993-05-25 | ３−１論理演算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5426743A (ja) |
| JP (1) | JP2683488B2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6116768A (en) * | 1993-11-30 | 2000-09-12 | Texas Instruments Incorporated | Three input arithmetic logic unit with barrel rotator |
| US6219688B1 (en) * | 1993-11-30 | 2001-04-17 | Texas Instruments Incorporated | Method, apparatus and system for sum of plural absolute differences |
| US5623434A (en) * | 1994-07-27 | 1997-04-22 | Chromatic Research, Inc. | Structure and method of using an arithmetic and logic unit for carry propagation stage of a multiplier |
| US5778208A (en) * | 1995-12-18 | 1998-07-07 | International Business Machines Corporation | Flexible pipeline for interlock removal |
| JPH09222992A (ja) * | 1996-02-07 | 1997-08-26 | Internatl Business Mach Corp <Ibm> | 演算処理方法 |
| US5924128A (en) * | 1996-06-20 | 1999-07-13 | International Business Machines Corporation | Pseudo zero cycle address generator and fast memory access |
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| US5870581A (en) * | 1996-12-20 | 1999-02-09 | Oak Technology, Inc. | Method and apparatus for performing concurrent write operations to a single-write-input register file and an accumulator register |
| US5963723A (en) * | 1997-03-26 | 1999-10-05 | International Business Machines Corporation | System for pairing dependent instructions having non-contiguous addresses during dispatch |
| US6314493B1 (en) | 1998-02-03 | 2001-11-06 | International Business Machines Corporation | Branch history cache |
| US6282633B1 (en) | 1998-11-13 | 2001-08-28 | Tensilica, Inc. | High data density RISC processor |
| US6292818B1 (en) * | 1999-01-12 | 2001-09-18 | Hewlett-Packard Company | Method and apparatus for performing a sum-and-compare operation |
| JP2000284970A (ja) * | 1999-03-29 | 2000-10-13 | Matsushita Electric Ind Co Ltd | プログラム変換装置及びプロセッサ |
| US7822948B2 (en) * | 2008-01-03 | 2010-10-26 | International Business Machines Corporation | Apparatus, system, and method for discontiguous multiple issue of instructions |
| US8468326B1 (en) * | 2008-08-01 | 2013-06-18 | Marvell International Ltd. | Method and apparatus for accelerating execution of logical “and” instructions in data processing applications |
| US8465475B2 (en) * | 2008-08-18 | 2013-06-18 | Intuitive Surgical Operations, Inc. | Instrument with multiple articulation locks |
| JP5491071B2 (ja) | 2009-05-20 | 2014-05-14 | エヌイーシーコンピュータテクノ株式会社 | 命令融合演算装置および命令融合演算方法 |
| CN103699357B (zh) * | 2013-12-05 | 2016-11-23 | 西安交通大学 | 一种用于模乘和模平方的快速模约简算法电路 |
| CN110837354B (zh) * | 2019-11-04 | 2023-07-14 | 上海大学 | 基于三值逻辑运算器的msd并行加法器及其构造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4110832A (en) * | 1977-04-28 | 1978-08-29 | International Business Machines Corporation | Carry save adder |
| EP0281132B1 (en) * | 1987-03-04 | 1995-10-25 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
| US4819155A (en) * | 1987-06-01 | 1989-04-04 | Wulf William A | Apparatus for reading to and writing from memory streams of data while concurrently executing a plurality of data processing operations |
| US4958312A (en) * | 1987-11-09 | 1990-09-18 | Lsi Logic Corporation | Digital multiplier circuit and a digital multiplier-accumulator circuit which preloads and accumulates subresults |
-
1993
- 1993-05-25 JP JP5122983A patent/JP2683488B2/ja not_active Expired - Lifetime
-
1994
- 1994-01-24 US US08/186,224 patent/US5426743A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0659861A (ja) | 1994-03-04 |
| US5426743A (en) | 1995-06-20 |
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