JP3227538B2 - ２進整数乗算器 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算器回路に関し、更
に詳細には、面積効率の良い平面配置を有するキャリー
保存加算器を使用する乗算器を構成する方法および装置
に関する。

【０００２】

【従来技術】コンピュータに使用する高速乗算回路を提
供する種々な装置が提案されている。一般に、これら回
路は、整数乗算に、または浮動小数点乗算で仮数を発生
するのに使用することができる。最も基本的な場合に
は、２個のｎビット２進オペランドの積が、その各々が
先行の部分積から１ビットだけ左へ移行している多数の
部分積を求め、次いでそれら部分積を合計して結果に到
達することにより実現される。

【０００３】この基本的な場合に部分積を迅速に合計す
るためには、ビットの個別の各縦行を別個に並行して他
のすべてと加算して和および繰上げからなる結果を作
る。しかしながら、２進加算器段は一般に一度に二つの
入力しか処理することができないので、個別の縦行を加
算するのに幾らかの時間がかかる。この時間を減らすた
めに、個々の部分積を二つづつに組分けし、それらの組
をキャリー保存加算器で並列に加算するツリー構成が提
示されている。この加算器は、入力として先行段からの
繰上げを使用するので計算を並列に行っても、縦行にあ
る部分積の各２ビットの加算には先行段からの繰上げを
伝えるのに充分な時間が必要である。これら部分積を合
計して得られる結果を再び二つづつに組分けし、それら
の組を別のキャリー保存加算器で同じように並列に加算
する。この過程を、最後の二つの部分積を加算して積を
作り出すまで続ける。Harata,他の、High Speed Multip
lierUsing a Redundant Binary Adder Tree（冗長２進
加算器ツリーを使用する高速乗算器）、IEEE Journal o
f Solid-State Circuits, Vol. SC-22, No.1, February
1987は、このような回路について記している。

【０００４】上記論文に記されている回路は、その動作
を行う上では効率が良いが、シリコンに使用するには不
充分である。それは加数の加算が種々のレベルにある加
算器の長さが不等で、高いレベルにある加算器ほど長い
ためである。加算器の長さが変わると、乗算器回路に占
有されているシリコンが回路の全域にわたって根本的に
変化する。その結果、大量のシリコン領域が浪費され
る。最も正則的な実行を可能にしようとして、Vuillemi
nおよびLukが、Elsevier Science Publishers B.V.によ
りVLSI '83で公刊された”Recursive Inplementation o
f Optimal Time VLSI Ienteger Multipliers（最適時間
VLSI 整数乗算器の反復実行）”と題する論文（今後Vu
illemin と呼ぶ）で、別々の四つの入力および先行段か
らの繰上げを加算し、前の段からの他の前向き繰上げを
繰上げて１対の結果および各段からの１対の繰上げを発
生するように構成した二つの全加算器回路を備えている
個別加算器を使用することを提案している。これら四つ
の入力加算器を使用して四つの個別部分積を同時に加算
することができ、加数の加算のすべてのレベルにある個
々の加算器の数を2nビットという等しい長さにすること
ができる。この方法は回路に対して正則な領域を与えは
するが、使用する面積の量はなお動作に必要なものより
はるかに大きく、シリコン空間を甚だしく浪費し、回路
を保持するのに必要なチップが大きくなる。

【０００５】

【発明が解決しようとする課題】それ故、コンピュータ
に使用する改良された高速乗算回路を提供するのが本発
明の目的である。

【０００６】本発明の更に特定の目的は、利用可能なシ
リコンを一層有効に使用すると共に形状が規則正しい改
良された高速加算回路を提供することである。

【０００７】

【課題を解決するための手段】本発明のこれらの、およ
び他の目的は、加算器レベルの各々がオペランドのビッ
トの数に等しい複数の加算器セルから成り、加算器レベ
ルの各段が６個の入力ビットを受取ってそのセルの重み
レベルにある２個の結果ビットおよび次の高い重みレベ
ルにある２個の繰上げビットを発生することができる１
対の全加算器からなる複数の加算器レベルと、部分積を
示すビットを各重みレベルにあるセルの入力端子に接続
する手段と、セルの繰上げ出力端子を次の高い重みレベ
ルにあるセルの入力端子に接続する手段と、セルの一つ
の繰上げ出力端子を、三つの入力信号しか発生しない次
の高い段のセルの未使用入力端子に接続する手段と、各
セルの結果端子を次の加算器レベルと同じ重みレベルに
あるセルの入力端子に接続する手段と、から構成される
２進整数乗算器により実現される。

【０００８】本発明のこれらの、および他の目的および
特徴は、図と共に以下に示す詳細な説明を参照すること
により一層良く理解されるであろう。図では数個の図を
通じて類似要素には同様の呼称を付けてある。

【０００９】（注意および用語）以下の詳細説明の幾つ
かの部分は、コンピュータ記憶装置内部のデータビット
に関する動作により示してある。これらの説明および表
現は、データ処理の当業者がその作業の要旨を当業者に
最も効果的に伝える手段である。動作は、物理量の物理
的取扱いを必要とするものである。普通、必ずしもそう
ではないが、これら物理量は、格納し、転送し、混合
し、比較し、および他の場合には操作することができる
電気記号または磁気信号の形をしている。時には、主と
して普通に使用されているという理由から、これらの信
号をビット、数値、要素、記号、文字、項、数などと呼
称するのが便利であることがわかっている。しかし、こ
れらおよび同様の用語はすべて適切な物理量と関連すべ
きであり、これらの量に対して付与された単なる便宜な
ラベルであるということに留意すべきである。

【００１０】更に、行われる動作は、加算または比較と
いうような用語で呼ばれることがあり、それらは一般に
人間のオペレータが行う頭の中での演算に関連してい
る。ここに説明する本発明の部分を形成する動作のいず
れにおいてもほとんどの場合、人間のオペレータのこの
ような能力は必要でもないし、望ましくもない。本発明
の動作を行う有用な機械には、汎用ディジタルコンピュ
ータまたは他の同様な装置がある。あらゆる場合におい
てコンピュータを操作する際の操作の方法と計算それ自
体の方法との間の区別を心に留めておくべきである。本
発明は、電気信号または他の（たとえば、機械的、化学
的）物理的信号を処理して他の必要な物理的信号を発生
する際のコンピュータを操作する装置に関する。

【００１１】

【実施例】図１には、ｎビットの２進数二つを乗算する
従来の「紙と鉛筆」による方法を示す。被乗数は、乗数
の各ビットにより重みの上る方向に乗算されて一連の部
分積を発生する。各部分積（図ではｐ１〜ｐ８と記して
ある）は次々に先行する部分積から左に１ビット位置だ
け移行されて特定の部分積を発生する乗算器のビットの
重みを示す。ビットの各縦行を次々に加算して結果およ
びその縦行に対する繰上げを得る（図には示してな
い）。これを手で行うと、各繰上げは直ちに次の縦行に
加えられて別の結果と繰上げとを発生し、最終結果
（Ｒ）に到達するまで続けられる。この方法によると、
縦行の加算を行う時間は、少なくとも関係する縦行の数
に等しい。しかし、ディジタルコンピュータ回路は、一
般に二つの状態しか取ることができない。その結果、１
からなる大きな縦行の加算には個別の加算が多数必要に
なり、かなりな量の時間がかかる。

【００１２】その上、縦行のビットを加算する際の遅れ
の他に、この紙と鉛筆の方法を利用する縦行の加算の結
果は縦行と同じ重みの結果と一つ以上の繰上げが生ず
る。このように縦行の加算には結果を得る前に次の下位
の縦行からの繰上げの結果を待つ必要がある。この動作
を速くするのに、コンピュータはすべての縦行を並列に
加算して各縦行に対して結果と繰上げとを発生すること
ができる。繰上げは最終結果に加えられ、すべての繰上
げが伝えられて最終結果が生ずるまで最低位から最高位
まで前向きに伝えられる。縦行は並列に加算されるの
で、個々の縦行を加算する時間および繰上げを加えるの
に必要な加算の数によって演算に必要な時間が決まる。

【００１３】個々の縦行を加算するのに必要な時間およ
び演算の全体時間を減らすために、色々な研究者は、部
分積の組（S1〜S4）を（キャリー保存加算器を使用し
て）加算し、次いでこれらの加算の結果を組分けし（S
5、S6）、キャリー伝搬加算器を使用して最終結果（S
7）を得る加算器のツリーを使用することを提供してい
る。概念的には、これは実質上縦行内の隣接する二つの
各ビットを縦行内の他の組のビットと並列に加算するこ
とである。この過程の段階を図１の右側に示す。

【００１４】この演算を更に速くするのに、Vuillemin
は基本乗算器セルとして（４：２）加算器セルの使用を
提案している。図２は、このようなセル10のブロック図
である。セル10は一組の全加算器12および13を備えてい
る。加算器12には三つの入力ai、biおよびciが設けられ
ている。加算器12は、結果Siと繰上げpiを発生する。加
算器13は、他の入力di、加算器12への三つの入力の結果
si、および入力eiを受取る。入力ai、bi、ci、およびdi
は部分積ビットである。入力eiは前段の加算器からの繰
上げである。加算器13は、結果giおよび繰上げ出力qiを
発生する。繰上げ出力piおよびqiは次の最高段への入力
として供給することができる。セルはまた先行段からの
繰上げ入力fiを受取るが、これはツリーと加算の次のレ
ベルへの第２の出力hiとして単に伝えられるだけであ
る。実質的には、基本乗算器セルは、セルのレベルにあ
る６個の入力を取り、セルのビットレベルにある二つの
出力（giおよびhi）および次の最高ビットレベルにある
二つの出力（piおよびqi）を発生する。

【００１５】この基本乗算器セルは、一度に四つの部分
積を加算するのに使用することができる。基本乗算器セ
ルを使用する第１レベルの加算器は、第２レベルの加算
器回路の基本乗算器セルにより一度に四つが加算される
結果を発生する。結局、結果の組がキャリー伝搬加算器
により加算されて所要の乗算結果を発生する。

【００１６】図３は、上述の構成の基本乗算器セルを使
用する Vuilleminにより提案された乗算器の種々なレベ
ルの図である。例示した乗算器は８ビットの２進数二つ
を乗算するのに使用される。二つの８ビット２進数を乗
算するのであるから、８個の部分積を加算しなければな
らない。これには第１レベルの加算器２個と第２レベル
の加算器１個が必要である。図では、第１レベルの部分
積の個々のビットを表すのに星印を使用し、各第１レベ
ルの加算器について上の列で結果giが発生するか否か
を、および下の列で繰上げhiが先行段から伝えられるか
否かを示すのに△を使用している。第１レベルの加算器
で△により示される結果および繰上げを第２レベルの加
算器（再び△で示してある）で加算し、その第２レベル
の加算器からの結果（上の列）および繰上げ（下の列）
を＋の符号で表す。最後に、第２レベルの加算器からの
結果および繰上げをキャリー伝搬加算器により加算す
る。更に、使用する空間を秩序立てるために Vuillemin
はすべてのレベルにおける個々の加算器を同じ長さ2n
（ここでｎは乗数または被乗数のビットの数である）に
することを提案している。

【００１７】このような加算器は非常に速く動作する
が、それがシリコン上で占有している空間を最適に使用
しないことが図３からわかる。換言すれば、シリコンの
領域にはかなりな量の無駄な空間がある。この無駄な空
間の大部分は、部分積の組を加算することにより結果が
長くなることから生ずる。図３でわかるように、８ビッ
トのオペランドの場合、最後の加算には１６ビット位置
を設けることが必要である。その結果、加算器段は、加
算器レベルが最終結果に近づくにつれて図３の左に拡大
し続ける。同じことは加算器が占有しているシリコン上
の区域についても正しい。低レベルの部分積を加算する
第１レベルの加算器には９ビット位置だけあればよい
が、最終加算を行うものは16ビットを必要とする。

【００１８】図３は、従来技術の Vuilleminの構成でセ
ル10により組立てられるマトリックス内の多数の位置が
完全には利用されていないことをも示している。これは
従来技術の構成により作られるシリコンの浪費の少なく
とも一部である。たとえば、前の部分積の結果および繰
上げの第２レベルの加算を行うと、二つの下位加数の最
上位ビットが二つの上位加数に対して４ビット位置だけ
移行することがわかる。これら四つの加数を整列させる
と、多数の加算段の入力がその段の加数から四つより少
ないことがわかる。たとえば、ビット位置１および３に
は、一つの入力しかなく、ビット位置２、４、および12
に向かっては二つの入力しかなく、ビット位置５および
７には三つの入力しかない。

【００１９】本発明は、必要な基本乗算器セルの数を減
らし、かくして乗算器の動作の速さを落とさずに使用す
る加算器の全体の大きさを小さくするのに基本乗算器セ
ルの各加算器段で入力による利用が完全でないという事
実を利用している。 Vuilleminにより提案された乗算器
の場合のように、本発明は、基本乗算器セルを使用して
四つの部分積を一度に加え合わせる。図３からわかるよ
うに、レベル１にある第１の加算器への入力は、ビット
１には一つ、ビット２には二つしかない。その結果、こ
れら入力を基本乗算器セルを通して送る必要がない。こ
れら入力は、最終キャリー伝搬加算器のビット１および
ビット２の入力端子に直接接続することができる。同じ
ことは第１レベルの第２の加算器のビット５および６に
ついても正しい。これら入力は基本乗算器セルを通して
送る必要はない。これらは第２レベルの加算器のビット
５および６の入力端子に直接接続することができる。同
様にして、第１レベルにある第１の加算器のビット位置
11および第２の加算器のビット位置15には一つの入力が
あって一つの繰上げを受取る。ビット位置は、次のレベ
ルにあるビット11の入力端子に直接接続することがで
き、ビット位置15は、最終レベルのキャリー伝搬加算器
のビット15の入力端子に直接接続することができる。こ
れにより第１レベルの各加算器における基本乗算器セル
の数が３個だけ減るので必要なのは８個だけになる。

【００２０】その上、第２レベルの加算器では多くとも
ビット位置３および４に二つの入力があることがわかる
であろう。レベル１の第１の加算器からの結果だけがこ
れらビットに供給されるからである。したがって、第２
レベルの加算器のこれらの位置に対する基本乗算器セル
は、本発明では削除することができ、これらの段への入
力は単に最終段のキャリー伝搬加算器への入力として接
続される。これにより第２レベルの加算器から基本乗算
器セル４段が削除される。

【００２１】各レベルにある加算器の第１段を削除する
単純なステップに加えて、セルの数を更に減らして本発
明の構成を設ける際に関係する幾つかの接続の複雑性が
別に存在する。たとえば、第１レベルの加算器の第１の
加算器のビット位置９では、三つの部分積入力しか利用
できない。通常は段９の加算器への端子f9に置かれる前
段８からの繰上げ入力q8がこの未使用端子d9に置かれる
と、段９の結果端子h9には出力が現れなくなる。この接
続図を図４（ａ）に示す。同じことは第１レベルの第２
の加算器のビット位置13についても正しい。段12からの
繰上げ入力 f13が入力d13に伝えられると、段13の結果
端子h13には出力が現れない。その結果これら各段は一
つの結果出力しか発生しない。

【００２２】同じことは更に高い各加算レベルにおいて
も正しいことが明らかである。図５は、本発明による構
成を示すもので、これでは８個のビット数を乗算する乗
算器の基本乗算器セルが上に提案されたように修正され
ている。第１レベルの加算器を修正することにより得ら
れた計算結果が次のレベルの加算器に加えられると、第
２レベルの加算器のビット位置９にある基本乗算器セル
では三つの入力しか利用できないことがわかる。その結
果、通常は加算器の第２レベルの段９への端子f9に置か
れる入力を転送する同じ修正を行うことができるのでこ
の段の端子h9には出力を現れない。これは８ビット乗算
器には影響しないが、16ビット乗算器に影響を及ぼすこ
とになる。このようにして、各レベルのセルを、次のレ
ベルの加算器回路への入力信号を減らすように修正する
ことができ、これにより加算器の長さが短くなる。

【００２３】第２レベルの加算器で、レベル１の第２の
加算器の段13が修正されるため、その段には一つの入力
しか供給されないことがわかる。その上、レベル２にあ
る加算器の段12には二つの入力しか存在しない。段12へ
の二つの入力が（図４（ｂ）に示すように）端子c12お
よびd12に接続されれば、次の段13への繰上げ出力 P12
は常に０になる。段13への繰上げが一つだけでレベル１
の加算器２からの入力が一つである場合、レベル２の段
13では基本乗算器セルの必要がない。これらは最終キャ
リー伝搬加算器に直接繰上げることができる。その上、
段14および段15には二つの入力しかないから、これらビ
ットを加算するのに基本乗算器セルは不要である。これ
らも最終キャリー伝搬加算器に直接繰上げることができ
る。その結果、レベル２の段５から12までだけが基本乗
算器セルを実際に必要とすることがわかる。これは第１
レベルの加算器に必要なセルの数と同じであり、乗算器
のビットと同じ数である。

【００２４】同じ議論は特定の乗算器回路を必要とする
他の各段に適用される。必要な加算を行うのにｎビット
を超える基本乗算器セルを必要とするレベルは無い。そ
の結果、全体の平面配置を、各加算器がｎビットに充分
なセルだけを備えた正規のアレイにまで小さくすること
ができる。一般に、これにより乗算器を構成するシリコ
ン上の利用可能な空間が約25％多くなる。その結果、こ
れらの手法を回路に適用することにより乗算器のビット
の数を超える加算器は不要である。したがって、本発明
の回路では従来技術の回路と同じ結果を得るのに利用す
るシリコンがかなり少なくなる。

【００２５】特に注目されるのは、本発明が結果を生ず
るのに更に余分の時間を必要とせずに結果を得るという
ことである。回路の大きさを減らすのに必要な配線のし
直しによりレベル１の段９から11までおよびレベル２の
段13から15までにおいて余分の完全繰上げ加算器遅れが
生ずるということは事実である。しかし、これらの段に
おける最終レベル加算器の出力は、別のセルへの入力を
発生するのではなくキャリー伝搬加算器への入力を発生
する。遅れる段は繰上げ伝搬加算器内で影響を受けるこ
とになる最後のものであるから、前のレベルの加算段を
並列に実行すれば始めの方の段がその繰上げを完了する
前にキャリー伝搬加算器のこれら後段で必要な出力が発
生するはずである。その結果、ほとんどすべての場合に
本発明の回路は従来技術の回路と同じ程速く動作する。
事実、32ビット×32ビットのマトリックスを成す加算器
について、全体として１ゲートの遅れしか入ってこない
ことが確認されている。

【００２６】本発明を好適実施例により説明してきた
が、当業者が本発明の精神および範囲から逸脱すること
なく種々の修正および変更を行うことができることが認
められるであろう。それ故本発明は特許請求の範囲によ
り判断すべきである。

【図面の簡単な説明】

【図１】二つの２進数を乗算する従来の紙と鉛筆による
方法の図解例である。

【図２】従来技術により二つの２進数を乗算する際に使
用する加算器回路の単一セルの図である。

【図３】二つの２進数を乗算する従来技術の構成図であ
る。

【図４】本発明に使用するように接続した加算器回路の
単一セルの図である。

【図５】本発明による乗算器装置の図である。

フロントページの続き (73)特許権者 591064003 901 ＳＡＮ ＡＮＴＯＮＩＯ ＲＯＡ Ｄ ＰＡＬＯ ＡＬＴＯ，ＣＡ 94303, Ｕ．Ｓ．Ａ. (56)参考文献 特開 昭61−114338（ＪＰ，Ａ) 特開 昭63−318235（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52 G06F 7/50

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 各々がオペランドのビットの数に等しい
   複数のセルから成り、各々が計算結果の４個の入力ビッ
   トおよび２個の繰上げビットを受取ってそのセルの重み
   レベルにある２個の結果ビットおよび次の高い重みレベ
   ルにある２個の繰上げビットを生ずることができる１組
   の全加算器からなる複数の加算器段と；部分積を表すビ
   ットを各重みレベルにあるセルの入力端子に接続する手
   段と；セルの繰上げ出力端子を次の高い重みレベルにあ
   るセルの繰上げ入力端子に接続する手段と；セルの１個
   の繰上げ出力端子を入力信号が三つしか供給されない特
   定の段のセルの未使用入力端子に接続する手段と；各セ
   ルの結果端子を次の加算器レベルと同じ重みレベルにあ
   るセルの入力端子に接続する手段と；から構成されてい
   ることを特徴とする２進整数乗算器。