JPH0816903B2 - 積和演算回路 - Google Patents

積和演算回路

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JPH0816903B2
JPH0816903B2 JP61218304A JP21830486A JPH0816903B2 JP H0816903 B2 JPH0816903 B2 JP H0816903B2 JP 61218304 A JP61218304 A JP 61218304A JP 21830486 A JP21830486 A JP 21830486A JP H0816903 B2 JPH0816903 B2 JP H0816903B2
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Description

【発明の詳細な説明】 〔概要〕 本発明は、複数項の組の乗算を行なうべき演算数の一
部または全部を所定の桁幅に分割して積和演算を行な
い、その結果を分割した桁幅に応じて桁を移動させて加
算するようにしたため、集積回路の容量の有限性から生
じる積和演算の桁幅の制限を解消することができる。
〔産業上の利用分野〕
本発明は画像処理等において用いられる空間フィルタ
リングを集積回路で実現する際等に使用する積和演算回
路に係り、特に、乗算を行なうべき演算数（オペラン
ド）の複数の組について各々積をとり、これらの複数項
の積についての和をとるに際し、所定個数の乗算器及び
その積についての和をとるための加算器を使用して積和
演算を行なう積和演算回路に関する。
一般に、空間フィルタリングは、画像上のある点とそ
れに隣接する８個の点の画素値にその位置に応じた係数
を乗じて和を取ることによって実現される。
画像処理装置は気象衛星からの伝送画像の処理や、工
場のラインにおける部品検査やロボットの視覚などに用
いられている。そして、カメラからの入力画像を実時間
で処理したり、自立ロボットに搭載するなど、装置の高
速化、小型化が望まれている。
〔従来の技術〕
従来の積和演算方法に係る積和演算用の集積回路61を
第６図に示す。
図中62は乗算器であり、この例では４個が集積回路61
に内蔵されている。63は乗算結果を加える加算器であり
乗算器62で得た値を加えるものである。64は他の集積回
路の演算結果との加算を行う他の加算器であり、65,66
は乗算すべき２個の演算数の組、すなわち乗数と被乗数
とを各乗算器62に入力する入力端子である。また、67は
他の集積回路からの演算結果を入力させる接続端子であ
り、68は積和演算結果を出力する出力端子である。この
集積回路61を画像処理装置の３×３マトリクスの空間フ
ィルタリングに使用する場合には、９個の積和の演算を
する必要がある。したがって、第７図に示すように３個
の集積回路61,71,81を用いて図のように接続して使用す
る。本例では乗算すべき演算数の組は一方が画素値、他
方が係数である。本方法では、乗算すべき演算数の組の
項数が増えるに従って、次々に集積回路をつぎ足して使
用することになる。
〔発明が解決しようとする問題点〕
ところで、従来の方法では、積和演算をすべき演算数
のデータ量がふえると他の集積回路の演算結果を接続端
子67を介して受けとり、それと自分の演算結果とを最下
位のビットを揃えて他の加算器64を用いて加えていく必
要がある。したがって、積和演算を行なう集積回路61の
個数が１個増すごとに他の加算器64において保持すべき
必要なデータの桁幅が確実に大きくなる。そのため、他
の加算器64の桁幅がオーバーフローしない範囲内に集積
回路の個数が制限されるという問題点があった。たとえ
ば、乗算器62のデータ幅が８ビット×８ビットであっ
て、加算器64のデータ幅が20ビットだとすると、集積回
路を４個以上接続した場合に演算結果がオーバーフロー
する。
また、乗算器62についても、例えば８ビットを越える
ようなデータは扱うことができないという問題点があっ
た。
これは集積回路の容量規模は限られており、積和演算
をすべき演算数のデータ量が大きい場合には１個の集積
回路に、必要とするデータ幅を持った乗算器を、必要と
する個数だけ納めることができないからである。
そこで、本発明はこれらの問題点を解決するためにな
されたものであり、限られた容量を持つ集積回路を使用
して、当該集積回路の容量によって制限されることな
く、必要とする任意の規模の積和演算を行なうことがで
きる積和演算回路を提供することを目的としてなされた
ものである。
〔問題点を解決するための手段〕
この問題点を解決するために、本発明は第１図に示す
ように、乗算を行なうべき乗数と被乗数の複数の組を与
えられ、各組の乗数又は被乗数を乗算器及び加算器が演
算可能な所定の桁幅に分割し、各組毎に乗数又被乗数の
一方が分割された乗数と被乗数による複数の分割組を生
成し、同じ桁位置にある各組の分割組を集めてグループ
を形成する演算数分割手段９と、各グループの分割組を
入力して、各グループ毎の積和演算を行なう複数の集積
回路11〜1nであって、各集積回路1i;i＝１〜ｎには、各
分割組の乗算を行なう複数の前記乗算器2i、及び、各前
記乗算器2iの出力と、次に低い桁位置をもつグループの
集積回路1i-1の積和演算の出力のうち前記桁幅に相当す
る下位の桁を除く上位の桁の出力とを、乗算器2iの出力
に桁を合わせて和をとる複数の加算器3i、4iを有し、最
も高い桁位置をもつグループの集積回路1nの積和演算の
出力と、最も高い桁位置をもつグループ以外のグループ
の各集積回路11〜1n-1の積和演算の出力のうち除かれた
前記下位の桁の出力と、を合わせて積和演算出力とす
る。
〔作用〕
第１図に示すように、演算数分割手段９は、乗算すべ
き演算数を有する複数の組を、使用する集積回路の容量
の大きさに応じて所定の桁幅になるように前記演算数分
割手段９である各桁に対応させて設けられたデータ線に
より当該乗数又は被乗数を各組毎に分割して複数の分割
数に分割する。
前記集積回路11〜1nの乗算器2i及び加算器3iは、分割
した全組の分割組について、同じ桁位置に属する分割組
同士を集めて形成したグループ毎に分割組を入力して、
各グループの各集積回路11〜1nにより、複数の乗算器2i
及び各乗算器2iの出力を各グループの複数の加算器3iで
加算を行なう。積和演算を行なう。
前記集積回路の乗算器2i及び加算器3iにより得られた
各グループ毎の積和演算結果は、次に低い桁位置をもつ
グループの集積回路1i-1の出力のうち前記桁幅に相当す
る下位の桁を除く上位の桁の出力（次に低い桁位置をも
つグループがない場合には０）と加算器4iにより加算さ
れる。このため、他の加算器は積和演算の結果のうち、
桁位置の移動によって置き去られた下位の桁部分につい
ては常に加算演算から省くことができるため、他の加算
器4iの演算処理をする桁幅範囲は所定幅以上にならな
い。したがって、集積回路をいくつ接続しても他の加算
器がオーバーフローすることがない。また、乗算器につ
いても各乗算器の扱う乗数及び被乗数の桁幅を小さくす
ることができるので、その分だけ１個の集積回路に納め
ることができる乗算器や加算器の個数や容量をふやすこ
とができる。尚、最高桁の集積回路の出力と、桁位置の
移動によって置き去られた下位の桁部分とは例えば、バ
ッファメモリ等に保持され、又は遅延回路等を介して直
接出力される。
第２図で例を挙げて本発明に係る方法を説明する。こ
の場合53と27は乗算すべき一組の演算数であり、乗数27
は１の位と10の位に分割したとすると分割組として（5
3、７）及び（53、２）の２つの分割組ができる。する
と、各分割組の乗算結果は夫々371及び106になる。これ
らは加算器により桁位置に応じて移動して加えられ1431
が得られる。その際、371の下位の桁である１は実際の
加算演算において繰上りによって変化しないので、加算
演算の後に付け足すだけでよく加算演算をする際にはそ
の桁幅に加える必要はない。従って加算演算の桁幅が所
定幅以内に納まることになる。
〔実施例〕
次に本発明に係る実施例を説明する。
本実施例は画像処理装置における３×３の空間フィル
タリングを行なう積和演算回路である。
第３図において１（以下、添字を省略する）は本実施
例で使用する集積回路のうちの１個を示したものであ
る。２は乗算器であり、この例では９個から構成されて
いる。各乗算器は乗数と被乗数との乗算されるべき２つ
の演算数についての組について積をとるものである。こ
れらの乗算されるべき演算数の組は既に演算数分割手段
によって分割された分割組である。
３は加算器であり、乗算器２で得られた９項の積につ
いての和をとるものであり、本実施例では８個使用して
いる。４は加算器であり、あるグループについて積和演
算された結果を、次に低い桁位置をもつグループの集積
回路の出力のうち前記桁幅に相当する下位の桁を除く上
位の桁の出力（次に低い桁位置をもつグループがない場
合には０）との加算を行なうものである。ここで乗算器
２は例えば２×４ビットの大きさの桁幅であり、加算器
４は例えば12ビットの桁幅とする。
5,6は夫々分割組における乗算すべき演算数、すなわ
ち乗数と被乗数とを入力させる入力端子であり、７は他
の分割組のグループの積和演算の結果を入力する接続端
子であり、８は各グループごとの積和演算結果の出力端
子である。
第４図に乗算器２の一例を示す。この例では乗算器２
はBoothのアルゴリズムに基づいて乗算を行なう回路で
ある。22はAND回路、23はOR回路、21はNAND回路、24はN
OR回路、25はXOR回路、26はNOT回路、及び27は４ビット
の加算器である。
Boothアルゴリズムは、1951年にA.D.Boothが示した高
速乗算のアルゴリズムである。このアルゴリズムは、乗
数及び被乗数が正の数の場合だけでなく、補数で表現さ
れた場合でも乗算を可能とするものである。本実施例に
おいても、正の数のみならず、補数表現でも積和演算を
可能にするためには、乗算器としては、Boothアルゴリ
ズムに従った乗算器を用いる必要がある。第４図に示す
乗算器は、分割された被乗数と乗数との１つの分割組に
ついての乗算を行なうものである。
本実施例に係る方法は次のように使用する。
積和演算を行なうべき演算数のデータである４ビット
の大きさを持つ係数の乗数Ｙと画素値である被乗数Ｘと
の各組において、Ｘは正の数であり、Ｙは２の補数で表
現された数である。Ｘは Σxi・2i と表される。但し、xiは０または１で、Ｘのｉビット目
を表し、ｉはＸの最下位ビットに対して０とする。
従って、積XYは と表される。この式から、１つの被乗数Ｘと乗数Ｙの組
については、被乗数Ｘを２ビットずつに分割して、それ
ぞれについて乗数Ｙとの積をとり、その結果を分割した
位置に従って２ビットずつずらして加算すればよい。こ
のX,Yの組を複数個加算するときには と表される。この式から、被乗数の組｛xk｝をそれぞれ
２ビットずつに分割し、同じ桁位置のものを集めて乗数
の組｛yk｝との積の組｛ｘk,i＋１・yk｝を作り、その
組の要素どおしを加えあわせるという演算を、同じ桁位
置のものについてそれぞれ行ない、しかる後、それらを
加えあわせても、被乗数を分割することなく被乗数の組
｛xk｝と乗数の組｛yk｝との積の組｛xk・yk｝を作り、
その組の要素どおしを加えあわせた結果と等しくなる。
そこで乗算器２の演算可能な桁幅である２ビットごとに
Ｘを分割して、分割した被乗数xi+1xi（ｉ＝0,2,4・・
・）と乗数Ｙとの分割組（xi+1x,Y）を形成する。同様
にして他の被乗数Ｘと乗数Ｙとの組についても２ビット
ずつ分割して分割組を形成して、同じ桁位置にある各組
の分割組を集めてグループを形成し、グループごとに各
集積回路にある複数項の個数だけある乗算器に各グルー
プの分割組を入力して掛け算を行ない積を求める。一
方、拡散Boothのアルゴリズムを乗算器に用いる場合
は、乗数Ｙを３ビットごとに区切り、区切った夫々の値
（０〜７）に応じて被乗数を０倍、±１倍、±２倍し、
その結果を２ビットずつずらして加えるというアルゴリ
ズムなので、乗数Ｙは負数であって２の補数で表現され
ているにも拘らず、被乗数Ｘを独立に０倍、±１倍、±
２倍できる。すなわち、この乗算器２は乗数Ｙも分割す
ることができる。
こうして得られた各集積回路１の乗算器２で得られた
値は加算器３により和がとられる。
更に、集積回路１ごとの乗算器２及び加算器３による
積和演算の結果は他のグループごとに割当てられた集積
回路１から得られた積和演算の結果の一部と他の加算器
４により加算されて出力端子８から最終的な積和演算の
結果として出力される。その際、当該他の加算器４で
は、各集積回路１で得られた積和演算の結果はその集積
回路１が属するグループの桁位置に応じて桁を移動させ
て加算される。そのため、当該他の加算器４の桁幅が限
られたものであっても、桁を移動させて加算するので常
に、加算により変化しない下位の桁を加算演算から省く
ことができるので、当該他の加算器４の桁幅は加算演算
の桁幅の制限を招かない。
次に第５図に他の実施例を示す。
本実施例に係る集積回路11では、前述した実施例と異
なり、乗算器及び加算器の前後にフリップ・フロップ回
路19を設けたものである。これによって、パイプライン
動作が可能になる。
ここで、パイプライン動作とは、命令の処理の流れを
最大ｎ段階に分け、最大ｎ個の命令を並列処理して高速
化する動作方法をいう。
〔発明の効果〕
画像の空間フィルタ回路等で使用する積和演算を行な
う際に、本回路によれば限られた桁幅を有する集積回路
を複数個組合わせて用いることにより、任意のデータ長
をもつ演算数の積和演算を行なうことができる。また、
各乗算器は演算数のデータの桁幅を分割して小さくして
計算することができるので必要な個数の乗算器をひとつ
の集積回路に納めることができる。
【図面の簡単な説明】
第１図は本発明に係る原理ブロック図、第２図は本発明
の作用説明図、第３図は実施例に係る集積回路を示す
図、第４図は実施例に係る乗算器を示す図、第５図は他
の実施例に係る集積回路を示す図、第６図は従来の集積
回路を示す図、第７図は従来の集積回路を組合わせた場
合を示す図である。 １……集積回路 ２……乗算器 ３……加算器 ４……他の加算器 5,6……入力端子 ７……接続端子 ８……出力端子
フロントページの続き (56)参考文献 特開 昭59−194242（ＪＰ，Ａ) 特開 昭48−87742（ＪＰ，Ａ) 「コンピュータの高速演算方式」ＨＷＡ ＮＧ著、堀越訳、近代科学社、昭和55年９ 月，168頁〜173頁

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】乗算を行なうべき乗数と被乗数の複数の組
    を与えられ、各組の乗数又は被乗数を乗算器及び加算器
    が演算可能な所定の桁幅に分割し、各組毎に乗数又は被
    乗数の一方が分割された乗数と被乗数による複数の分割
    組を生成し、同じ桁位置にある各組の分割組を集めてグ
    ループを形成する演算数分割手段（９）と、 各グループの分割組を入力して、各グループ毎の積和演
    算を行なう複数の集積回路（11〜1n）であって、 各集積回路（1i;i＝１〜ｎ）には、各分割組の乗算を行
    なう複数の前記乗算器（2i）、及び、各前記乗算器
    （2i）の出力と、次に低い桁位置をもつグループの集積
    回路（1i-1）の積和演算の出力のうち前記桁幅に相当す
    る下位の桁を除く上位の桁の出力とを、乗算器（2i）の
    出力に桁を合わせて和をとる複数の加算器（3i、4i）を
    有し、 最も高い桁位置をもつグループの集積回路（1n）の積和
    演算の出力と、最も高い桁位置をもつグループ以外のグ
    ループの各集積回路（11〜1n-1）の積和演算の出力のう
    ち除かれた前記下位の桁の出力と、を合わせて積和演算
    出力とすることを特徴とする積和演算回路。
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