JPS6373472A - 積和演算方法 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、複数項の組の乗算を行なうべき演算数の一部
または全部を所定の桁幅に分割して積和演算を行ない、
その結果を分割した桁幅に応じて桁を移動させて加算す
るようにしたため、集積回路の容量の有限性から生じる
積和演算の桁幅の制限を解消することができる。
または全部を所定の桁幅に分割して積和演算を行ない、
その結果を分割した桁幅に応じて桁を移動させて加算す
るようにしたため、集積回路の容量の有限性から生じる
積和演算の桁幅の制限を解消することができる。
本発明は画像処理等において用いられる空間フィルタリ
ングを集積回路で実現する際等に使用する積和演算方法
に係り、特に、乗算を行なうべき演算数（オペランド）
のｊＩｉ数の組について各々積をとり、これらの複数項
の積についての和をとるに際し、所定個数の乗算器及び
その積についての和をとるための加算器を使用して積和
演算を行なう積和演算方法に関する。
ングを集積回路で実現する際等に使用する積和演算方法
に係り、特に、乗算を行なうべき演算数（オペランド）
のｊＩｉ数の組について各々積をとり、これらの複数項
の積についての和をとるに際し、所定個数の乗算器及び
その積についての和をとるための加算器を使用して積和
演算を行なう積和演算方法に関する。
一般に、空間フィルタリングは、画像上のある点とそれ
に隣接する８個の点の画素値にその位置に応じた係数を
乗じて和を取ることによって実現される。
に隣接する８個の点の画素値にその位置に応じた係数を
乗じて和を取ることによって実現される。
画像処理装置は気象衛星からの伝送画像の処理や、工場
のラインにおける部品検査やロボットの視覚などに用い
られている。そして、カメラからの入力画像を実時間で
処理したり、自立ロボットに搭載するなど、装置の高速
化、小型化が望まれている。
のラインにおける部品検査やロボットの視覚などに用い
られている。そして、カメラからの入力画像を実時間で
処理したり、自立ロボットに搭載するなど、装置の高速
化、小型化が望まれている。
従来の積和演算方法に係る積和演算用の集積回路６１を
第６図に示す。
第６図に示す。
図中６２は乗算器であり、この例では４個が集積回路６
１に内蔵されている。６３は乗算結果を加える加算器で
あり乗算器６２で得た桔を加えるものである。６４は他
の集積回路の演算結果との加算を行う他の加算器であり
、６５．６６は乗算すべき２個の演算数の組、すなわち
乗数と被乗数とを各乗算器６２に入力する入力端子であ
る。また、６７は他の集積回路からの演算結果を入力さ
せる接続端子であり、６８は積和演算結果を出力する出
力端子である。この集積回路６１を画像処理装置の３×
３マトリクスの空間フィルタリングに使用する場合には
、 ９個の積和の演算をする必要がある。したがって、
第７図に示すように３個の集積回路６１．７１．８１を
用いて図のように接続して使用する。本例では乗算すべ
き演算数の組は一方が画素値、他方が係数である０本方
法では１乗算すべき演算数の組の項数が増えるに従って
、次々に集積回路をつぎ足して使用することになる。
１に内蔵されている。６３は乗算結果を加える加算器で
あり乗算器６２で得た桔を加えるものである。６４は他
の集積回路の演算結果との加算を行う他の加算器であり
、６５．６６は乗算すべき２個の演算数の組、すなわち
乗数と被乗数とを各乗算器６２に入力する入力端子であ
る。また、６７は他の集積回路からの演算結果を入力さ
せる接続端子であり、６８は積和演算結果を出力する出
力端子である。この集積回路６１を画像処理装置の３×
３マトリクスの空間フィルタリングに使用する場合には
、 ９個の積和の演算をする必要がある。したがって、
第７図に示すように３個の集積回路６１．７１．８１を
用いて図のように接続して使用する。本例では乗算すべ
き演算数の組は一方が画素値、他方が係数である０本方
法では１乗算すべき演算数の組の項数が増えるに従って
、次々に集積回路をつぎ足して使用することになる。
ところで、従来の方法では、積和演算をすべき演算数の
データ量がふえると他の集積回路の演算結果を接続端子
６７を介して受けとり、それと自分の演算結果とを最下
位のビットを揃えて他の加算器６４を用いて加えていく
必要がある。したがって、積和演算を行なう集積回路６
１の個数が１個増すごとに他の加算器６４において保持
すべき必要なデータの桁幅が確実に大きくなる。そのた
め、他の加算器６４の桁幅がオーバーフローしない範囲
内に集積回路の個数が制限されるという問題点があった
。たとえば、乗算器６２のデータ幅が８ビツト× ８ビ
ツトであって、加算器６４のデータ幅が２０ビツトだと
すると、集積回路を ４個以上接続した場合に演算結果
がオーバーフローする。
データ量がふえると他の集積回路の演算結果を接続端子
６７を介して受けとり、それと自分の演算結果とを最下
位のビットを揃えて他の加算器６４を用いて加えていく
必要がある。したがって、積和演算を行なう集積回路６
１の個数が１個増すごとに他の加算器６４において保持
すべき必要なデータの桁幅が確実に大きくなる。そのた
め、他の加算器６４の桁幅がオーバーフローしない範囲
内に集積回路の個数が制限されるという問題点があった
。たとえば、乗算器６２のデータ幅が８ビツト× ８ビ
ツトであって、加算器６４のデータ幅が２０ビツトだと
すると、集積回路を ４個以上接続した場合に演算結果
がオーバーフローする。
また、乗算器６２についても、例えば８ビツトを越える
ようなデータは扱うことができないという問題点があっ
た。
ようなデータは扱うことができないという問題点があっ
た。
これは集積回路の容量規模は限られており、２２Ｉ和演
算をすべき演算数のデータ量が大きい場合には１個の集
積回路に、必要とするデータ幅を持った乗算器を、必要
とする個数だけ納めることができないからである。
算をすべき演算数のデータ量が大きい場合には１個の集
積回路に、必要とするデータ幅を持った乗算器を、必要
とする個数だけ納めることができないからである。
そこで、本発明はこれらの問題点を解決するためになさ
れたものであり、限られた容量を持つ集積回路を使用し
て、当該集積回路の容量によって制限されることなく、
必要とする任意の規模の積和演算を行なうことができる
積和演算方法を提供することを目的としてなされたもの
である。
れたものであり、限られた容量を持つ集積回路を使用し
て、当該集積回路の容量によって制限されることなく、
必要とする任意の規模の積和演算を行なうことができる
積和演算方法を提供することを目的としてなされたもの
である。
この問題点を解決するために１本発明は第１図に示すよ
うに、乗算を行なうべき演算数の複数の組について各々
桔をとり、これらの複数項の積についての和をとるに際
し、所定側数の乗算器及びその積についての和をとるた
めの加算器を使用して積和演算を行なう方法において、
各組の乗算を行なうべき演算数の一部または全部を各組
毎に演算可能な所定桁幅に分割して各組を乗算を行なう
べき演算数の複数の分割組に分けるとともに（ｓｉ）、
同じ桁位置に属する分割組を各組から集めて形成したグ
ループ毎に積和演算を行なう一方（Ｓ２）、これらグル
ープ毎の積和演算の結果はそのグループに対応する桁位
置に応じて桁を移動させて他の加算器で和をとる（Ｓ３
）ものである。
うに、乗算を行なうべき演算数の複数の組について各々
桔をとり、これらの複数項の積についての和をとるに際
し、所定側数の乗算器及びその積についての和をとるた
めの加算器を使用して積和演算を行なう方法において、
各組の乗算を行なうべき演算数の一部または全部を各組
毎に演算可能な所定桁幅に分割して各組を乗算を行なう
べき演算数の複数の分割組に分けるとともに（ｓｉ）、
同じ桁位置に属する分割組を各組から集めて形成したグ
ループ毎に積和演算を行なう一方（Ｓ２）、これらグル
ープ毎の積和演算の結果はそのグループに対応する桁位
置に応じて桁を移動させて他の加算器で和をとる（Ｓ３
）ものである。
第１図に示すように、ステップＳ１において乗算すべき
演算数を有する複数の組を、使用する集積回路の容量の
大きさに応じて所定の桁幅になるように当該演算数を各
組毎に分割して複数の分割組に分割する。
演算数を有する複数の組を、使用する集積回路の容量の
大きさに応じて所定の桁幅になるように当該演算数を各
組毎に分割して複数の分割組に分割する。
ステップＳ２において１分割した全組の分割組について
、同じ桁位置に属する分割組同士を集めて形成したグル
ープ毎に集積回路により積和演算を行なう。
、同じ桁位置に属する分割組同士を集めて形成したグル
ープ毎に集積回路により積和演算を行なう。
ステップＳ３においては、ステップＳ２で得られた積和
演算の結果を各グループの桁位置に応じて桁を移動させ
て他の加算器で加算する。このため、他の加算器は積和
演算の結果のうち１桁位置の移動によって置き去られた
下位の桁部分については常に加算演算から省くことがで
きるため、他の加算器の演算処理をする桁幅範囲は所定
幅以上にならない、したがって、集積回路をいくつ！Ｉ
ｉ続してもオーバーフローすることがない、また、乗算
器についても各乗算器の扱う乗数及び被乗数の桁幅を小
さくすることができるので、その分だけ１個の集積回路
に納めることができる乗算器や加算器の個数や容量をふ
やすことができる。
演算の結果を各グループの桁位置に応じて桁を移動させ
て他の加算器で加算する。このため、他の加算器は積和
演算の結果のうち１桁位置の移動によって置き去られた
下位の桁部分については常に加算演算から省くことがで
きるため、他の加算器の演算処理をする桁幅範囲は所定
幅以上にならない、したがって、集積回路をいくつ！Ｉ
ｉ続してもオーバーフローすることがない、また、乗算
器についても各乗算器の扱う乗数及び被乗数の桁幅を小
さくすることができるので、その分だけ１個の集積回路
に納めることができる乗算器や加算器の個数や容量をふ
やすことができる。
第２図で例を挙げて本発明に係る方法を説明する。この
場合５３と２７は乗算をすべき一組の演算数であり、乗
数２７はｌの位とｌＯの位に分割したとすると分割組と
して（５３，７）及び（５３，２）の２つの分割組がで
きる。すると、各分割組の乗算結果。
場合５３と２７は乗算をすべき一組の演算数であり、乗
数２７はｌの位とｌＯの位に分割したとすると分割組と
して（５３，７）及び（５３，２）の２つの分割組がで
きる。すると、各分割組の乗算結果。
は夫々３７１及び１０Ｇになる。これらは加算器により
桁位置に応じて移動して加えられ１４３１が得られる。
桁位置に応じて移動して加えられ１４３１が得られる。
その際、３７１の下位の桁である １は実際の加算演算
において繰上りによって変化しないので、加算演算の後
に付は足すだけでよく加算演算をする際にはその桁幅に
加える必要はない、従って加算演算の桁幅が所定幅以内
に納まることになる。
において繰上りによって変化しないので、加算演算の後
に付は足すだけでよく加算演算をする際にはその桁幅に
加える必要はない、従って加算演算の桁幅が所定幅以内
に納まることになる。
次に本発明に係る実施例を説明する。
本実施例は画像処理装置における３Ｘ３の空間フィルタ
リングを行なう積和演算方法である。
リングを行なう積和演算方法である。
第３図において１は本実施例で使用する集積回路のうち
の １個を示したものである。２は乗算器であり、この
例では９個から構成されている。各乗算器は乗数と被乗
数との乗算されるべき２つの演算数についての組につい
て積をとるものである。これらの乗算されるべき演算数
の組は既にステップＳ１において分割された分割組であ
る。
の １個を示したものである。２は乗算器であり、この
例では９個から構成されている。各乗算器は乗数と被乗
数との乗算されるべき２つの演算数についての組につい
て積をとるものである。これらの乗算されるべき演算数
の組は既にステップＳ１において分割された分割組であ
る。
３は加算器であり、乗算器２で得られた９項の績につい
ての和をとるものであり、本実施例では８個使用してい
る。４は加算器であり、ステップＳ３において桁位置を
ずらして加算を行なうものである。ここで乗算器２は例
えば２Ｘ ４ビツトの大きさの桁幅であり、加算器４は
例えば１２ビツトの桁幅とする。
ての和をとるものであり、本実施例では８個使用してい
る。４は加算器であり、ステップＳ３において桁位置を
ずらして加算を行なうものである。ここで乗算器２は例
えば２Ｘ ４ビツトの大きさの桁幅であり、加算器４は
例えば１２ビツトの桁幅とする。
５．６は夫々分割組における乗算すべき演算数、すなわ
ち乗数と被乗数とを入力させる入力端子であり、７は他
の分割組のグループの積和演算の結果を入力する接続端
子であり、８は各グループごとの積和演算結果の出力端
子である。
ち乗数と被乗数とを入力させる入力端子であり、７は他
の分割組のグループの積和演算の結果を入力する接続端
子であり、８は各グループごとの積和演算結果の出力端
子である。
第４図に乗算器２の一例を示す、この例では乗算器２は
拡張Ｂｏｏｔｈのアルゴリズムに基づいて乗算を行なう
回路である。２１はＡＮＤ回路、２２はＯＲ回路、２３
はＮＡＮＤ回路、２４はＮＯＲ回路、２５はＸＯＲ回路
、２６はＮＯＴ回路、及び２７は４ビツトの加算器であ
る。
拡張Ｂｏｏｔｈのアルゴリズムに基づいて乗算を行なう
回路である。２１はＡＮＤ回路、２２はＯＲ回路、２３
はＮＡＮＤ回路、２４はＮＯＲ回路、２５はＸＯＲ回路
、２６はＮＯＴ回路、及び２７は４ビツトの加算器であ
る。
本実施例に係る方法は次のように使用する。
積和演算を行なうべき演ｒＬ数のデータである４ビー７
トの大きさを持つ係数の乗数Ｙと画素値である被乗数Ｘ
との各組において、Ｘは正の数であり、Ｙは２の補数で
表現された数である。ＸはΣｘ１・２１ と表される。但し、ｘｉは０または１で、Ｘのｉビット
目を表し、ｉはＸの最下位ビットに対して０とする。
トの大きさを持つ係数の乗数Ｙと画素値である被乗数Ｘ
との各組において、Ｘは正の数であり、Ｙは２の補数で
表現された数である。ＸはΣｘ１・２１ と表される。但し、ｘｉは０または１で、Ｘのｉビット
目を表し、ｉはＸの最下位ビットに対して０とする。
従って、積ｘｙは
Ｘ−Ｙ＝（Σｘ １ ・２ｉ）＊ Ｙ
ｒ＝０
＝Σ（（ｘｚｊ、ｔｅ２ ＋ＸＮ） ・Ｙ） ・４ｊと
表される。この式から、１つの被乗数Ｘと乗数Ｙの組に
ついては、被乗数ｘを２ビツトずつに分割して、それぞ
れについて乗数Ｙとの積をとり、その結果を分割して位
置に従って２ビツトずつずらして加算すればよい、この
ｘ、Ｙの組を複数個加算するときには ΣＸｋ Ｙｋ ＝Σ （Σ（（ｘ ２ｊ−１＊ ２ ＋
ｘ Ｂ）ｋ 」 ・ｙｂ）−４’） ・ｙ ｋ））・４」 と表される。この式から、被乗数の組（ｘｋ）をそれぞ
れ２ビツトずつに分割し、同じ桁位置のものを集めて乗
数の組（ｙｋ）との蹟の組（ｘｋｔ・＋働ｙｋ）を作り
、その組の要素とおしを加えあわせるという演算を、同
じ桁位置のものについてそれぞれ行ない、しかる後、そ
れらを加えあわせても、被乗数を分割することなく被乗
数の組（ｘｂ ）と乗数の組（ｙｈ） との積の組（ｘ
ｈ−ｙｋ）を作り、その組の要素とおしを加えあわせた
結果と等しくなる。そこで乗算器２の演算可能な桁幅で
ある２ビツトごとにＸを分割して１分割した被乗数Ｘ
ｔ、＋ ｘ ＋（ｉ＝ｏ＋２．４−・−）と乗数Ｙとの
分割組Ｃｘ１−＋ ｘ＋ ＊Ｙ）を形成する。
表される。この式から、１つの被乗数Ｘと乗数Ｙの組に
ついては、被乗数ｘを２ビツトずつに分割して、それぞ
れについて乗数Ｙとの積をとり、その結果を分割して位
置に従って２ビツトずつずらして加算すればよい、この
ｘ、Ｙの組を複数個加算するときには ΣＸｋ Ｙｋ ＝Σ （Σ（（ｘ ２ｊ−１＊ ２ ＋
ｘ Ｂ）ｋ 」 ・ｙｂ）−４’） ・ｙ ｋ））・４」 と表される。この式から、被乗数の組（ｘｋ）をそれぞ
れ２ビツトずつに分割し、同じ桁位置のものを集めて乗
数の組（ｙｋ）との蹟の組（ｘｋｔ・＋働ｙｋ）を作り
、その組の要素とおしを加えあわせるという演算を、同
じ桁位置のものについてそれぞれ行ない、しかる後、そ
れらを加えあわせても、被乗数を分割することなく被乗
数の組（ｘｂ ）と乗数の組（ｙｈ） との積の組（ｘ
ｈ−ｙｋ）を作り、その組の要素とおしを加えあわせた
結果と等しくなる。そこで乗算器２の演算可能な桁幅で
ある２ビツトごとにＸを分割して１分割した被乗数Ｘ
ｔ、＋ ｘ ＋（ｉ＝ｏ＋２．４−・−）と乗数Ｙとの
分割組Ｃｘ１−＋ ｘ＋ ＊Ｙ）を形成する。
同様にして他の被乗数Ｘと乗数Ｙとの組についても２ビ
ツトずつ分割して分割組を形成して、同じ桁位置にある
各組の分割組を集めぞグループを形成し、グループごと
に各集積回路にある複数項の個数だけある乗算器に各グ
ループの分割組を入力して掛は算を行ない積を求める。
ツトずつ分割して分割組を形成して、同じ桁位置にある
各組の分割組を集めぞグループを形成し、グループごと
に各集積回路にある複数項の個数だけある乗算器に各グ
ループの分割組を入力して掛は算を行ない積を求める。
その際、拡張Ｂｏｏｔｈのアルゴリズムは、乗数Ｙを３
ビツトごとに区切り、区切った夫々の値（０〜７）に応
じて被乗数を０倍、±１倍、±２倍し、その結果を２ビ
ツトずつずらして加えるというアルゴリズムなので、乗
数Ｙは負数であって２の補数で表現されているにも拘ら
ず、被乗数Ｘを独立に０倍、±１倍、±２倍できる。す
なわち、この乗算器２は乗数Ｙも分割することができる
。
ビツトごとに区切り、区切った夫々の値（０〜７）に応
じて被乗数を０倍、±１倍、±２倍し、その結果を２ビ
ツトずつずらして加えるというアルゴリズムなので、乗
数Ｙは負数であって２の補数で表現されているにも拘ら
ず、被乗数Ｘを独立に０倍、±１倍、±２倍できる。す
なわち、この乗算器２は乗数Ｙも分割することができる
。
こうして得られた各集積回路１の乗算器２で得られた積
は加算器３により和がとられる。
は加算器３により和がとられる。
更に、集積回路ｌごとの積和演算の結果は他のグループ
ごとに割当てられた集積回路１から得られた積和演算の
結果と他の加算器４により加算されて出力端子８から最
終的な積和演算の結果として出力される。その際、当該
他の加算器４では。
ごとに割当てられた集積回路１から得られた積和演算の
結果と他の加算器４により加算されて出力端子８から最
終的な積和演算の結果として出力される。その際、当該
他の加算器４では。
各集積回路ｌで１−リちれた積和演算の結果はその集積
回路ｌが属するグループの桁位置に応じて桁を移動させ
て加算される。そのため、当該他の加算器４の桁幅が限
られたものであっても、桁を移動させて加算するので常
に、加算により変化しない下位の桁を加算演算から省く
ことができるので、当該他の加算器４の桁幅は加算演算
の桁幅の制限を招かない。
回路ｌが属するグループの桁位置に応じて桁を移動させ
て加算される。そのため、当該他の加算器４の桁幅が限
られたものであっても、桁を移動させて加算するので常
に、加算により変化しない下位の桁を加算演算から省く
ことができるので、当該他の加算器４の桁幅は加算演算
の桁幅の制限を招かない。
次に第５図に他の実施例を示す。
本実施例に係る集積回路１１では、前述した実施例と異
なり１乗算器及び加算器の前後にフリップ・フロップ回
路１９を設けたものである。
なり１乗算器及び加算器の前後にフリップ・フロップ回
路１９を設けたものである。
これによって、パイプライン動作が可濠になる。
ここで、パイプライン動作とは、命令の処理の流れを最
大ｎ段階に分け、最大ｎ個の命令を並列処理して高速化
する動作方法をいう。
大ｎ段階に分け、最大ｎ個の命令を並列処理して高速化
する動作方法をいう。
画像の空間フィルタ回路等で使用する積和演算を行なう
際に１本方法によれば限られた桁幅を有する集積回路を
複数個組合わせて用いることにより、任意のデータ長を
もつ演算数の積和演算を行なうことができる。また、各
乗算器は演算数のデータの桁幅を分割して小さくして計
算することができるので必要な個数の乗算器をひとつの
集積回路に納めることができる。
際に１本方法によれば限られた桁幅を有する集積回路を
複数個組合わせて用いることにより、任意のデータ長を
もつ演算数の積和演算を行なうことができる。また、各
乗算器は演算数のデータの桁幅を分割して小さくして計
算することができるので必要な個数の乗算器をひとつの
集積回路に納めることができる。
第１図は本発明に係る原理ブロック図、第２図は本発明
の作用説明図、第３図は実施例に係る集積回路を示す図
、第４図は実施例に係る乗算器を示す図、第５図は他の
実施例に係る集積回路を示す図、第６図は従来の集積回
路を示す図、第７図は従来の集積回路を組合わせた場合
を示す図である。 ｌ・・・集積回路 ２・・・乗算器 ３・・・加算器 ４・・・他の加算器 ５．６・・・入力端子 ７・・・接続端子 ８・・・出力端子 ５−ご；ニア７′ −２４，１」 十μ９μ」 不発明の４γＩ＠蛇Ｏｎ図 Ｎ２図 宜誇５粕−（杢３１ｕｔ＠跨１月図 第３図
の作用説明図、第３図は実施例に係る集積回路を示す図
、第４図は実施例に係る乗算器を示す図、第５図は他の
実施例に係る集積回路を示す図、第６図は従来の集積回
路を示す図、第７図は従来の集積回路を組合わせた場合
を示す図である。 ｌ・・・集積回路 ２・・・乗算器 ３・・・加算器 ４・・・他の加算器 ５．６・・・入力端子 ７・・・接続端子 ８・・・出力端子 ５−ご；ニア７′ −２４，１」 十μ９μ」 不発明の４γＩ＠蛇Ｏｎ図 Ｎ２図 宜誇５粕−（杢３１ｕｔ＠跨１月図 第３図
Claims (1)
- 【特許請求の範囲】 乗算を行なうべき演算数の複数の組について各々積をと
り、これらの複数項の積についての和をとるに際し、所
定個数の乗算器及びその積についての和をとるための加
算器を使用して積和演算を行なう方法において、 各組の乗算を行なうべき演算数の一部または全部を各組
毎に演算可能な所定桁幅に分割して乗算を行なうべき演
算数の複数の分割組に分けるとともに（Ｓ１） 同じ桁位置に属する分割組を各組から集めて形成したグ
ループ毎に積和演算を行なう一方（Ｓ２）、 これらグループ毎の積和演算の結果はそのグループに対
応する桁位置に応じて桁を移動させて他の加算器で和を
とる（Ｓ３）ことを特徴とする積和演算方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218304A JPH0816903B2 (ja) | 1986-09-17 | 1986-09-17 | 積和演算回路 |
| EP87113327A EP0260618B1 (en) | 1986-09-17 | 1987-09-11 | Method and device for obtaining sum of products using integrated circuit |
| KR878710335A KR910001053B1 (en) | 1986-09-17 | 1987-09-17 | Sum of product calculating method by using ic's |
| US07/746,816 US5138574A (en) | 1986-09-17 | 1991-08-15 | Method and device for obtaining sum of products using integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61218304A JPH0816903B2 (ja) | 1986-09-17 | 1986-09-17 | 積和演算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6373472A true JPS6373472A (ja) | 1988-04-04 |
| JPH0816903B2 JPH0816903B2 (ja) | 1996-02-21 |
Family
ID=16717739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61218304A Expired - Lifetime JPH0816903B2 (ja) | 1986-09-17 | 1986-09-17 | 積和演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5138574A (ja) |
| EP (1) | EP0260618B1 (ja) |
| JP (1) | JPH0816903B2 (ja) |
| KR (1) | KR910001053B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020205045A (ja) * | 2019-06-14 | 2020-12-24 | 浦項工科大学校 産学協力団 | ニューラルネットワークアクセラレータ |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US6092094A (en) * | 1996-04-17 | 2000-07-18 | Advanced Micro Devices, Inc. | Execute unit configured to selectably interpret an operand as multiple operands or as a single operand |
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| US6523055B1 (en) | 1999-01-20 | 2003-02-18 | Lsi Logic Corporation | Circuit and method for multiplying and accumulating the sum of two products in a single cycle |
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| US4679164A (en) * | 1984-12-17 | 1987-07-07 | The United States Of America As Represented By The Secretary Of The Army | Digital high speed programmable convolver |
| JPS61220028A (ja) * | 1985-03-27 | 1986-09-30 | Hitachi Ltd | 乗算装置 |
-
1986
- 1986-09-17 JP JP61218304A patent/JPH0816903B2/ja not_active Expired - Lifetime
-
1987
- 1987-09-11 EP EP87113327A patent/EP0260618B1/en not_active Expired - Lifetime
- 1987-09-17 KR KR878710335A patent/KR910001053B1/ko not_active IP Right Cessation
-
1991
- 1991-08-15 US US07/746,816 patent/US5138574A/en not_active Expired - Fee Related
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| US11562218B2 (en) | 2019-06-14 | 2023-01-24 | Samsung Electronics Co., Ltd. | Neural network accelerator |
| US11954582B2 (en) | 2019-06-14 | 2024-04-09 | Samsung Electronics Co., Ltd. | Neural network accelerator |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0260618B1 (en) | 1994-11-30 |
| KR880004375A (ko) | 1988-06-03 |
| EP0260618A3 (en) | 1990-08-22 |
| EP0260618A2 (en) | 1988-03-23 |
| US5138574A (en) | 1992-08-11 |
| KR910001053B1 (en) | 1991-02-23 |
| JPH0816903B2 (ja) | 1996-02-21 |
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