JPS5990419A - ２次のデイジタル全域通過回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 −１−ｒｎ この発明に１例えばディジタルミキサのイコ２イデ回路
に使用される２次のディジタル全域通過回路に関する。

「背景技術とその問題点」 伝送路の遅延等化のために用いられる全域通過回路は、
１次又は２次の全域通過回路のカ凭続接続の構成とされ
る。ディジタル信号処理系においても、同様である。２
次のディジタル全域通過回路の特性は、（Ｘｎ）を入力
系列、（Ｙｎ）を出力系列とすると Ｙｎ　＝　ａＹｎ−＋　＋ａｂＹｎ−ｚ＋ａｂＸｎ＋ａ
Ｘｎ−＋　−Ｘｎ−２・・−ｒｔｌ（但し、ａ　＊　ａ
ｂはパラメータで、ｆａｔ≦２゜ｌ　ａｂ　ｌ≦１であ
る。） の差分方程式で表わされる。この差分方程式から、２変
換された入出力を関係づける伝達関数Ｈ（Ｚ）は となる。ｚ−１は、単位遅延演算子である。これは。

巡回形ディジタルフィルタであシ、第１図及び第　２− ２図の夫々に従来の構成を示す。（参考文献。

「ディジタル信号処理」伊達玄訳、オッペンハイム及び
シエーファー１昭和５３年コロナ社発行。

１５０頁〜１５１頁） 第１図に示す従来の全域通過回路は、（１）式の差分方
程式に従って構成されたもので、１が入力端子、２が出
力端子である。また、第２図に示す従来の全域通過回路
は、単位遅延回路を構成するレジスタの数を減少するよ
うに、改良された構成であシ、精度の点でも優れている
。

この第２図に示す構成において、入力系列を（Ｘｎ）、
出力系列を（Ｙｎ）、中間系列を（Ｗｎ）とすると、演
算は の順に行なわれる。つまシ、中間系列の２時点前の値Ｗ
ｎ−霊及びａｂと、１時点前の値Ｗｎ−１及び、ａとの
積を求め、この積の和に対し、入力Ｘｎを加えることに
よって、中間系列の値Ｗｎを求める。次に。

ａｂ及びＷｎと、ａ及びＷｎ　−＋との積を夫々求め。

この積の和に対し、　　（Ｗｎ−ｚ）を加え、出力Ｙｎ
を求める。従って、出力Ｙｎを求めるのに、４回の乗算
と２回の加算とが必要となる。

このように、乗算の回数が多いために、処理時間が長く
なる問題点がある。処理時間を短縮化しようとすれば、
乗算そのものの速度を上げる必要があり、そのために、
並直列乗算器（被乗数が並列に、乗数が直列に入力され
、出力が並列に得られる乗算器）に代えて、並列並列形
乗算器（乗数。

被乗数ともに並列で入力され、並列の出力が瞬時に得ら
れる乗算器）を使用しなければならない。

しかし、並列並列形乗算器は、内部の構成が非常に複雑
であシ、回路の高度の集積化には、多くの困難がともな
う。

「発明の目的」 この発明は、処理時間が従来の構成と比べて大幅に低減
され、集積化に適した２次のディジタル全域通過回路の
実現を目的とするものである。

「発明の概要」 この発明は、乗算回数を少なくした構成であっＷｎ　＝
Ｘｎ　＋　Ｖｎ−＋　＋　Ｕｎ−２Ｖｎ　＝　ａＷｎ Ｕｎ　＝　ｂＶｎ　（＝　ａｂＷｎ　）を満足する中間
系列（Ｗｎ）　、　（Ｖｎ）　、　（Ｕｎ）を得る手段
と、中間系列（Ｗｎ）から他の中間系列（Ｗｎ−＋　）
　、（ｗｎ−＊　）を得る記憶手段と、中間系列（Ｖｎ
）から他の中間系列（Ｖｎ−＋　）　、（Ｖｎ−ｇ　）
を得る記憶手段と、中間系列（Ｕｎ）から他の中間系列
（Ｕｎ−ｚ　）　、（Ｕｎ−雰）を得る記憶手段とを備
えるものである。

「実施例」 第３図は、この発明の一実施例のブロック図を示す。第
３図において、３は、第１の中間系列（Ｗｎ）を貯える
レジスタを示し、４は、第２の中間系列（Ｖｎ　＝　ａ
Ｗｎ　）を貯えるレジスタを示し、５は、第３の中間系
列（Ｕｎ　＝　ａｂＷｎ　）を貯えるレジスタを示す。

これらのパラメータの乗算は、乗算器６．７によってな
される。また、８，９は、夫々加算器を示す。この発明
の一実施例の演算は１次　５− のようにして行なわれる。

りまシ、第２の中間系列の１時点前の値Ｖｎ−１と、第
３の中間系列の２時点前の値Ｕｎ−ｚ　　と入力Ｘｎと
を加算することによシ、第１の中間系列の値Ｗｎが求め
られ、レジスタ３に貯えられる。次に、乗算器６によっ
てａＷｎが求められ、これがレジスタ４に貯えられると
共に、乗算器７によ、９ａｂＷｎが求められ、これがレ
ジスタ５に貯えられる。出力Ｙｎは、乗算器１の出力と
レジスタ４の出力との和に対し、（−Ｗｎ−２）が加算
器９において加えられることで求められる。

前出の（３）式とこの発明の一実施例の（４）式とは。

同一のものであシ、この発明の一実施例の特性は、第２
図の構成の特性に等しいことは明かである。

第４図は、この発明の他の実施例を示し、第３図の構成
におけるレジスタ４と乗算器６の接続順序を変更したも
のである。

第５図は、更に、この発明の他の実施例を示す。

この沃３図における乗算器６の出力を乗算器７に供給し
、乗算器７に対しパラメータｂを供給し、この乗算器Ｔ
の出力に中間系列Ｕｎを発生させ、また１乗算器６の出
力をレジスタ４に供給し、このレジスタ４の出力に中間
系列Ｖｎ−＋　を発生させるようにしたものである。こ
の第４図及び第５図に夫々示すこの発明の他の実施例も
、（４）式で示される演算動作を行なう。

「発明の効果」 この発明は、第１図或いは第２図に示す従来の構成と比
べて乗算の回数を４回から２回に減少させることができ
る。したがって、並置列形乗算器の代シに、集積化が困
難な並列並列形乗算器を用いなくても１回路の処理時間
の大幅な低減が可能となる。

【図面の簡単な説明】

第１図及び第２図は従来の２次のディジタル全域通過回
路の一例及び他の例の構成を夫々示すブロック図、第３
図はこの発明の一実施例の構成を示すブロック図、第４
図及び第５図は夫々この発明の他の実施例及び更に他の
実施例の構成を示すブロック図である。 １・・・入力端子、２・・・出力端子、３，４．５・・
・レジスタ、６．Ｔ・・・乗算器、８，９・・・加算器
。 代理人　杉浦正知

Claims (1)

1. 【特許請求の範囲】 入力系列（Ｘｎ）から Ｙｎ＝ａＹｎ−＋＋ａｂＹｎ−ｇ＋ａｂＸｎ＋ａＸｎ−
   ＋　　Ｘｎ−２（但し、　　ｌａｌ≦２．１ａｂｌ≦１
   ）を満足する出力系列（Ｙｎ）を得る２次のディジタル
   全域通過回路において Ｗｎ　＝　Ｘｎ　十Ｖｎ−ｒ　＋Ｕｎ−２Ｖｎ　＝＝　
   ａＷｎ Ｕｎ　＝　ｂ　Ｖｎ　（＝　ａｂＷｎ　）を満足する中
   間系列（Ｗｎ）　、（Ｖｎ）　、　（Ｕｎ）を得る手段
   と、中間系列（Ｗｎ）から他の中間系列（Ｗｎ−皿）　
   、（Ｗｎ−２）を得る記憶手段と、中間系列（Ｖｎ）か
   ら他の中間系列（Ｖｎ−ｔ　）　、（Ｖｎ−ｚ　）を得
   る記憶手段と、中間系列（Ｕｎ）から他の中間系列（Ｕ
   ｎ−ｓ　）　、（Ｕｎ−＊　）を得る記憶手段とを備え
   たことを特徴とする２次のディジタル全域通過回路。