JPS6251820A - デジタルフイルタ - Google Patents
デジタルフイルタInfo
- Publication number
- JPS6251820A JPS6251820A JP61201187A JP20118786A JPS6251820A JP S6251820 A JPS6251820 A JP S6251820A JP 61201187 A JP61201187 A JP 61201187A JP 20118786 A JP20118786 A JP 20118786A JP S6251820 A JPS6251820 A JP S6251820A
- Authority
- JP
- Japan
- Prior art keywords
- filter
- delay element
- node
- input
- output node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/0264—Filter sets with mutual related characteristics
- H03H17/0273—Polyphase filters
- H03H17/0277—Polyphase filters comprising recursive filters
- H03H17/0279—Polyphase filters comprising recursive filters having two phases
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/0248—Filters characterised by a particular frequency response or filtering method
- H03H17/025—Notch filters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/0444—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is higher than the input sampling frequency, i.e. interpolation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/04—Recursive filters
- H03H17/0416—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0427—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0438—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer
- H03H17/045—Recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being integer where the output-delivery frequency is lower than the input sampling frequency, i.e. decimation
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Mathematical Physics (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Oscillators With Electromechanical Resonators (AREA)
- Gasification And Melting Of Waste (AREA)
- Networks Using Active Elements (AREA)
- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
- Filters And Equalizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、巡回形（ｒｅｃｕｒｓｉｖｅ ）デジタルフ
ィルタを組込んだ型の補間回路およびデシメータフィル
タ構造に関するものである。本発明は更に、そのような
構造中に用いるノツチフィルタの設計に関するものであ
る。
ィルタを組込んだ型の補間回路およびデシメータフィル
タ構造に関するものである。本発明は更に、そのような
構造中に用いるノツチフィルタの設計に関するものであ
る。
［従来の技術］
補間回路／デシメータフィルタ構造の新規な形態につい
て最近文献に述べられている。特に、２つの文献を引用
する。ＩＥＥ Ｐｒｏｃ、Ｇ第１３０巻第６号頁２２５
−２３４ （１９８３年１２月）に掲載されたＲ、Ａ、
ヴアレンツエラ（Ｒ，Ａ、Ｖａｌａｎｚｕａｌａ）とＡ
、Ｇ、コンスタンチニデス（＾、Ｇ。
て最近文献に述べられている。特に、２つの文献を引用
する。ＩＥＥ Ｐｒｏｃ、Ｇ第１３０巻第６号頁２２５
−２３４ （１９８３年１２月）に掲載されたＲ、Ａ、
ヴアレンツエラ（Ｒ，Ａ、Ｖａｌａｎｚｕａｌａ）とＡ
、Ｇ、コンスタンチニデス（＾、Ｇ。
Ｃｏｎ５ｔａｎｔｉｎｉｄｅｓ）による「効率のよい補
間とデシメートのためのデジタル信号処理方式（Ｄｉｇ
ｉｔａｌＳｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｓｃｈ
ｅｍｅｓ ｆｏｒ ｅｆｆｉｃｉｅｎｔＩｎｔｅｒｐｏ
ｌａｔｉｏｎ ａｎｄ ［）ｅｃｉｍａｔｉｏｎ） Ｊ
と、ＩＥＥＥＴｒａｎｓ、 ＡＣＯＬＩＳｔ、 ５ｐｅ
ｅｃｈ ５ｔ（ｌｎａｌ Ｐｒｏｃ、の第ＡＳＳＰ−３
１巻第６号頁１３６６−１３７３ （１９８３年１２月
）に掲載されたＲ、アンサリ（Ｒ。
間とデシメートのためのデジタル信号処理方式（Ｄｉｇ
ｉｔａｌＳｉｇｎａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｓｃｈ
ｅｍｅｓ ｆｏｒ ｅｆｆｉｃｉｅｎｔＩｎｔｅｒｐｏ
ｌａｔｉｏｎ ａｎｄ ［）ｅｃｉｍａｔｉｏｎ） Ｊ
と、ＩＥＥＥＴｒａｎｓ、 ＡＣＯＬＩＳｔ、 ５ｐｅ
ｅｃｈ ５ｔ（ｌｎａｌ Ｐｒｏｃ、の第ＡＳＳＰ−３
１巻第６号頁１３６６−１３７３ （１９８３年１２月
）に掲載されたＲ、アンサリ（Ｒ。
Ａｎｓａｒｉ）とＢ、ルイ（Ｂ、 Ｌｕ１）による「巡
回形（ＩＩＲ）デジタルフィルタを用いた効率的なサン
プリング率変更（Ｅｆｆｉｃｉｅｎｔ Ｓａｍｐｌｉｎ
ｏ Ｒａｔｅａｌｔｅｒａｔｉｏｎ ｕｓｉｎｇ
Ｒｅｃｕｒｓｉｖｅ （Ｉ Ｉ Ｒ）Ｄｉｏｉｔａｌ
Ｆｉｌｔｅｒｓ ）Ｊ 。
回形（ＩＩＲ）デジタルフィルタを用いた効率的なサン
プリング率変更（Ｅｆｆｉｃｉｅｎｔ Ｓａｍｐｌｉｎ
ｏ Ｒａｔｅａｌｔｅｒａｔｉｏｎ ｕｓｉｎｇ
Ｒｅｃｕｒｓｉｖｅ （Ｉ Ｉ Ｒ）Ｄｉｏｉｔａｌ
Ｆｉｌｔｅｒｓ ）Ｊ 。
述べられた構造は、整数Ｎの倍率だけ異なる２つのサン
プリング率の間で補間とデシメートを行うことができる
。これはＮが２の場合に最も有利であり、以下にはこの
場合について述べる。２のベキ乗の倍率だけ異なるサン
プリング率の間での補間とデシメートは、同様なフィル
タを周波数を２だけ変えて継続接続することにより容易
に行うことができる。
プリング率の間で補間とデシメートを行うことができる
。これはＮが２の場合に最も有利であり、以下にはこの
場合について述べる。２のベキ乗の倍率だけ異なるサン
プリング率の間での補間とデシメートは、同様なフィル
タを周波数を２だけ変えて継続接続することにより容易
に行うことができる。
これらの補間回路及びデシメータフィルタ構造の重要な
性質は次のことである。
性質は次のことである。
ｉ）このフィルタ構造を構築するために簡単な全域通過
回路網（ＡＰＮ＞をくりかえし使用することで実行が容
易になる。
回路網（ＡＰＮ＞をくりかえし使用することで実行が容
易になる。
ｉｉ） 信号処理のほとんどが２つのサンプリング周
波数の低い方で行われることで、与えられた演算要求を
達成するために単位時間当り必要な乗算と加算の数は、
別のフィルタ構造とくらべて減らすことができる。
波数の低い方で行われることで、与えられた演算要求を
達成するために単位時間当り必要な乗算と加算の数は、
別のフィルタ構造とくらべて減らすことができる。
１ｉｉ） 雑音特性がすぐれている。
ｉｖ） フィルタ特性が係数値に対して低感度をもつ
ため、短かい語長の係数でよいことになる。
ため、短かい語長の係数でよいことになる。
■） 与えられた実行を果たすためのフィルタを組上
げるために必要な係数の数は、別の従来のフィルタ構造
とくらべて少なくてよい。
げるために必要な係数の数は、別の従来のフィルタ構造
とくらべて少なくてよい。
しかしながら、文献に述べられているような現状のフィ
ルタ構造にはいくつかの制限がある。特にそのようなフ
ィルタ構造は低い方のサンプリング周波数の半分におい
て３ｄＢ以上の減衰を与えることができない。３ｄＢ以
上の減衰を必要とするような要求は数多くある。
ルタ構造にはいくつかの制限がある。特にそのようなフ
ィルタ構造は低い方のサンプリング周波数の半分におい
て３ｄＢ以上の減衰を与えることができない。３ｄＢ以
上の減衰を必要とするような要求は数多くある。
［発明の概要］
本発明は、低い方のサンプリング周波数の半分において
３ｄＢ以上の減衰を与えることへの解決策を与えること
を目的としている。ノツチフィルタを導入することによ
ってこの問題を解決するように、補間回路及びデシメー
タフィルタ構造が用いられている。このフィルタは２つ
のサンプリング周波数の低い方で動作し、低い方のサン
プリング周波数の半分よりもわずかに低い周波数におい
て透過零を実現し、低い方のサンプリング周波数の半分
では３ｄＢよりもかなり大きい減衰を与えるものである
。
３ｄＢ以上の減衰を与えることへの解決策を与えること
を目的としている。ノツチフィルタを導入することによ
ってこの問題を解決するように、補間回路及びデシメー
タフィルタ構造が用いられている。このフィルタは２つ
のサンプリング周波数の低い方で動作し、低い方のサン
プリング周波数の半分よりもわずかに低い周波数におい
て透過零を実現し、低い方のサンプリング周波数の半分
では３ｄＢよりもかなり大きい減衰を与えるものである
。
本発明に従えば、低い方と高い方のサンプリング率の間
で動作する補間回路またはデシメータフィルタ構造が得
られ、それは１個または複数個の全域通過回路網フィル
タを含む補間またはデシメートスイッチ分岐回路網を含
み、それと直列につながれ、複数個の全域通過回路網を
含むノツチフィルタを含み、このフィルタは低い方のサ
ンプリング率の半分の周波数からずれた周波数において
透過零を有している。上記全域通過回路網フィルタの各
々は遅延要素とすくなくとも１個の係数乗算器を含み、
次の型の伝達関数（ｔｒａｎｓｆｏｒ■ｆｕｎｃｔｉ、
ｏｎ） Ｘ （Ｚ ）を特性としている。
で動作する補間回路またはデシメータフィルタ構造が得
られ、それは１個または複数個の全域通過回路網フィル
タを含む補間またはデシメートスイッチ分岐回路網を含
み、それと直列につながれ、複数個の全域通過回路網を
含むノツチフィルタを含み、このフィルタは低い方のサ
ンプリング率の半分の周波数からずれた周波数において
透過零を有している。上記全域通過回路網フィルタの各
々は遅延要素とすくなくとも１個の係数乗算器を含み、
次の型の伝達関数（ｔｒａｎｓｆｏｒ■ｆｕｎｃｔｉ、
ｏｎ） Ｘ （Ｚ ）を特性としている。
Ｘ（Ｚ）−［Ｚ −Ｋｌ／［１−ＫＺ−１１ここでｚ
−１は単位遅延演算子であり、Ｋは乗算係数である。
−１は単位遅延演算子であり、Ｋは乗算係数である。
本発明に従えば、上で述べたような補間回路／デシメー
タフィルタ構造に用いられるノツチフィルタもまた得ら
れる。そのノツチフィルタは、入力節と出力節との間に
直列につながれた１対の全域通過回路網フィルタを含み
、その対フィルタの第１のものへの入力は出力節へつな
がれ、それら対フィルタの他方のタップ出力は入力節へ
つながれ、各々の全域通過回路網フィルタの通過伝達関
数Ｘ （Ｚ）は次の型で表わされる。
タフィルタ構造に用いられるノツチフィルタもまた得ら
れる。そのノツチフィルタは、入力節と出力節との間に
直列につながれた１対の全域通過回路網フィルタを含み
、その対フィルタの第１のものへの入力は出力節へつな
がれ、それら対フィルタの他方のタップ出力は入力節へ
つながれ、各々の全域通過回路網フィルタの通過伝達関
数Ｘ （Ｚ）は次の型で表わされる。
Ｘ （Ｚ） ＝ ［Ｚ”−Ｋｌ ／ ［１−ＫＺ−１１
更に、それらフィルタの第２のものは中間伝達関数Ｙ
（Ｚ）を有し、 Ｙ （Ｚ）＝ａＺ−１／ ［１−ＫＺ−１］ここでαは
構造定数である。
更に、それらフィルタの第２のものは中間伝達関数Ｙ
（Ｚ）を有し、 Ｙ （Ｚ）＝ａＺ−１／ ［１−ＫＺ−１］ここでαは
構造定数である。
［実施例］
図面を参照しながら、−例として本発明の実施例につき
説明する。
説明する。
第１図には既知の構造の全域通過回路網フィルタＡが示
されている。このフィルタは２つの分岐１と３を有して
おり、それぞれ共通入力端子５と出力節７との間の１つ
の接続をなしている。一方の分岐、分岐１は、分岐節９
と遅延要素１１を含んでいる。他方の分岐、分岐３は分
岐節１３と係数乗算器１５を含んでいる。出力０／Ｐは
出力節７から取出され、中間出力Ｔはこの出力節７と遅
延要素１１の間の信号経路から取り出される。遅延要素
１１の出力と乗算器１５に先行する分岐節１３との間及
び乗算器１５の出力と遅延要素１１に先行する分岐点９
との間にそれぞれ交差接続１７と１９が設けられている
。
されている。このフィルタは２つの分岐１と３を有して
おり、それぞれ共通入力端子５と出力節７との間の１つ
の接続をなしている。一方の分岐、分岐１は、分岐節９
と遅延要素１１を含んでいる。他方の分岐、分岐３は分
岐節１３と係数乗算器１５を含んでいる。出力０／Ｐは
出力節７から取出され、中間出力Ｔはこの出力節７と遅
延要素１１の間の信号経路から取り出される。遅延要素
１１の出力と乗算器１５に先行する分岐節１３との間及
び乗算器１５の出力と遅延要素１１に先行する分岐点９
との間にそれぞれ交差接続１７と１９が設けられている
。
上述の全域通過回路網と異なる別の例が第２図に示され
ている。この回路網フィルタＢは、入力節２１、遅延要
素２３、出力節２５を直列につないだものを含んでいる
。第１の係数乗算器２７が遅延要素２３と並列につなが
れており、これがこの要素２３への入力・と出力節２５
との間のフィードフォワード経路を供給している。第２
の係数乗算器２９もまた遅延要素２３と並列につながれ
ており、これによって遅延要素２３の出力と入力節２１
との間にフィードバック経路を供給する。出力０／Ｐは
出力節２５から取出され、中間出力Ｔは遅延要素２３と
出力節２５との間の信号路から取出される。
ている。この回路網フィルタＢは、入力節２１、遅延要
素２３、出力節２５を直列につないだものを含んでいる
。第１の係数乗算器２７が遅延要素２３と並列につなが
れており、これがこの要素２３への入力・と出力節２５
との間のフィードフォワード経路を供給している。第２
の係数乗算器２９もまた遅延要素２３と並列につながれ
ており、これによって遅延要素２３の出力と入力節２１
との間にフィードバック経路を供給する。出力０／Ｐは
出力節２５から取出され、中間出力Ｔは遅延要素２３と
出力節２５との間の信号路から取出される。
フィルタＡかフィルタＢのどちらか一方が以下の図面に
示されたノツチフィルタと補間回路／デシメータフィル
タ構造を構成するのに用いられる。
示されたノツチフィルタと補間回路／デシメータフィル
タ構造を構成するのに用いられる。
特別の用途に対して、全域通過回路網フィルタの選択は
必要とされる全体のフィルタ雑音特性、内部節での許容
される信号の大きさ、その他の構成上の注意点を考慮し
て行われる。
必要とされる全体のフィルタ雑音特性、内部節での許容
される信号の大きさ、その他の構成上の注意点を考慮し
て行われる。
フィルタ八とフィルタＢの両フィルタの全伝達開数およ
び中間伝達関数Ｘ （Ｚ）およびＹ（Ｚ）は次のように
表わされる。
び中間伝達関数Ｘ （Ｚ）およびＹ（Ｚ）は次のように
表わされる。
Ｘ （Ｚ）−［Ｚ’−Ｋ］／ ［１−ＫＺ”］Ｙ （Ｚ
）＝ａＺ−１／ ［１−ＫＺ−１１ここでαは構造定数
であり、特定の構造に依存しており、Ｋは乗算係数であ
る。
）＝ａＺ−１／ ［１−ＫＺ−１１ここでαは構造定数
であり、特定の構造に依存しており、Ｋは乗算係数であ
る。
第３図に示されたノツチフィルタＣはそれぞれ既に述べ
たように構成される２つの同様な全域通過回路網フィル
タ３１．３３を含んでいる。これらの２つのフィルタ３
１と３３は入力節３５と出力節３７との間に直列につな
がれている。これら２つのフィルタ３１と３３の第１の
もの３１への入力と出力節３７との間にバイパスフィー
ドフォワード路３９が設けられている。これら２つのフ
ィルタ３１と３３の第２のもの３３の中間出力Ｔから入
力Ｗ５３５へ負のフィードバック路４１が設けられてい
る。この経路４１には係数乗算器４３が含まれている。
たように構成される２つの同様な全域通過回路網フィル
タ３１．３３を含んでいる。これらの２つのフィルタ３
１と３３は入力節３５と出力節３７との間に直列につな
がれている。これら２つのフィルタ３１と３３の第１の
もの３１への入力と出力節３７との間にバイパスフィー
ドフォワード路３９が設けられている。これら２つのフ
ィルタ３１と３３の第２のもの３３の中間出力Ｔから入
力Ｗ５３５へ負のフィードバック路４１が設けられてい
る。この経路４１には係数乗算器４３が含まれている。
この図中、文字に、に２゜に３は２つのフィルタ３１と
３３および乗算器４３に対する乗算係数を意味する。こ
れらの係数に１．に２ 、に３は周波数応答を決定し、
これらは与えられた要求に合致するように最適化するこ
とができる。
３３および乗算器４３に対する乗算係数を意味する。こ
れらの係数に１．に２ 、に３は周波数応答を決定し、
これらは与えられた要求に合致するように最適化するこ
とができる。
このノツチフィルタＣは、第４図に示したデシメータ構
造中に用いられている。この構造の第１の段階は、サン
プリングスイッチ４５を含み、それはこの構造の２つの
分岐４７と４９の間を切換える。２つの分岐は出力節５
１で終端している。
造中に用いられている。この構造の第１の段階は、サン
プリングスイッチ４５を含み、それはこの構造の２つの
分岐４７と４９の間を切換える。２つの分岐は出力節５
１で終端している。
この構造の一方の分岐４７には一対の同様な全域通過回
路網フィルタ５３と５５が含まれている。
路網フィルタ５３と５５が含まれている。
各々は、■に述べた構造のいずれかのものである。
この構造の他方の分岐４９には別の同様な前記通過回路
網フィルタ５７が含まれる。この構造のこの分岐は更に
遅延要素５９をも含む。この構造のこの段階は既に引用
した文献中に述べられたようなデシメタ−機能を実行す
る。特定の要求に合致するために設計されたフィルタが
示されている。
網フィルタ５７が含まれる。この構造のこの分岐は更に
遅延要素５９をも含む。この構造のこの段階は既に引用
した文献中に述べられたようなデシメタ−機能を実行す
る。特定の要求に合致するために設計されたフィルタが
示されている。
しかし、２つの分岐４７と４９の各々へは更に全域通過
回路網を導入してもよいし、乗算係数の値は別の要求に
合致するようにプリセットされてもよい。この第１段階
につづいて２分割（ｄｅｖｉｄｅ−ｂｙ−ｔｗｏ＞乗算
器６１、ノツチフィルタＣ１もう１つの２分割乗算器６
３がつながっている。この２分割乗算器６１．６３の対
は信号振幅を許容しうるレベルにまで減するために用い
られている。図中で、文字に４からに８はそれぞれ、第
１の２分割乗算器６１．３個の全域通過回路網フィルタ
５３．５５．５７、第２の２分割乗算器６３の乗算係数
を意味する。
回路網を導入してもよいし、乗算係数の値は別の要求に
合致するようにプリセットされてもよい。この第１段階
につづいて２分割（ｄｅｖｉｄｅ−ｂｙ−ｔｗｏ＞乗算
器６１、ノツチフィルタＣ１もう１つの２分割乗算器６
３がつながっている。この２分割乗算器６１．６３の対
は信号振幅を許容しうるレベルにまで減するために用い
られている。図中で、文字に４からに８はそれぞれ、第
１の２分割乗算器６１．３個の全域通過回路網フィルタ
５３．５５．５７、第２の２分割乗算器６３の乗算係数
を意味する。
第６図は、１６ｋｌｌｚのサンプリング率とＢｈｔ＋ｚ
のサンプリング率の間で動作するデシメータまたは補間
回路に要求される代表的な減衰を示す。
のサンプリング率の間で動作するデシメータまたは補間
回路に要求される代表的な減衰を示す。
これは、これも図示されたデシメータの応答と比較され
る。この応答が得られる構造中に用いられる係数に１か
らに８の値は次の表１に示す。
る。この応答が得られる構造中に用いられる係数に１か
らに８の値は次の表１に示す。
表１
係 数 小数点表示 分数値表示
２進数表示に１０．５ １／２ ０．
１０００００に２ ０．９８４３７５ ６３／６
４ ０．１１１１１１に３（Ａ＞ １０．７５
１０− １０１０．１１に３（Ｂ） ０．１６
７９６８７５ ４３／２５６ ０．００１０１０１１に
４０．５ １／２ ０．１０００００に５
０．２１８７５ 、 ７／３２ ０．００１１１
０に、０．８７５ ７／８ ０．１１１００
０に７０．５９３７５ １９／３２ ０．１００
１１０に８０．５ １／２ ０．１００
０００表から明らかなように、ノツチフィルタＣのフィ
ードバック乗算器４３の係数である係数に３のみが、Ａ
と８のフィルタＡＰＮ構成のちがいに応じて異なる必要
がある。このノツチフィルタＣの利得−周波数応答は第
７図に示されている。これは周波数３．８ｋｌｌｚに１
つのノツチを含み、中央周波数４ｋＨｚ（低い方のサン
プリング率８ｋｌｌＺの半分）から同距離はなれた周波
数４．２ｋＨｚに第２のノツチを含んでいる。このフィ
ルタＣの効果は第６図に示したこの構造の応答曲線中で
明らかである。
２進数表示に１０．５ １／２ ０．
１０００００に２ ０．９８４３７５ ６３／６
４ ０．１１１１１１に３（Ａ＞ １０．７５
１０− １０１０．１１に３（Ｂ） ０．１６
７９６８７５ ４３／２５６ ０．００１０１０１１に
４０．５ １／２ ０．１０００００に５
０．２１８７５ 、 ７／３２ ０．００１１１
０に、０．８７５ ７／８ ０．１１１００
０に７０．５９３７５ １９／３２ ０．１００
１１０に８０．５ １／２ ０．１００
０００表から明らかなように、ノツチフィルタＣのフィ
ードバック乗算器４３の係数である係数に３のみが、Ａ
と８のフィルタＡＰＮ構成のちがいに応じて異なる必要
がある。このノツチフィルタＣの利得−周波数応答は第
７図に示されている。これは周波数３．８ｋｌｌｚに１
つのノツチを含み、中央周波数４ｋＨｚ（低い方のサン
プリング率８ｋｌｌＺの半分）から同距離はなれた周波
数４．２ｋＨｚに第２のノツチを含んでいる。このフィ
ルタＣの効果は第６図に示したこの構造の応答曲線中で
明らかである。
ノツチフィルタＣはまた補間回路フィルタ構造の一部と
して用いられる。これは第５図中に、ノツチフィルタＣ
を補間回路側フィルタＥの入力段階として用いる場合に
ついて示されている。これは３個の全域通過回路網フィ
ルタ６５．６７．６９を含んでいる。それらは共通入力
接合７５とサンプリングスイッチ７７の間の２つの分岐
７１゜７３中に配置されている。この構造の最後の段階
は引用文献中に述べられたものと似ている。遅延要素７
９は下方の分岐７３中に含まれている。ノツチフィルタ
Ｃと補間側フィルタＥは２分割係数乗算器８１によって
結ばれている。この図中で文字Ｋ からに７は結合乗算
器８１と３個のフィルり６５，６７．６９の乗算係数を
意味する。係数Ｋ からに７の代表的な値は上に表に示
したようなものである。
して用いられる。これは第５図中に、ノツチフィルタＣ
を補間回路側フィルタＥの入力段階として用いる場合に
ついて示されている。これは３個の全域通過回路網フィ
ルタ６５．６７．６９を含んでいる。それらは共通入力
接合７５とサンプリングスイッチ７７の間の２つの分岐
７１゜７３中に配置されている。この構造の最後の段階
は引用文献中に述べられたものと似ている。遅延要素７
９は下方の分岐７３中に含まれている。ノツチフィルタ
Ｃと補間側フィルタＥは２分割係数乗算器８１によって
結ばれている。この図中で文字Ｋ からに７は結合乗算
器８１と３個のフィルり６５，６７．６９の乗算係数を
意味する。係数Ｋ からに７の代表的な値は上に表に示
したようなものである。
第１図及び第２図は、それぞれ別の全域通過回路網フィ
ルタの回路図である。各々は既知の構成であり、補間回
路／デシメータフィルタ構造を構成するために利用する
のに適している。 第３図は、本発明に従って構成され、第１図および第２
図のいずれか一方に示した型のフィルタを組合せて用い
ているノツチフィルタのブロック回路図である。 第４図及び第５図は、それぞれ上述の第３図のノツチフ
ィルタを構成する、デシメータフィルタ構造と補間回路
フィルタ構造のブロック回路図である。 第６図及び第７図は、それぞれ補間回路／デシメータ構
造とノツチフィルタに対する利得−周波数応答グラフで
ある。 １．３・・・分岐 ５・・・共通入力端子 ７・・・出力節 ９・・・分岐節 １１・・・遅延要素 １３・・・分岐節 １５・・・係数乗算器 １７．１９・・・交差接続 ２１・・・入力節 ２３・・・遅延要素 ２５・・・出力節 ２７．２９・・・係数乗算器 ３１．３３・・・全域通過回路網 ３５・・・入力節 ３７・・・出力節 ３９・・・フィードフォワード接続 ４１・・・負フィードバック経路 ４３・・・係数乗算器 ４５・・・サンプリングスイッチ ４７．４９・・・分岐 ５１・・・出力節 ５３．５５．５７・・・全域通過回路網５９・・・遅延
要素 ６１．６３・・・２分割乗算器 ８５．６７．６９・・・全域通過回路網７１．７３・・
・分岐 ７５・・・共通入力接点 ７７・・・サンプリングスイッチ ７９・・・遅延要素 ８１・・・２分割係数乗算器
ルタの回路図である。各々は既知の構成であり、補間回
路／デシメータフィルタ構造を構成するために利用する
のに適している。 第３図は、本発明に従って構成され、第１図および第２
図のいずれか一方に示した型のフィルタを組合せて用い
ているノツチフィルタのブロック回路図である。 第４図及び第５図は、それぞれ上述の第３図のノツチフ
ィルタを構成する、デシメータフィルタ構造と補間回路
フィルタ構造のブロック回路図である。 第６図及び第７図は、それぞれ補間回路／デシメータ構
造とノツチフィルタに対する利得−周波数応答グラフで
ある。 １．３・・・分岐 ５・・・共通入力端子 ７・・・出力節 ９・・・分岐節 １１・・・遅延要素 １３・・・分岐節 １５・・・係数乗算器 １７．１９・・・交差接続 ２１・・・入力節 ２３・・・遅延要素 ２５・・・出力節 ２７．２９・・・係数乗算器 ３１．３３・・・全域通過回路網 ３５・・・入力節 ３７・・・出力節 ３９・・・フィードフォワード接続 ４１・・・負フィードバック経路 ４３・・・係数乗算器 ４５・・・サンプリングスイッチ ４７．４９・・・分岐 ５１・・・出力節 ５３．５５．５７・・・全域通過回路網５９・・・遅延
要素 ６１．６３・・・２分割乗算器 ８５．６７．６９・・・全域通過回路網７１．７３・・
・分岐 ７５・・・共通入力接点 ７７・・・サンプリングスイッチ ７９・・・遅延要素 ８１・・・２分割係数乗算器
Claims (7)
- （１）補間回路またはデシメータフィルタ構造であつて
、低い方のサンプリング率と高い方のサンプリング率の
間で動作でき、１個または複数個の全域通過回路網フィ
ルタを含む補間またはデシメートスイッチ分岐フィルタ
を含み、それと直列につながれたノッチフィルタを含み
、上記ノッチフィルタは低い方のサンプリング率の半分
の周波数からずれた周波数において透過零を有し、複数
個の全域通過回路網フィルタを含んでおり、各々の全域
通過回路網フィルタは遅延要素とすくなくとも１個の係
数乗算器を含み、特性として次の型の伝達関数Ｘ（Ｚ） Ｘ（Ｚ）＝［Ｚ＾−＾１−Ｋ］／［１−ＫＺ＾−＾１］
をもち、ここでＺ＾−＾１は単位遅延演算子でＫは乗算
係数であるような、フィルタ構造。 - （２）特許請求の範囲第１項のフィルタ構造であつて、
上記ノッチフィルタが： 入力節と出力節の間に直列につながれた１対の全域通過
回路網フィルタを含み、その対のフィルタの第１のもの
への入力が上記出力節へつながれ、それらフィルタの第
２のもののタップされた出力が上記入力節へつながれて
おり、ここで各々の全域通過回路網フィルタが全伝達関
数Ｘ（Ｚ）：Ｘ（Ｚ）＝［Ｚ＾−＾１−Ｋ］／［１−Ｋ
Ｚ＾−＾１］で特徴づけられ、それらのフィルタの第２
のものが中間伝達関数Ｙ（Ｚ）： Ｙ（Ｚ）＝αＺ＾−＾１／［１−ＫＺ＾−＾１］ここで
αは構造定数、をもつような、フィルタ構造。 - （３）特許請求の範囲第２項のフィルタ構造であつて、
各々の全域通過回路網フィルタが、回路網フィルタの共
通入力端子と出力節との間に設けられた各分岐中に遅延
要素と係数乗算器とを含み、分岐節がまた入力端子と遅
延要素及び乗算器との間にあつて、それらが各々乗算器
と遅延要素の出力へ交差接続されているような、フィル
タ構造。 - （４）特許請求の範囲第２項のフィルタ構造であつて、
各々の全域通過回路網フィルタが入力節と出力節との間
に直列に遅延要素を含み、遅延要素と入力節の間にフィ
ードバック接続がなされ、遅延要素への入力と出力節と
の間にフィードフォワード接続がなされ、各接続には同
様な係数乗算器が含まれているような、フィルタ構造。 - （５）補間回路またはデシメータフィルタ構造中に用い
るためのノッチフィルタであつて、入力節と出力節との
間に直列に接続された１対の全域通過回路網フィルタを
含み、上記対フィルタの第１のものへの入力が上記出力
節へつながれ、それらフィルタの第２のもののタップ出
力が上記入力節へつながれており、ここで各々の全域通
過回路網フィルタが全伝達関数Ｘ（Ｚ）： Ｘ（Ｚ）＝［Ｚ＾−＾１−Ｋ］／［１−ＫＺ＾−＾１］
で定められ、またそれらのフィルタの第２のものが中間
伝達関数Ｙ（Ｚ）： Ｙ（Ｚ）＝αＺ＾−＾１／［１−ＫＺ＾−＾１］ここで
αは構造定数、 を有しているような、ノッチフィルタ。 - （６）特許請求の範囲第５項のノッチフィルタであつて
、各々の全域通過回路網フィルタが共通入力端子と出力
節との間に設けられた上記回路網フィルタの各分岐内に
遅延要素と係数乗算器を含み、分岐節もまた上記入力端
子と遅延要素及び乗算器との間に位置しており、それら
は各々乗算器と遅延要素の出力へ交差接続されているよ
うな、ノッチフィルタ。 - （７）特許請求の範囲第５項のノッチフィルタであつて
、各々の全域通過回路網フィルタが入力節と出力節との
間に直列につながれた遅延要素を含み、遅延要素の出力
と入力節との間にフィードバック接続がなされ、遅延要
素への入力と出力節との間にフィードフォワード接続が
なされており、各接続には同様な係数乗算器が含まれて
いるような、ノッチフィルタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8521377A GB2179816B (en) | 1985-08-28 | 1985-08-28 | Interpolator/decimator filter structure |
| GB8521377 | 1985-08-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251820A true JPS6251820A (ja) | 1987-03-06 |
Family
ID=10584365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61201187A Pending JPS6251820A (ja) | 1985-08-28 | 1986-08-27 | デジタルフイルタ |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4908787A (ja) |
| EP (1) | EP0213853A3 (ja) |
| JP (1) | JPS6251820A (ja) |
| CN (1) | CN1012408B (ja) |
| BG (1) | BG47050A3 (ja) |
| CA (1) | CA1266095A1 (ja) |
| FI (1) | FI863447A (ja) |
| GB (2) | GB2179816B (ja) |
| IN (1) | IN167744B (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5034962A (en) * | 1988-07-01 | 1991-07-23 | Oki Electric Industry Co., Ltd. | Voice-band signal processor |
| US5214761A (en) * | 1989-05-08 | 1993-05-25 | Wang Laboratories, Inc. | Real-time adjustable-transform device driver for physical devices |
| US5181228A (en) * | 1990-10-12 | 1993-01-19 | Level One Communications, Inc. | System and method for phase equalization |
| US5168214A (en) * | 1991-02-19 | 1992-12-01 | General Electric Company | Multi-rate superresolution time series spectrum analyzer |
| US5122732A (en) * | 1991-02-19 | 1992-06-16 | General Electric Company | Multi-rate superresolution time series spectrum analyzer |
| US5226057A (en) * | 1991-03-20 | 1993-07-06 | Rockwell International Corporation | Receiver and adaptive digital notch filter |
| US5325318A (en) * | 1992-01-31 | 1994-06-28 | Constream Corporation | Variable rate digital filter |
| US5862516A (en) * | 1993-02-02 | 1999-01-19 | Hirata; Yoshimutsu | Method of non-harmonic analysis and synthesis of wave data |
| US5436858A (en) * | 1994-04-05 | 1995-07-25 | General Electric Company | Decimation circuit and method for filtering quantized signals while providing phase angle correction with a substantially linear phase response |
| US5701099A (en) * | 1995-11-27 | 1997-12-23 | Level One Communications, Inc. | Transconductor-C filter element with coarse and fine adjustment |
| SG11201400789UA (en) * | 2011-09-30 | 2014-04-28 | Creative Tech Ltd | A novel efficient digital microphone decimation filter architecture |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360539A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Digital filter |
| JPS5592017A (en) * | 1978-12-29 | 1980-07-12 | Nec Corp | Digital filter |
| JPS5698049A (en) * | 1979-11-28 | 1981-08-07 | Int Standard Electric Corp | Decimeter unit for reducing word rate of digital input signal |
| JPS58111424A (ja) * | 1981-12-24 | 1983-07-02 | Sony Corp | ノツチフイルタ |
| JPS5990419A (ja) * | 1982-11-13 | 1984-05-24 | Sony Corp | ２次のデイジタル全域通過回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694414A (en) * | 1984-12-19 | 1987-09-15 | Rca Corporation | Digital delay interpolation filter with amplitude and phase compensation |
-
1985
- 1985-08-28 GB GB8521377A patent/GB2179816B/en not_active Expired - Fee Related
-
1986
- 1986-07-18 IN IN560/MAS/86A patent/IN167744B/en unknown
- 1986-07-21 CA CA000514261A patent/CA1266095A1/en active Granted
- 1986-08-08 US US06/894,994 patent/US4908787A/en not_active Expired - Fee Related
- 1986-08-14 EP EP86306288A patent/EP0213853A3/en not_active Withdrawn
- 1986-08-22 BG BG076254A patent/BG47050A3/xx unknown
- 1986-08-26 CN CN86105230.7A patent/CN1012408B/zh not_active Expired
- 1986-08-26 FI FI863447A patent/FI863447A/fi not_active Application Discontinuation
- 1986-08-27 JP JP61201187A patent/JPS6251820A/ja active Pending
-
1989
- 1989-02-09 GB GB8902877A patent/GB2216741B/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360539A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Digital filter |
| JPS5592017A (en) * | 1978-12-29 | 1980-07-12 | Nec Corp | Digital filter |
| JPS5698049A (en) * | 1979-11-28 | 1981-08-07 | Int Standard Electric Corp | Decimeter unit for reducing word rate of digital input signal |
| JPS58111424A (ja) * | 1981-12-24 | 1983-07-02 | Sony Corp | ノツチフイルタ |
| JPS5990419A (ja) * | 1982-11-13 | 1984-05-24 | Sony Corp | ２次のデイジタル全域通過回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB8902877D0 (en) | 1989-03-30 |
| US4908787A (en) | 1990-03-13 |
| IN167744B (ja) | 1990-12-15 |
| BG47050A3 (en) | 1990-04-16 |
| EP0213853A2 (en) | 1987-03-11 |
| FI863447A0 (fi) | 1986-08-26 |
| CA1269723C (ja) | 1990-05-29 |
| FI863447A (fi) | 1987-03-01 |
| EP0213853A3 (en) | 1988-05-11 |
| GB2179816A (en) | 1987-03-11 |
| CN1012408B (zh) | 1991-04-17 |
| CN86105230A (zh) | 1987-04-29 |
| GB2216741A (en) | 1989-10-11 |
| CA1266095A1 (en) | 1990-02-20 |
| GB2179816B (en) | 1990-01-10 |
| GB8521377D0 (en) | 1985-10-02 |
| GB2216741B (en) | 1990-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1291279C (en) | Filter bank | |
| Saramaki et al. | A modified comb filter structure for decimation | |
| Johansson et al. | Linear-phase FIR interpolation, decimation, and mth-band filters utilizing the Farrow structure | |
| JPS6251820A (ja) | デジタルフイルタ | |
| US7376690B2 (en) | Time discrete filter comprising upsampling, sampling rate conversion and downsampling stages | |
| US6643675B2 (en) | Filtering method and filter | |
| JP3223188B2 (ja) | 積の数を減らすことによりディジタルフィルタバンクの電力消費を減らす方法 | |
| CA1269136A (en) | Interpolator/decimator filter structure and a digital filter therefor | |
| Renner et al. | On the design of wave digital filters with low sensitivity properties | |
| US4825396A (en) | Digital circuit for sampling rate variation and signal filtering and method for constructing the circuit | |
| US4101853A (en) | Frequency sampling filter | |
| US3537015A (en) | Digital phase equalizer | |
| US4947360A (en) | Low frequency digital notch filter | |
| US4633225A (en) | Impedance line matching device using feedback | |
| CA1269723A (en) | Notch filter for an interpolator/decimator filter structure | |
| JPS6243205A (ja) | 間引きフイルタ | |
| Fettweis et al. | Sampling rate increase and decrease in wave digital filters | |
| CA1276988C (en) | Interpolator/decimator filter structure and a digital filter therefor | |
| Ansari | Multi-level IIR digital filters | |
| Ansari et al. | Transmultiplexer design using all-pass filters | |
| CA1288483C (en) | Low frequency digital notch filter | |
| Fettweis et al. | Suppression of parasitic oscillations in half-synchronic wave digital filters | |
| Tuncer et al. | Interpolated LIR Mth-band filter design with allpass subfilters | |
| Vaidyanathan et al. | Design of doubly-complementary IIR digital filters, using a single complex allpass filter | |
| Johansson et al. | Two-stage polyphase interpolators and decimators for sample rate conversions with prime numbers |