JPH0732344B2 - 間引きフイルタ - Google Patents
間引きフイルタInfo
- Publication number
- JPH0732344B2 JPH0732344B2 JP60181803A JP18180385A JPH0732344B2 JP H0732344 B2 JPH0732344 B2 JP H0732344B2 JP 60181803 A JP60181803 A JP 60181803A JP 18180385 A JP18180385 A JP 18180385A JP H0732344 B2 JPH0732344 B2 JP H0732344B2
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- Japan
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- thinning
- filter
- rate
- transfer function
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は高速標本化ディジタル信号を低速標本化ディジ
タル信号に変換する際に用いられるディジタルフィルタ
（間引きフィルタ）に係り、特にハード量の少ない間引
きフィルタに関する。
タル信号に変換する際に用いられるディジタルフィルタ
（間引きフィルタ）に係り、特にハード量の少ない間引
きフィルタに関する。
オーバーサンプリング等の変調手段により創生された高
速ディジタル信号を低速ディジタル信号に変換する際、
間引きフィルタと称されるディジタルフィルタが用いら
れる。これは標本の間引きという操作によって発生する
おりかえし雑音にそなえて、あらかじめ所要帯域の雑音
を除去しておくために設置されるものである。代表的な
伝達関数として、μ対１間引き用の ここに、Z-1＝e-jwT:−標本遅延子 w:2π角周波数 T:標本化周期 Ｚ−μ：μ標本遅延子（μは正整数） のごとき関数がある。（１）式の周波数特性は第３図に
示される様になっており、間引きフィルタの機能が周波
数領域上で了解される。第３図においては、直流利得を
0dBに規格化して示している。
速ディジタル信号を低速ディジタル信号に変換する際、
間引きフィルタと称されるディジタルフィルタが用いら
れる。これは標本の間引きという操作によって発生する
おりかえし雑音にそなえて、あらかじめ所要帯域の雑音
を除去しておくために設置されるものである。代表的な
伝達関数として、μ対１間引き用の ここに、Z-1＝e-jwT:−標本遅延子 w:2π角周波数 T:標本化周期 Ｚ−μ：μ標本遅延子（μは正整数） のごとき関数がある。（１）式の周波数特性は第３図に
示される様になっており、間引きフィルタの機能が周波
数領域上で了解される。第３図においては、直流利得を
0dBに規格化して示している。
この伝達関数の実現法としては、アイ・イー・イー・イ
ー ジャーナル オブ ソリッド ステート サーキッ
ト Vol.SC−14、No.1、Feb.1979の「ア シングル チ
ャネル PCM コーデック」（“Ａ Single−Channel P
CM Codec"IEEE JOURNAL OF SOLID−STATE CIRCUIT
S、VOLSC−14、NO.1 Feb. 1979）と題する論文に示さ
れているような巧妙な回路が知られている。その概要は
以下の通りである。（１）式を変形して（２）式を得
る。
ー ジャーナル オブ ソリッド ステート サーキッ
ト Vol.SC−14、No.1、Feb.1979の「ア シングル チ
ャネル PCM コーデック」（“Ａ Single−Channel P
CM Codec"IEEE JOURNAL OF SOLID−STATE CIRCUIT
S、VOLSC−14、NO.1 Feb. 1979）と題する論文に示さ
れているような巧妙な回路が知られている。その概要は
以下の通りである。（１）式を変形して（２）式を得
る。
（２）式は｛１、２、３、…、（μ−１）、μ、（μ−
１）、…、２、１、０｝をそのインパルス応答列とする
タップ数２μの非巡回形ディジタルフィルタであること
を示している。これがμ対１間引きの前置フィルタとし
て用いられることを考えれば原理的に第４図に示す様な
２面のたたみこみ回路構成で実現されうる。第４図にお
いて、１は周期Ｔで標本化されたディジタル信号Ｘ
（Ｚ）の入力端子である。２、３は乗算器、５、６は積
分回路である。係数発生器４からは前記インパルス応答
が出力され、乗算器２、３と積分回路５、６により長さ
２μのたたみこみ演算が行なわれる。２組のたたみこみ
演算は長さμＴ分だけ位相がずれており、きりかえスイ
ッチ７により周期μＴにて信号がサンプルされ、間引き
された信号Ｙ（Ｚμ）が出力端子８に得られる。
１）、…、２、１、０｝をそのインパルス応答列とする
タップ数２μの非巡回形ディジタルフィルタであること
を示している。これがμ対１間引きの前置フィルタとし
て用いられることを考えれば原理的に第４図に示す様な
２面のたたみこみ回路構成で実現されうる。第４図にお
いて、１は周期Ｔで標本化されたディジタル信号Ｘ
（Ｚ）の入力端子である。２、３は乗算器、５、６は積
分回路である。係数発生器４からは前記インパルス応答
が出力され、乗算器２、３と積分回路５、６により長さ
２μのたたみこみ演算が行なわれる。２組のたたみこみ
演算は長さμＴ分だけ位相がずれており、きりかえスイ
ッチ７により周期μＴにて信号がサンプルされ、間引き
された信号Ｙ（Ｚμ）が出力端子８に得られる。
入力信号Ｘ（Ｚ）が１〜２ビットのオーバーサンプル信
号である場合、実際には乗算器２、３が簡略化され、更
に係数発生器は簡単なアップダウンカウンタで構成可能
なることが前記文献に記述されている。
号である場合、実際には乗算器２、３が簡略化され、更
に係数発生器は簡単なアップダウンカウンタで構成可能
なることが前記文献に記述されている。
しかし、一般的には入力信号が数ビットの長さであるこ
ともありうる。この様な場合、乗算器の簡略化は困難で
ある。更に のごとき高次の伝達関数を実現しなければならない場
合、前述のごときアプローチの回路構成は多くのハード
量を必要とする欠点をもつ。
ともありうる。この様な場合、乗算器の簡略化は困難で
ある。更に のごとき高次の伝達関数を実現しなければならない場
合、前述のごときアプローチの回路構成は多くのハード
量を必要とする欠点をもつ。
本発明の目的は、少ないハード量で構成でき、しかもよ
り一般的な高次の伝達関数を実現する間引きフィルタを
提供することにある。
り一般的な高次の伝達関数を実現する間引きフィルタを
提供することにある。
一般的に前記（３）式のごとき伝達関数を実現するにあ
たり、伝達関数の変形とその接続順序を考察し、入力信
号が多ビット構成でも容易に対応可能な様に、乗算器を
用いない構成とする。そこで、本発明は、レート1/Tで
動作するＭ−１段の完全積分器と、レート1/Tで動作し
周期μＴでリセットされるリセット付積分器と、レート
1/μＴで動作するＭ−１段の微分器とを縦続接続すると
共に、演算語長の長さを入力信号の最大振幅のμＭ倍の
値を収容できる長さに設定し、伝達関数 の間引きフィルタを構成する。
たり、伝達関数の変形とその接続順序を考察し、入力信
号が多ビット構成でも容易に対応可能な様に、乗算器を
用いない構成とする。そこで、本発明は、レート1/Tで
動作するＭ−１段の完全積分器と、レート1/Tで動作し
周期μＴでリセットされるリセット付積分器と、レート
1/μＴで動作するＭ−１段の微分器とを縦続接続すると
共に、演算語長の長さを入力信号の最大振幅のμＭ倍の
値を収容できる長さに設定し、伝達関数 の間引きフィルタを構成する。
以下、本発明の一実施例を第１図及び第２図を参照して
説明する。尚、前記（３）式の伝達関数の場合でＭ＝３
の場合について説明するが、他の場合にも容易に類推適
用できる。
説明する。尚、前記（３）式の伝達関数の場合でＭ＝３
の場合について説明するが、他の場合にも容易に類推適
用できる。
伝達関数を次の様に変形する。
上記第１項は２段の完全積分器で実現できる。第２項、
第３項は非巡回形ディジタルフィルタの構成である。こ
のフィルタに間引きの標本化スイッチを配置した構成を
第１図に示す。第１図において、１は信号入力端子であ
り、10、20、30はそれぞれ（４）式第１項、第２項、第
３項に対応する。40は間引き用スイッチであり、端子８
に間引き出力が得られる。ところで、出力信号Ｙ
（Ｚμ）は、周期μＴ毎必要とされるから、非巡回形フ
イルタ（１−Ｚ−μ）はレート1/μＴで動作させればよ
く、間引きスイッチ40を１段内部、つまり20と30の間へ
移動してもよい。更に、非巡回形フィルタ（１＋Z-1＋
…＋Ｚ−（μ−１））の出力もμＴ毎必要とされるか
ら、この部分の構成を巡回形たたみこみ構成とすること
ができる。
第３項は非巡回形ディジタルフィルタの構成である。こ
のフィルタに間引きの標本化スイッチを配置した構成を
第１図に示す。第１図において、１は信号入力端子であ
り、10、20、30はそれぞれ（４）式第１項、第２項、第
３項に対応する。40は間引き用スイッチであり、端子８
に間引き出力が得られる。ところで、出力信号Ｙ
（Ｚμ）は、周期μＴ毎必要とされるから、非巡回形フ
イルタ（１−Ｚ−μ）はレート1/μＴで動作させればよ
く、間引きスイッチ40を１段内部、つまり20と30の間へ
移動してもよい。更に、非巡回形フィルタ（１＋Z-1＋
…＋Ｚ−（μ−１））の出力もμＴ毎必要とされるか
ら、この部分の構成を巡回形たたみこみ構成とすること
ができる。
第２図は本実施例の間引きフィルタの詳細ブロック構成
図である。尚、第２図においては、間引きスイッチ40を
第１図のものに比べ１段前に移動して設けてある。第２
図において、加算器10−１、レジスタ10−３は積分器1/
（１−Z-1）を構成する。加算器10−２、レジスタ10−
４も同様である。加算器20−１、レジスタ20−２はリセ
ット付積分器を構成し（１＋Z-1＋…＋
Ｚ−（μ−１））を実現している。この部分まではレー
ト1/Tで動作するが、間引きスイッチ40以降はレート1/
μＴで動作する。加算器30−１、レジスタ30−３は微分
（１−Ｚ−μ）に対応する。加算器30−２、レジスタ30
−４も同様である。出力端子８に所望の出力Ｙ（Ｚμ）
が得られる。
図である。尚、第２図においては、間引きスイッチ40を
第１図のものに比べ１段前に移動して設けてある。第２
図において、加算器10−１、レジスタ10−３は積分器1/
（１−Z-1）を構成する。加算器10−２、レジスタ10−
４も同様である。加算器20−１、レジスタ20−２はリセ
ット付積分器を構成し（１＋Z-1＋…＋
Ｚ−（μ−１））を実現している。この部分まではレー
ト1/Tで動作するが、間引きスイッチ40以降はレート1/
μＴで動作する。加算器30−１、レジスタ30−３は微分
（１−Ｚ−μ）に対応する。加算器30−２、レジスタ30
−４も同様である。出力端子８に所望の出力Ｙ（Ｚμ）
が得られる。
第２図に示した回路構成の演算語長は次の様にして決定
することができる。即ち、入力信号のダイナミックレン
ジに対して伝達関数のもつ利得を考慮し、最終的に得ら
れるＹ（Ｚμ）を収容可能な語長としておけばよい。逆
にこの様に設計しておくことにより、第２図の演算を２
の補数表示のフォーマットで行えば、演算の各所で局部
的に発生するであろうオーバーフロー、アンダーフロー
は良く知られた２の補数符号の性質によって相殺され、
最終的に正しい値が得られるのである。何となれば第２
図の演算は、１個の出力値を算出するにあたって有限回
の加減算のみ行っているからである。
することができる。即ち、入力信号のダイナミックレン
ジに対して伝達関数のもつ利得を考慮し、最終的に得ら
れるＹ（Ｚμ）を収容可能な語長としておけばよい。逆
にこの様に設計しておくことにより、第２図の演算を２
の補数表示のフォーマットで行えば、演算の各所で局部
的に発生するであろうオーバーフロー、アンダーフロー
は良く知られた２の補数符号の性質によって相殺され、
最終的に正しい値が得られるのである。何となれば第２
図の演算は、１個の出力値を算出するにあたって有限回
の加減算のみ行っているからである。
具体例を示すと、今入力信号が１ビットのオーバーサン
プル信号であるとし±１が入力されるとする。前記
（３）式は直流利得としてμ３倍のゲインをもつ。例え
ばμ＝32とするとμ３＝32768であるから演算語長とし
て16ビットとすれば良い。
プル信号であるとし±１が入力されるとする。前記
（３）式は直流利得としてμ３倍のゲインをもつ。例え
ばμ＝32とするとμ３＝32768であるから演算語長とし
て16ビットとすれば良い。
本発明によれば、加減算のみで高次の間引きフィルタが
構成でき、乗算器を使用する必要がない。したがって、
少ないハード量で高次の伝達関数を有する間引きフィル
タが実現できるという効果がある。
構成でき、乗算器を使用する必要がない。したがって、
少ないハード量で高次の伝達関数を有する間引きフィル
タが実現できるという効果がある。
第１図は本発明による間引きフィルタの一実施例を示す
概略ブロック構成図、第２図はその間引きフィルタの詳
細ブロック構成図、第３図は間引きフィルタの周波数特
性図、第４図は従来の間引きフィルタのブロック構成図
である。 １……入力端子、８……出力端子、２、３……乗算器、
４……係数発生器、５、６……積分器、７……標本化ス
イッチ、10−１、10−２、20−１、30−１、30−２……
加算器、10−３、10−４、30−３、30−４……レジス
タ、20−２……リセット付レジスタ、40……標本化スイ
ッチ。
概略ブロック構成図、第２図はその間引きフィルタの詳
細ブロック構成図、第３図は間引きフィルタの周波数特
性図、第４図は従来の間引きフィルタのブロック構成図
である。 １……入力端子、８……出力端子、２、３……乗算器、
４……係数発生器、５、６……積分器、７……標本化ス
イッチ、10−１、10−２、20−１、30−１、30−２……
加算器、10−３、10−４、30−３、30−４……レジス
タ、20−２……リセット付レジスタ、40……標本化スイ
ッチ。
Claims (1)
- 【請求項１】高速ディジタル信号を低速ディジタル信号
に変換する際に用いられる伝達関数 ここに、Ｚ＝ejwT Ｔ＝１標本遅延量 μ：間引き比（正整数） M:2以上の正整数 をもつフィルタ並びに間引きスイッチを有する間引きフ
ィルタにおいて、レート1/Tで動作するＭ−１段の完全
積分器と、レート1/Tで動作し周期μＴでリセットされ
るリセット付積分器と、レート1/μＴで動作するＭ−１
段の微分器とを従続接続し、その演算語長を、入力信号
の最大振幅のμＭ倍の値を収容可能な長さに設定したこ
とを特徴とする間引きフィルタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181803A JPH0732344B2 (ja) | 1985-08-21 | 1985-08-21 | 間引きフイルタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60181803A JPH0732344B2 (ja) | 1985-08-21 | 1985-08-21 | 間引きフイルタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6243205A JPS6243205A (ja) | 1987-02-25 |
| JPH0732344B2 true JPH0732344B2 (ja) | 1995-04-10 |
Family
ID=16107120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60181803A Expired - Fee Related JPH0732344B2 (ja) | 1985-08-21 | 1985-08-21 | 間引きフイルタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732344B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2650913B2 (ja) * | 1987-06-17 | 1997-09-10 | 松下電器産業株式会社 | ディジタルフィルタ回路 |
| EP0320517B1 (de) * | 1987-12-12 | 1992-08-12 | Deutsche ITT Industries GmbH | Digitales Dezimationsfilter |
| JPH0310415A (ja) * | 1989-06-07 | 1991-01-18 | Nec Corp | デシメーション・フィルタ |
| JPH05259813A (ja) * | 1992-03-03 | 1993-10-08 | Nec Corp | ディジタルフィルタ |
| JP2006113153A (ja) * | 2004-10-12 | 2006-04-27 | Sharp Corp | １ビット信号のダウンサンプリング装置、ダウンサンプリング方法、マルチチャンネルオーディオ装置、及びマルチチャンネルオーディオ装置の音声再生方法 |
| US9973171B2 (en) | 2014-06-13 | 2018-05-15 | Azbil Corporation | Digital filter |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5360539A (en) * | 1976-11-12 | 1978-05-31 | Hitachi Ltd | Digital filter |
| JPS58177027A (ja) * | 1982-04-09 | 1983-10-17 | Sony Corp | デイジタルフイルタ |
-
1985
- 1985-08-21 JP JP60181803A patent/JPH0732344B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6243205A (ja) | 1987-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |