JP2650913B2 - ディジタルフィルタ回路 - Google Patents
ディジタルフィルタ回路Info
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- JP2650913B2 JP2650913B2 JP62150672A JP15067287A JP2650913B2 JP 2650913 B2 JP2650913 B2 JP 2650913B2 JP 62150672 A JP62150672 A JP 62150672A JP 15067287 A JP15067287 A JP 15067287A JP 2650913 B2 JP2650913 B2 JP 2650913B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はディジタルフィルタの、とくにデシメーショ
ン（間引き）を行うFIR型ディジタルフィルタ回路に関
するものである。
ン（間引き）を行うFIR型ディジタルフィルタ回路に関
するものである。
従来の技術 2nタップの中心対称な係数を持つ直線位相FIR型ディ
ジタルフィルタを構成する場合、同じ係数を乗ずる２つ
のデータを予め加算してから乗算を行うと乗算回数を半
分のｎ回に出来る。この原理を応用したディジタルフィ
ルタ回路について、第５図にその構成を、第６図にデー
タの流れを示し、その説明を行う。
ジタルフィルタを構成する場合、同じ係数を乗ずる２つ
のデータを予め加算してから乗算を行うと乗算回数を半
分のｎ回に出来る。この原理を応用したディジタルフィ
ルタ回路について、第５図にその構成を、第６図にデー
タの流れを示し、その説明を行う。
第５図で、11は（ｎ−１）段シフトレジスタ、12はｎ
段シフトレジスタ、13は１段レジスタ、15a,15bはセレ
クタ、16は加算器、17は乗算器、18は係数メモリ、19は
累算器である。シフトレジスタ11,12からそれぞれｎ個
ずつ出力されるデータに対して、同じ係数を乗ずる２つ
のデータを加算器16で加算し、乗算器17でフィルタ係数
を乗じ、乗算器から出力されるｎ個の乗算結果を累算器
18で累積加算する構成となっており、2nタップの直線位
相FIR型ディジタルフィルタ回路を形成しているもので
ある。
段シフトレジスタ、13は１段レジスタ、15a,15bはセレ
クタ、16は加算器、17は乗算器、18は係数メモリ、19は
累算器である。シフトレジスタ11,12からそれぞれｎ個
ずつ出力されるデータに対して、同じ係数を乗ずる２つ
のデータを加算器16で加算し、乗算器17でフィルタ係数
を乗じ、乗算器から出力されるｎ個の乗算結果を累算器
18で累積加算する構成となっており、2nタップの直線位
相FIR型ディジタルフィルタ回路を形成しているもので
ある。
第５図の回路について、ｎ＝８の場合のデータの流れ
を第６図に示す。ここでは入力からシフトレジスタ11,1
2の出力までを示した。第６図に示す数字はデータを表
し、数値の大きいものが新しいデータである（Ａ）では
セレクタ15aによって新しいデータ16がシフトレジスタ1
1に入力され、またセレクタ15bによってシフトレジスタ
11の出力９がシフトレジスタ12に入力されている。１ク
ロック後にはこれらの入力がシフトレジスタ11,12に取
り込まれると同時に、セレクタ15a,15bによってシフト
レジスタ11,12はそれぞれループ状に接続される。この
様子を（Ｂ）に示す。以後、このループが６クロックに
わたって維持される。（Ａ）から７クロック後の様子を
（Ｃ）に示す。（Ｃ）の１クロック後には（Ｄ）に示す
ように再びセレクタ15a,15bによって（Ａ）と同じ接続
に切り替わる。
を第６図に示す。ここでは入力からシフトレジスタ11,1
2の出力までを示した。第６図に示す数字はデータを表
し、数値の大きいものが新しいデータである（Ａ）では
セレクタ15aによって新しいデータ16がシフトレジスタ1
1に入力され、またセレクタ15bによってシフトレジスタ
11の出力９がシフトレジスタ12に入力されている。１ク
ロック後にはこれらの入力がシフトレジスタ11,12に取
り込まれると同時に、セレクタ15a,15bによってシフト
レジスタ11,12はそれぞれループ状に接続される。この
様子を（Ｂ）に示す。以後、このループが６クロックに
わたって維持される。（Ａ）から７クロック後の様子を
（Ｃ）に示す。（Ｃ）の１クロック後には（Ｄ）に示す
ように再びセレクタ15a,15bによって（Ａ）と同じ接続
に切り替わる。
ここでシフトレジスタ11,12から出力される２個のデ
ータは、図から明らかなように（Ａ）から（Ｃ）にわた
る８通りの総てについて、中心対称な位置にある。従っ
て中心対称なフィルタ係数の場合はこれら２データを加
算した後にフィルタ係数を乗ずることができ、乗算回数
を８回（＝ｎ）とすることが出来るものである。
ータは、図から明らかなように（Ａ）から（Ｃ）にわた
る８通りの総てについて、中心対称な位置にある。従っ
て中心対称なフィルタ係数の場合はこれら２データを加
算した後にフィルタ係数を乗ずることができ、乗算回数
を８回（＝ｎ）とすることが出来るものである。
さて、フィルタの出力に対してデシメーションを行う
場合、入力されるデータと同じ周期で出力を取り出すこ
とのできるディジタルフィルタを用いると、使われない
出力を計算するのは無駄であるばかりでなく、回路の高
速動作が要求される場合に支障を来たす。そこで、出力
データの周期に合わせて計算を行うデシメーション用の
ディジタルフィルタが従来用いられていた。この原理を
実現したディジタルフィルタ回路について、第７図にそ
の構成を、第８図にデータの流れを示し、その説明を行
う。
場合、入力されるデータと同じ周期で出力を取り出すこ
とのできるディジタルフィルタを用いると、使われない
出力を計算するのは無駄であるばかりでなく、回路の高
速動作が要求される場合に支障を来たす。そこで、出力
データの周期に合わせて計算を行うデシメーション用の
ディジタルフィルタが従来用いられていた。この原理を
実現したディジタルフィルタ回路について、第７図にそ
の構成を、第８図にデータの流れを示し、その説明を行
う。
第７図において、11は（ｎ−１）段シフトレジスタ、
15aはセレクタ、17は乗算器、18は係数メモリ、19は累
算器である。
15aはセレクタ、17は乗算器、18は係数メモリ、19は累
算器である。
ここで、第７図に示す回路は、シフトレジスタ11から
出力されるｎ個のデータに対して乗算器17でフィルタ係
数を乗じ、乗算器から出力されるｎ個の乗算結果を累算
器19で累積加算する構成となっており、ｎタップのFIR
型ディジタルフィルタ回路を形成しているものである。
出力されるｎ個のデータに対して乗算器17でフィルタ係
数を乗じ、乗算器から出力されるｎ個の乗算結果を累算
器19で累積加算する構成となっており、ｎタップのFIR
型ディジタルフィルタ回路を形成しているものである。
第７図の回路について、ｎ＝８の場合のデータの流れ
を第８図に示す。ここでは入力からシフトレジスタ11の
出力までを示した。第８図に示す数字はデータを表し、
数値の大きいものが新しいデータである。（Ａ）ではセ
レクタ15aによって新しいデータ８がシフトレジスタ11
に入力されている。１クロック後にはこの入力がシフト
レジスタ11に取り込まれると同時に、セレクタ15aによ
ってシフトレジスタ11はループ状に接続される。この様
子を（Ｂ）に示す。以後、このループが２クロックにわ
たって維持され、（Ｃ），（Ｄ）に示すようにシフトし
ていく。（Ｄ）の１クロック後には、（Ｅ）に示すよう
に再びセレクタ15aによって（Ａ）と同じ接続に切り替
わり、新しいデータ９がシフトレジスタ11に入力され
る。さらに１クロック後にはこの入力がシフトレジスタ
11に取り込まれ、シフトレジスタ11はループ状に接続さ
れる。このようにして４クロック周期で新しいデータの
取り込みを繰り返す。
を第８図に示す。ここでは入力からシフトレジスタ11の
出力までを示した。第８図に示す数字はデータを表し、
数値の大きいものが新しいデータである。（Ａ）ではセ
レクタ15aによって新しいデータ８がシフトレジスタ11
に入力されている。１クロック後にはこの入力がシフト
レジスタ11に取り込まれると同時に、セレクタ15aによ
ってシフトレジスタ11はループ状に接続される。この様
子を（Ｂ）に示す。以後、このループが２クロックにわ
たって維持され、（Ｃ），（Ｄ）に示すようにシフトし
ていく。（Ｄ）の１クロック後には、（Ｅ）に示すよう
に再びセレクタ15aによって（Ａ）と同じ接続に切り替
わり、新しいデータ９がシフトレジスタ11に入力され
る。さらに１クロック後にはこの入力がシフトレジスタ
11に取り込まれ、シフトレジスタ11はループ状に接続さ
れる。このようにして４クロック周期で新しいデータの
取り込みを繰り返す。
ここで（Ａ）から（Ｈ）までの出力をみると、データ
１からデータ８まで８個（＝ｎ）のデータが総て出力さ
れており、これを１周期とみれば２個のデータ入力に対
して１個のフィルタ出力だけを計算することが出来、2:
1のデシメーションフィルタ回路が実現されているもの
である。
１からデータ８まで８個（＝ｎ）のデータが総て出力さ
れており、これを１周期とみれば２個のデータ入力に対
して１個のフィルタ出力だけを計算することが出来、2:
1のデシメーションフィルタ回路が実現されているもの
である。
発明が解決しようとする問題点 しかしながら第７図に示す構成では、第５図のように
同じ係数を乗ずる２つのデータを予め計算してから乗算
を行うことが出来るという直線位相FIR型ディジタルフ
ィルタの特徴を利用することが出来ず、また第５図に示
す構成では、第７図のようなデシメーションを行うとシ
フトレジスタ11,12の出力が中心対称にならないという
問題点があった。
同じ係数を乗ずる２つのデータを予め計算してから乗算
を行うことが出来るという直線位相FIR型ディジタルフ
ィルタの特徴を利用することが出来ず、また第５図に示
す構成では、第７図のようなデシメーションを行うとシ
フトレジスタ11,12の出力が中心対称にならないという
問題点があった。
本発明は前記従来の問題点を解決するもので、同じ係
数を乗ずる２つのデータを予め加算してから乗算を行う
ことが出来る、デシメーション用の直線位相FIR型のデ
ィジタルフィルタ回路を提供することを目的とする。
数を乗ずる２つのデータを予め加算してから乗算を行う
ことが出来る、デシメーション用の直線位相FIR型のデ
ィジタルフィルタ回路を提供することを目的とする。
問題点を解決するための手段 この目的を達成するために本発明は、入力されたデー
タを記憶し所定の順に出力する（ｎ−１）段（ｎは整
数）の第１のレジスタ回路と、前記第１のレジスタ回路
の出力を入力とするｐ段（ｐ≧２は整数）の双方向シフ
トレジスタと、前記双方向シフトレジスタから出力され
るデータを記憶し、所定の順に出力する（ｎ＋１）段の
第２のレジスタ回路と、前記第1,第２のレジスタ回路の
出力を加算する加算器と、フィルタ係数を記憶しておく
係数メモリと、前記加算器の出力と前記係数メモリの出
力とを乗ずる乗算器と、前記乗算器の出力を累積加算す
る累算器とによって構成される。
タを記憶し所定の順に出力する（ｎ−１）段（ｎは整
数）の第１のレジスタ回路と、前記第１のレジスタ回路
の出力を入力とするｐ段（ｐ≧２は整数）の双方向シフ
トレジスタと、前記双方向シフトレジスタから出力され
るデータを記憶し、所定の順に出力する（ｎ＋１）段の
第２のレジスタ回路と、前記第1,第２のレジスタ回路の
出力を加算する加算器と、フィルタ係数を記憶しておく
係数メモリと、前記加算器の出力と前記係数メモリの出
力とを乗ずる乗算器と、前記乗算器の出力を累積加算す
る累算器とによって構成される。
作用 前記した構成により本発明は、第１のレジスタ回路か
ら第２のレジスタ回路へ渡されるデータの並びを、双方
向シフトレジスタを用いることにより周期的に反転さ
せ、前記第1,第２のレジスタ回路から出力されるデータ
が常に中心対称な組み合わせとなるようにし、これによ
ってデシメーション用の直線位相FIR型ディジタルフィ
ルタで、同じ係数を乗ずる２つのデータを予め加算して
から乗算を行うことが出来るようにしたものである。
ら第２のレジスタ回路へ渡されるデータの並びを、双方
向シフトレジスタを用いることにより周期的に反転さ
せ、前記第1,第２のレジスタ回路から出力されるデータ
が常に中心対称な組み合わせとなるようにし、これによ
ってデシメーション用の直線位相FIR型ディジタルフィ
ルタで、同じ係数を乗ずる２つのデータを予め加算して
から乗算を行うことが出来るようにしたものである。
実施例 以下本発明の実施例について図面を参照しながら説明
する。
する。
第１図は本発明によるディジタルフィルタ回路の一実
施例である。第１図において、11は（ｎ−１）段シフト
レジスタであり、クロックに同期して入力データを（ｎ
−１）段遅延させて出力する。12はｎ段シフトレジスタ
であり、クロックに同期して入力データをｎ段遅延させ
て出力する。13は１段レジスタであり、クロックに同期
して入力を１段遅延させて出力する。ｎ段シフトレジス
タ12の出力は１段レジスタ13の入力に接続されており、
両者で（ｎ＋１）段シフトレジスタを構成している。14
は双方向シフトレジスタであり、入力された複数ｐ個
（ｐ≧２は整数）のデータを入力と逆順に出力できるも
のである。15a,15bはセレクタであり、２入力データの
うち１データを選択して出力する。16は加算器、17は乗
算器、18は係数メモリ、19は累算器である。
施例である。第１図において、11は（ｎ−１）段シフト
レジスタであり、クロックに同期して入力データを（ｎ
−１）段遅延させて出力する。12はｎ段シフトレジスタ
であり、クロックに同期して入力データをｎ段遅延させ
て出力する。13は１段レジスタであり、クロックに同期
して入力を１段遅延させて出力する。ｎ段シフトレジス
タ12の出力は１段レジスタ13の入力に接続されており、
両者で（ｎ＋１）段シフトレジスタを構成している。14
は双方向シフトレジスタであり、入力された複数ｐ個
（ｐ≧２は整数）のデータを入力と逆順に出力できるも
のである。15a,15bはセレクタであり、２入力データの
うち１データを選択して出力する。16は加算器、17は乗
算器、18は係数メモリ、19は累算器である。
第２図は双方向シフトレジスタ14の一実施例である。
第２図において、21−１〜21−ｐはレジスタであり、ク
ロックに同期して入力を出力して保持する。22−１〜22
−p,22xはセレクタであり、２入力データのうち１デー
タを選択して出力する。
第２図において、21−１〜21−ｐはレジスタであり、ク
ロックに同期して入力を出力して保持する。22−１〜22
−p,22xはセレクタであり、２入力データのうち１デー
タを選択して出力する。
次に第２図の動作について説明する。セレクタ22−１
〜22−p,22xが上側の入力データを選択しているとき、
各レジスタ21−１〜21−ｐは上から下の順に接続され、
最下部のレジスタ21−ｐの出力が出力される。ここで、
レジスタの個数ｐだけのデータが入力されたときセレク
タ22−１〜22−p,22xを下側のデータ選択に切り換える
と、レジスタ21−１〜21−ｐの接続は下から上の順とな
るため入力されたデータを入力と逆順に出力できる。こ
のようにしてレジスタの個数ｐずつのデータを逆順にし
て出力するものである。
〜22−p,22xが上側の入力データを選択しているとき、
各レジスタ21−１〜21−ｐは上から下の順に接続され、
最下部のレジスタ21−ｐの出力が出力される。ここで、
レジスタの個数ｐだけのデータが入力されたときセレク
タ22−１〜22−p,22xを下側のデータ選択に切り換える
と、レジスタ21−１〜21−ｐの接続は下から上の順とな
るため入力されたデータを入力と逆順に出力できる。こ
のようにしてレジスタの個数ｐずつのデータを逆順にし
て出力するものである。
第１図の回路について、ｎ＝８、ｐ＝２の場合のデー
タの流れを第３図に示す。ここでは入力からシフトレジ
スタ11,12の出力までを示した。また、見やすくするた
めにシフトレジスタ11,12を半分ずつ縦に記している。
なお、双方向シフトレジスタ14は除いている。第３図に
示す数字はデータを表し、数値の大きいものが新しいデ
ータである。（Ａ）ではセレクタ15aによって新しいデ
ータ17がシフトレジスタ11に入力され、またセレクタ15
bによって双方向シフトレジスタ14の出力11がシフトレ
ジスタ12に入力されている。１クロック後にはこれらの
入力がシフトレジスタ11,12に取り込まれると同時に、
セレクタ15a,15bによってシフトレジスタ11,12はそれぞ
れループ状に接続される。この様子を（Ｂ）に示す。以
後、このループが２クロックにわたって維持され、
（Ｃ），（Ｄ）に示すようにシフトしていく。（Ｄ）の
１クロック後には、（Ｅ）に示すように再びセレクタ15
aによって（Ａ）と同じ接続に切り替わり、新しいデー
タ18がシフトレジスタ11に入力され、またセレクタ15b
によって双方向シフトレジスタ14の出力10がシフトレジ
スタ12に入力される。さらに１クロック後には（Ｆ）に
示すようにこれらの入力がシフトレジスタ11,12に取り
込まれ、シフトレジスタ11,12はループ状に接続され
る。以後、このループが２クロックにわたって維持さ
れ、（Ｇ），（Ｈ）に示すようにシフトしていく。この
ようにして４（＝ｎ÷ｐ）クロック周期で新しいデータ
の取り込みを繰り返す。（Ｈ）から１クロック後の様子
を（Ｉ）に、さらに４クロック後の様子を（Ｊ）に示
す。
タの流れを第３図に示す。ここでは入力からシフトレジ
スタ11,12の出力までを示した。また、見やすくするた
めにシフトレジスタ11,12を半分ずつ縦に記している。
なお、双方向シフトレジスタ14は除いている。第３図に
示す数字はデータを表し、数値の大きいものが新しいデ
ータである。（Ａ）ではセレクタ15aによって新しいデ
ータ17がシフトレジスタ11に入力され、またセレクタ15
bによって双方向シフトレジスタ14の出力11がシフトレ
ジスタ12に入力されている。１クロック後にはこれらの
入力がシフトレジスタ11,12に取り込まれると同時に、
セレクタ15a,15bによってシフトレジスタ11,12はそれぞ
れループ状に接続される。この様子を（Ｂ）に示す。以
後、このループが２クロックにわたって維持され、
（Ｃ），（Ｄ）に示すようにシフトしていく。（Ｄ）の
１クロック後には、（Ｅ）に示すように再びセレクタ15
aによって（Ａ）と同じ接続に切り替わり、新しいデー
タ18がシフトレジスタ11に入力され、またセレクタ15b
によって双方向シフトレジスタ14の出力10がシフトレジ
スタ12に入力される。さらに１クロック後には（Ｆ）に
示すようにこれらの入力がシフトレジスタ11,12に取り
込まれ、シフトレジスタ11,12はループ状に接続され
る。以後、このループが２クロックにわたって維持さ
れ、（Ｇ），（Ｈ）に示すようにシフトしていく。この
ようにして４（＝ｎ÷ｐ）クロック周期で新しいデータ
の取り込みを繰り返す。（Ｈ）から１クロック後の様子
を（Ｉ）に、さらに４クロック後の様子を（Ｊ）に示
す。
ここで、シフトレジスタ12の入力に注目すると、「1
1,10,13,12……」となっており、２（＝ｐ）データ周期
で逆順に並んでいる。このデータは、例えば「13」，
「12」は（Ｂ），（Ｆ）のときのシフトレジスタ11の出
力を逆順に並べたものであるから、このデータを双方向
シフトレジスタ14に取り込んで、２データ周期で逆順に
出力すればよい。
1,10,13,12……」となっており、２（＝ｐ）データ周期
で逆順に並んでいる。このデータは、例えば「13」，
「12」は（Ｂ），（Ｆ）のときのシフトレジスタ11の出
力を逆順に並べたものであるから、このデータを双方向
シフトレジスタ14に取り込んで、２データ周期で逆順に
出力すればよい。
以上の動作について、第４図にタイミングを示す。第
４図ではシフトレジスタ11,12のクロック、はセレ
クタを切り換えるセレクト信号、は双方向シフトレジ
スタ14のクロック、は双方向シフトレジスタ14のセレ
クタ22を切り換えるシフト方向信号である。なお、，
は立ち上がりのときにレジスタを動作させるものであ
る。
４図ではシフトレジスタ11,12のクロック、はセレ
クタを切り換えるセレクト信号、は双方向シフトレジ
スタ14のクロック、は双方向シフトレジスタ14のセレ
クタ22を切り換えるシフト方向信号である。なお、，
は立ち上がりのときにレジスタを動作させるものであ
る。
さて、ここでシフトレジスタ11,12から出力される２
個のデータは、第３図から明らかなように（Ａ）から
（Ｈ）にわたる８通りの総てについて、中心対称な位置
にある。従って中心対称なフィルタ係数の場合はこれら
２データを加算した後にフィルタ係数を乗ずることがで
き、乗算回数を８回（＝ｎ）とすることが出来るもので
ある。また以上の動作は２個のデータ入力に対して１個
のデータを出力するものであって、２（＝ｐ）:1のデシ
メーションフィルタ回路が実現されているものである。
個のデータは、第３図から明らかなように（Ａ）から
（Ｈ）にわたる８通りの総てについて、中心対称な位置
にある。従って中心対称なフィルタ係数の場合はこれら
２データを加算した後にフィルタ係数を乗ずることがで
き、乗算回数を８回（＝ｎ）とすることが出来るもので
ある。また以上の動作は２個のデータ入力に対して１個
のデータを出力するものであって、２（＝ｐ）:1のデシ
メーションフィルタ回路が実現されているものである。
なお、本実施例でシフトレジスタを用いたところは、
ファーストイン・ファーストアウト（FIFO）素子を用い
ても実現可能である。またレジスタ回路としてシフトレ
ジスタとセレクタを用い、双方向シフトレジスタとして
レジスタとセレクタを用いたが、ランダム・アクセス・
メモリを用いることもできる。要は第３図に示したよう
なシフト動作が成されていればよい。
ファーストイン・ファーストアウト（FIFO）素子を用い
ても実現可能である。またレジスタ回路としてシフトレ
ジスタとセレクタを用い、双方向シフトレジスタとして
レジスタとセレクタを用いたが、ランダム・アクセス・
メモリを用いることもできる。要は第３図に示したよう
なシフト動作が成されていればよい。
発明の効果 以上述べたように本発明は、デシメーション用の直線
位相FIR型ディジタルフィルタで、同じ係数を乗ずる２
つのデータを予め加算してから乗算を行うことが出来る
ものであり、乗算回数を半分にすることが出来るため
に、回路の動作速度を二分の一にすることができる。さ
らに本発明によれば、データを記憶する第1,第２のレジ
スタ回路は単純なシフト動作のみで良く、特にIC（集積
回路）化する場合に規則性が高く素子サイズの小さな回
路で構成することが出来、また複雑なタイミング制御も
不要なため配線も少なく、全体として小規模な回路でフ
ィルタ回路を実現出来る。
位相FIR型ディジタルフィルタで、同じ係数を乗ずる２
つのデータを予め加算してから乗算を行うことが出来る
ものであり、乗算回数を半分にすることが出来るため
に、回路の動作速度を二分の一にすることができる。さ
らに本発明によれば、データを記憶する第1,第２のレジ
スタ回路は単純なシフト動作のみで良く、特にIC（集積
回路）化する場合に規則性が高く素子サイズの小さな回
路で構成することが出来、また複雑なタイミング制御も
不要なため配線も少なく、全体として小規模な回路でフ
ィルタ回路を実現出来る。
第１図は本発明によるディジタルフィルタ回路の一実施
例を表すブロック図、第２図は第１図の双方向シフトレ
ジスタの実施例を示す回路図、第３図は第１図に示す実
施例のデータの流れを示す流れ図、第４図は第１図に示
す実施例の動作を表すタイミングチャート、第５図は従
来のディジタルフィルタ回路を表すブロック図、第６図
は第５図のデータの流れを表す流れ図、第７図は従来の
ディジタルフィルタ回路を表すブロック図、第８図は第
７図のデータの流れを表す流れ図である。 11……（ｎ−１）段シフトレジスタ、12……ｎ段シフト
レジスタ、13……１段レジスタ、14……双方向シフトレ
ジスタ、15a,15b……セレクタ、16……加算器、17……
乗算器、18……係数メモリ、19……累算器。
例を表すブロック図、第２図は第１図の双方向シフトレ
ジスタの実施例を示す回路図、第３図は第１図に示す実
施例のデータの流れを示す流れ図、第４図は第１図に示
す実施例の動作を表すタイミングチャート、第５図は従
来のディジタルフィルタ回路を表すブロック図、第６図
は第５図のデータの流れを表す流れ図、第７図は従来の
ディジタルフィルタ回路を表すブロック図、第８図は第
７図のデータの流れを表す流れ図である。 11……（ｎ−１）段シフトレジスタ、12……ｎ段シフト
レジスタ、13……１段レジスタ、14……双方向シフトレ
ジスタ、15a,15b……セレクタ、16……加算器、17……
乗算器、18……係数メモリ、19……累算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金秋 哲彦 門真市大字門真1006番地 松下電器産業 株式会社内 (72)発明者 松谷 康之 厚木市森の里若宮３番１号 日本電信電 話株式会社厚木電気通信研究所内 (56)参考文献 特開 昭52−4144（ＪＰ，Ａ) 特開 昭62−43205（ＪＰ，Ａ) 特公 昭55−28446（ＪＰ，Ｂ２)
Claims (1)
- 【請求項１】入力されたデータを記憶し所定の順に出力
する（ｎ−１）段（ｎは整数）の第１のレジスタ回路
と、前記第１のレジスタ回路の出力を入力とするｐ段
（ｐ≧２は整数）の双方向シフトレジスタと、前記双方
向シフトレジスタから出力されるデータを記憶し、所定
の順に出力する（ｎ＋１）段の第２のレジスタ回路と、
前記第1,第２のレジスタ回路の出力を加算する加算器
と、フィルタ係数を記憶しておく係数メモリと、前記加
算器の出力と前記係数メモリの出力とを乗ずる乗算器
と、前記乗算器の出力を累積加算する累算器とを具備
し、 前記第１のレジスタ回路の入力を入力とし、前記累算器
の出力を出力とし、複数ｐ個のデータ入力に対して１個
のデータを出力して間引きを行うことを特徴とするディ
ジタルフィルタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150672A JP2650913B2 (ja) | 1987-06-17 | 1987-06-17 | ディジタルフィルタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62150672A JP2650913B2 (ja) | 1987-06-17 | 1987-06-17 | ディジタルフィルタ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63314014A JPS63314014A (ja) | 1988-12-22 |
| JP2650913B2 true JP2650913B2 (ja) | 1997-09-10 |
Family
ID=15501952
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62150672A Expired - Lifetime JP2650913B2 (ja) | 1987-06-17 | 1987-06-17 | ディジタルフィルタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2650913B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6427158B1 (en) * | 2000-12-14 | 2002-07-30 | Texas Instruments Incorporated | FIR decimation filter and method |
| JP5587121B2 (ja) * | 2010-09-30 | 2014-09-10 | スナップトラック・インコーポレーテッド | 整合フィルタ回路及び整合フィルタリングを実行するための方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0732344B2 (ja) * | 1985-08-21 | 1995-04-10 | 株式会社日立製作所 | 間引きフイルタ |
-
1987
- 1987-06-17 JP JP62150672A patent/JP2650913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63314014A (ja) | 1988-12-22 |
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